CN108694977B - 储存装置及其操作方法 - Google Patents

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Abstract

储存装置及其操作方法。这里可以提供具有干扰特性的储存装置和操作该储存装置的方法。储存装置可以包括：一个或更多个半导体存储器件，各个半导体存储器件包括多个存储单元；和存储控制器，该存储控制器被配置为根据所述多个存储单元的编程速度来设置所述一个或更多个半导体存储器件的通过电压的电平。

Description

储存装置及其操作方法
技术领域
本公开的各种实施方式总体涉及电子装置，更具体地，涉及储存装置和操作储存装置的方法。
背景技术
储存装置是用于在主机装置(诸如，例如计算机、智能电话或智能平板)的控制下存储数据的装置。储存装置的示例包括用于将数据存储在磁盘中的装置(如在硬盘驱动器(HDD)的情况下)和用于将数据存储在半导体存储器(特别是在非易失性存储器)中的装置(如在固态硬盘(SSD)或存储卡的情况下)。
非易失性存储器是即使在断电时也保持存储在其中的数据的存储装置。非易失性存储装置的代表示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类成NOR型存储器和NAND型存储器。
发明内容
本公开的各种实施方式致力于具有改进的干扰特性的储存装置和操作该储存装置的方法。
本公开的实施方式提供了一种半导体存储器件。该半导体存储器件包括：存储单元阵列，该存储单元阵列包括多个存储块；外围电路，该外围电路被配置为对所述存储单元阵列执行操作；以及控制逻辑，该控制逻辑被配置为在执行所述操作时基于在所述多个存储块中的内容可寻址存储(CAM)块中存储的设置信息控制所述外围电路。所述设置信息包括向在所述存储单元阵列中包括的多个存储单元施加的通过电压的电平，并且所述通过电压的电平根据所述多个存储单元的编程速度来确定。
本公开的实施方式提供了一种储存装置。该储存装置包括：一个或更多个半导体存储器件，各个半导体存储器件包括多个存储单元；和存储控制器，该存储控制器被配置为根据所述多个存储单元的编程速度来设置所述一个或更多个半导体存储器件的通过电压的电平。
本公开的实施方式提供了一种操作储存装置的方法。该储存装置包括半导体存储器件和配置为控制所述半导体存储器件的存储控制器，所述半导体存储器件具有多个存储单元。所述方法包括以下步骤：测量所述多个存储单元中的一部分或所有所述多个存储单元的编程速度；以及根据所测量的编程速度设置所述半导体存储器件的通过电压的电平。
附图说明
图1是例示了根据本公开的实施方式的半导体存储器件的框图。
图2是例示了图1所示的存储单元阵列的图。
图3是例示了图2所示的存储块的电路图。
图4是例示了图2所示的存储块的电路图。
图5是说明在半导体存储器件的编程操作期间向字线和位线施加的电压的波形图。
图6是说明根据半导体存储器件的通过电压的大小的干扰现象的曲线图。
图7是说明根据本公开的实施方式的根据半导体存储器件的编程速度选择编程电压和通过电压的大小的方法的表。
图8是例示了根据本公开的实施方式的储存装置的框图。
图9是根据本公开的实施方式的储存装置的操作的流程图。
图10是根据本公开的实施方式的储存装置的操作的流程图。
图11是说明根据本公开的实施方式的确定半导体存储器件的通过电压的方法的表。
图12是例示了图8所示的储存装置的框图。
图13是例示了图12所示的储存装置的框图。
图14是例示了包括图13所示的储存装置的计算系统的框图。
具体实施方式
现在将在下文中参照附图更完全地描述本发明的示例性实施方式；然而，我们注意到，本发明可以以不同的形式来具体实施，并且不应仅限于这里所阐述的实施方式。相反，提供这些实施方式，使得本公开将彻底且完整，并且将向本领域技术人员完全传达本发明实施方式。
在附图中，为了例示清楚起见，可以夸大尺寸。同样，将理解，在元件被称为在两个元件“之间”时，该元件仅可以是两个元件之间的唯一元件，或也可以存在一个或更多个中间元件。
下文中，将参照附图描述实施方式。实施方式在这里将参照作为实施方式(和中间结构)的示意图的截面图来描述。由此可见，预期由于例如制造技术和/或公差导致的例示的形状的变化。由此，实施方式不应被解释为限于这里所例示的区域的特定形状，而是可以包括例如因制造而产生的形状的偏差。在附图中，为了清楚起见，可以夸大层和区域的长度和尺寸。附图中，同样的附图标记指示同样的元件。
诸如“第一”和“第二”的术语可以用于描述各种部件，但它们不应限制各种部件。这些术语仅用于区分部件与其它部件的目的。例如，在不偏离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等等。此外，“和/或”可以包括所提及的部件中的任意一个或组合。
只要在句子中没有特别说明，单数形式都可以包括复数形式。
此外，除非另外限定，否则用于包括技术术语和科学术语的本说明书中的所有术语具有与相关领域技术人员鉴于本公开通常将理解的相同含义。在常用词典中定义的术语应被解释为具有与将在相关领域的语境中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则这些术语不应被解释为具有理想或过于形式的含义。
还注意到，在本说明书中，“连接/联接”不仅指一个部件与另一个部件直接联接，还指借助中间部件与另一个部件间接联接。另一方面，“直接连接/直接联接”指一个部件在没有中间部件的情况下与另一个部件直接联接。
图1是例示了根据本公开的实施方式的半导体存储器件100的框图。
半导体存储器件100可以以许多不同的形式(诸如NAND闪存、垂直NAND闪存、NOR闪存装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或旋转移矩随机存取存储器(STT-RAM))来实施。另外，根据本公开的半导体存储器件100可以被实施为三维阵列结构。本公开不仅可以应用于电荷存储层被实施为导电浮置栅极(FG)的闪存，还可以应用于电荷存储层被实施为绝缘层的电荷撷取闪存(CTF)。
半导体存储器件100在外部控制器(未例示)的控制下操作。半导体存储器件100可以从外部控制器接收命令CMD、地址ADDR以及数据DATA。半导体存储器件100可以执行与从外部控制器接收的命令CMD对应的操作。在实施方式中，命令CMD可以与编程操作、读取操作以及擦除操作中的任一种操作对应。在各种实施方式中，命令CMD可以是用于改变在半导体存储器件100中包括的寄存器值的参数设置(SET PARAMETER)命令或特征设置(SETFEATURE)命令。另选地，命令CMD可以是用于输出(读取)在半导体存储器件100中包括的寄存器值的参数取得(GET PARAMETER)命令或特征取得(GET FEATURE)命令。
在编程操作期间，半导体存储器件100可以从外部控制器接收编程命令、地址以及数据。半导体存储器件100可以在响应于地址选择的存储区域(下文中还被称为区域)中对数据进行编程。在读取操作期间，半导体存储器件100可以从外部控制器接收读取命令和地址。半导体存储器件100可以从根据所接收地址选择的区域读取数据。在擦除操作期间，半导体存储器件100可以从外部控制器接收擦除命令和地址。半导体存储器件100可以擦除在响应于地址选择的区域中存储的数据。擦除区域单元可以与编程区域单元和读取区域单元相同或不同。
参照图1，半导体存储器件100可以包括存储单元阵列110、外围电路120以及控制逻辑130。外围电路120可以驱动存储单元阵列110。例如，外围电路120可以驱动存储单元阵列110，从而执行编程操作、读取操作以及擦除操作。外围电路120可以包括地址解码器121、电压发生器122、读写电路123以及数据输入/输出电路124。
存储单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以借助多条行线RL联接到地址解码器121。存储块BLK1至BLKz可以借助多条位线BL1至BLm联接到读写电路123。存储块BLK1至BLKz中的每一个可以包括多个存储单元。在实施方式中，存储块BLK1至BLKz中的每一个可以包括被排列为行和列的二维阵列的多个存储单元，且存储块BLK1至BLKz平行设置，以形成三维阵列110。在实施方式中，多个存储单元可以是非易失性存储单元。在多个存储单元中，联接到同一字线的存储单元可以被定义为单个页面。即，存储块BLK1至BLKz中的每一个可以包括多个页面。因此，存储单元阵列110还可以由设置为存储块的组的多个页面组成。在实施方式中，在存储单元阵列110中包括的多个存储块BLK1至BLKz中的每一个还可以包括多个虚拟单元。一个或更多个虚拟单元可以串联在漏极选择晶体管与存储单元之间以及源极选择晶体管与存储单元之间。
在实施方式中，半导体存储器件100的编程操作和读取操作可以以页面为基础执行，并且擦除操作可以以块为基础执行。
多个存储块BLK1至BLKz可以被分成存储用户数据的主块和附加块。附加块根据其用途是除了主块之外的块。另选地，存储块可以被分成系统块和存储用户数据的数据块。系统块是除了数据块之外的块。在实施方式中，附加块或系统块可以是内容可寻址存储(CAM)块。CAM块可以在其中存储半导体存储器件100的操作所需的各种类型的设置信息。例如，CAM块可以存储与用于半导体存储器件100中的各种类型的电压的电平有关的信息、与施加对应电压或对对应电压进行放电的时间有关的信息、各种类型的偏移信息等。在CAM块中存储的数据或信息不受限制，并且可以包括半导体存储器件100的操作所需的所有设置信息。根据本公开的实施方式，在CAM块中，可以存储与在半导体存储器件100的编程操作或读取操作期间向未选字线施加的通过电压的电压电平有关的通过电压电平信息。
半导体存储器件100的各个存储单元可以被实施为能够存储单个数据比特的单层单元(single-level cell,SLC)或能够存储两个或更多个数据比特的多层单元(multi-level cell,MLC)(诸如能够存储三个数据比特的三层单元(triple-level cell,TLC)或能够存储四个数据比特的四层单元(quad-level cell,QLC))。
地址解码器121可以借助行线RL联接到存储单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线以及公共源极线。在实施方式中，字线可以包括常规字线和虚拟字线。在实施方式中，行线RL还可以包括管选择线。
地址解码器121可以被配置为在控制逻辑130的控制下操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以被配置为对所接收地址ADDR的块地址进行解码。地址解码器121可以响应于所解码的块地址从存储块BLK1至BLKz中选择至少一个存储块。地址解码器121还可以被配置为对所接收地址ADDR的行地址进行解码。地址解码器121可以响应于所解码的行地址通过向至少一条字线WL施加从电压发生器122供给的电压来选择所选存储块的至少一条字线。
在编程操作期间，地址解码器121可以向所选字线施加编程电压，并且向未选字线施加具有比编程电压的电平低的电平的通过电压。在编程验证操作期间，地址解码器121可以向所选字线施加验证电压，并且向未选字线施加比验证电压高的验证通过电压。在读取操作期间，地址解码器121可以向所选字线施加读取电压，并且向未选字线施加比读取电压高的读取通过电压。在擦除操作期间，输入到半导体存储器件100的地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码并响应于所解码的块地址来选择单个存储块。在擦除操作期间，地址解码器121可以向联接到所选存储块的字线施加地电压。
在实施方式中，地址解码器121可以被配置为对所接收地址ADDR的列地址进行解码。所解码的列地址可以被传送到读写电路123。在示例性实施方式中，地址解码器121可以包括用于执行地址解码器121的上述功能的部件，诸如行解码器、列解码器以及地址缓冲器。
电压发生器122可以被配置为使用提供给半导体存储器件100的外部电源电压来生成多个电压。电压发生器122可以在控制逻辑130的控制下操作。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作半导体存储器件100的操作电压。
在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个电压。电压发生器122可以被配置为生成半导体存储器件100所需的各种电压。例如，电压发生器122可以生成多个编程电压、多个通过电压以及多个选择电压。
例如，电压发生器122可以包括用于接收内部电源电压的多个抽运电容器(pumping capacitor)，并且可以通过在控制逻辑130的控制下选择性地激活抽运电容器中的一个或更多个来生成多个电压。
所生成的电压可以由地址解码器121供给给存储单元阵列110。
读写电路123包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm分别借助第一位线BL1至第m位线BLm联接到存储单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm在控制逻辑130的控制下操作。
第一页面缓冲器PB1至第m页面缓冲器PBm与数据输入/输出电路124执行数据通信。在编程操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm借助数据线DL从数据输入/输出电路124接收要存储的数据。
在编程操作期间，第一页面缓冲器PB1至第m页面缓冲器PBm在向各所选字线施加编程脉冲时可以借助位线BL1至BLm向所选存储单元传送从数据输入/输出电路124接收的数据。基于所传送的数据DATA对所选页面中的存储单元进行编程。联接到被施加编程允许电压(例如，地电压)的位线的存储单元可以具有提高的阈值电压。可以保持联接到被施加编程禁止电压(例如，电源电压)的位线的存储单元的阈值电压。在编程验证操作期间，第一至第m页面缓冲器借助位线BL1至BLm从所选存储单元读取页面数据。
在读取操作期间，读写电路123借助位线BL1至BLm从所选页面中的存储单元读取数据DATA，并且向数据输入/输出电路124输出所读取数据DATA。
在实施方式中，读写电路123可以包括列选择电路。
数据输入/输出电路124借助数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括用于接收输入数据的多个输入/输出缓冲器(未例示)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124从在读写电路123中包括的第一页面缓冲器PB1至第m页面缓冲器PBm向外部控制器输出所读取的数据DATA。
控制逻辑130可以联接到地址解码器121、电压发生器122、读写电路123以及数据输入/输出电路124。控制逻辑130可以被配置为控制半导体存储器件100的操作。控制逻辑130可以响应于从外部控制器接收的命令CMD操作。
在向半导体存储器件100供电(通电)时，控制逻辑130可以在电压控制单元101中存储或加载在存储单元阵列110的CAM块中存储的设置信息。存储在电压控制单元101中或加载到电压控制单元101中的设置信息可以包括与半导体存储器件100的操作所需的电压的电平有关的信息以及与施加电压或对电压进行放电的时间有关的信息。例如，存储在电压控制单元101中或加载到电压控制单元101中的设置信息可以包括与在编程操作或读取操作期间分别向未选字线施加的通过电压或读取通过电压的电平有关的信息。
控制逻辑130可以基于在电压控制单元101中存储的设置信息来控制外围电路120。例如，控制逻辑130可以控制电压发生器122，从而生成与在电压控制单元101中存储的通过电压或读取通过电压的电平对应的电压。另外，例如，控制逻辑130可以控制地址解码器121，使得在编程操作或读取操作期间向未选字线独立地施加所生成的通过电压或读取通过电压。
根据本公开的实施方式，在CAM块中存储的、与通过电压或读取电压的电平有关的信息可以是根据在存储单元阵列110中包括的多个存储单元的编程速度而确定的值。在实施方式中，在CAM块中存储的、与通过电压或读取电压的电平有关的信息可以是根据在存储单元阵列110中包括的、在特定位置处的存储单元的编程速度而确定的值或根据在存储单元阵列110中包括的所有存储单元的编程速度的平均值而确定的值。
图2是例示了图1所示的存储单元阵列110的图。
参照图2，存储单元阵列110可以包括多个存储块BLK1至BLKz，且各存储块具有三维(3D)结构。各存储块包括在基板上堆叠在多层中的多个存储单元。存储单元沿着正X(+X)方向、正Y(+Y)方向以及正Z(+Z)方向设置。下面将参照图3和图4详细描述各存储块的结构。
图3是例示了图2的存储块BLK1至BLKz中的一个的实施方式的电路图。
参照图3，第一存储块BLK1包括多个单元串CS11至CS1m和CS21至CS2m。在图3所例示的实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个被形成为“U”形。在图3的实施方式中，第一存储块BLK1具有在行方向(即，正(+)X方向)上设置的m个单元串和在列方向(即，正(+)Y方向)上设置的两个单元串。然而，该例示仅是为了方便描述而进行的示例。将理解，可以在列方向上设置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn可以分别具有类似的结构。在实施方式中，选择晶体管SST和DST以及存储单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层。在实施方式中，可以给各单元串提供用于提供沟道层的柱状物。在实施方式中，可以给各单元串提供用于提供沟道层、隧穿绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱状物。
各单元串的源极选择晶体管SST连接在公共源极线CSL与存储单元MC1至MCp之间。
在实施方式中，在同一行中设置的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且在不同行中设置的单元串的源极选择晶体管联接到不同源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单条源极选择线。
各单元串中的第一存储单元MC1至第n存储单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可以被分成第一存储单元MC1至第p存储单元MCp和第p+1存储单元MCp+1至第n存储单元MCn。第一存储单元MC1至第p存储单元MCp在与正(+)Z方向相反的方向上依次设置，并且在源极选择晶体管SST与管晶体管PT之间串联连接。第p+1存储单元MCp+1至第n存储单元MCn在+Z方向上依次设置，并且在管晶体管PT与漏极选择晶体管DST之间串联连接。第一存储单元MC1至第p存储单元MCp和第p+1存储单元MCp+1至第n存储单元MCn借助管晶体管PT彼此联接。各单元串的第一存储单元MC1至第n存储单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各单元串的管晶体管PT的栅极联接到管线PL。
各单元串的漏极选择晶体管DST连接在对应的位线与存储单元MCp+1至MCn之间。在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
在列方向上设置的单元串联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11至CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
在行方向上设置的单元串中联接到同一字线的存储单元构成单个页面。例如，第一行中的单元串CS11至CS1m中的、联接到第一字线WL1的存储单元构成单个页面。第二行中的单元串CS21至CS2m中的、联接到第一字线WL1的存储单元构成单个另外的页面。在单个行的方向上设置的单元串可以通过选择漏极选择线DSL1和DSL2中的任意一条来选择。单个页面可以通过所选字线WL1至WLn中的任一条从所选单元串中选择。
在实施方式中，可以提供偶数位线和奇数位线，而不是第一位线BL1至第m位线BLm。进一步地，在行方向上设置的单元串CS11至CS1m或CS21至CS2m中的偶数单元串可以分别联接到偶数位线，并且在行方向上设置的单元串CS11至CS1m或CS21至CS2m中的奇数单元串可以分别联接到奇数位线。
在实施方式中，第一存储单元MC1至第n存储单元MCn中的一个或更多个可以用作虚拟存储单元。例如，一个或更多个虚拟存储单元被设置为减小源极选择晶体管SST与存储单元MC1至MCp之间的电场。另选地，一个或更多个虚拟存储单元被设置为减小漏极选择晶体管DST与存储单元MCp+1至MCn之间的电场。因为设置更多虚拟存储单元，所以提高对存储块BLK1的操作的可靠性，但增大存储块BLK1的尺寸。因为设置更少的存储单元，所以减小存储块BLK1的尺寸，但对存储块BLK1的操作的可靠性可能下降。
为了高效控制一个或更多个虚拟存储单元，各个虚拟存储单元可以具有所需的阈值电压。在对存储块BLK1执行擦除操作之前或之后，可以对虚拟存储单元中的所有虚拟存储单元或一些虚拟存储单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，虚拟存储单元可以通过控制向联接到相应虚拟存储单元的虚拟字线的电压来具有所需的阈值电压。
图4是例示了图2的存储块BLK1至BLKz中的任意一个的电路图。
参照图4，第一存储块BLK1’包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着正Z(+Z)方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括堆叠在基板(未例示)上的至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn以及至少一个漏极选择晶体管DST。
各单元串的源极选择晶体管SST连接在公共源极线CSL与存储单元MC1至MCn之间。在同一行中设置的单元串的源极选择晶体管联接到同一源极选择线。在第一行中设置的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。在第二行中设置的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同联接到单条源极选择线。
各单元串中的第一存储单元MC1至第n存储单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各单元串的漏极选择晶体管DST连接在对应的位线与存储单元MC1至MCn之间。在行方向上设置的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，图4的存储块BLK1’具有与图3的存储块BLK1的等效电路类似的等效电路，不同之处是每个单元串都不包括管晶体管PT。
在实施方式中，可以提供偶数位线和奇数位线，而不是第一位线BL1至第m位线BLm。进一步地，在行方向上设置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数单元串可以分别联接到偶数位线，并且在行方向上设置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数单元串可以分别联接到奇数位线。
在实施方式中，第一存储单元MC1至第n存储单元MCn中的一个或更多个可以用作虚拟存储单元。例如，一个或更多个虚拟存储单元被设置为减小源极选择晶体管SST与存储单元MC1至MCn之间的电场。另选地，一个或更多个虚拟存储单元被设置为减小漏极选择晶体管DST与存储单元MC1至MCn之间的电场。因为设置更多虚拟存储单元，所以提高对存储块BLK1’的操作的可靠性，但增大存储块BLK1’的尺寸。因为设置更少的存储单元，所以减小存储块BLK1’的尺寸，但对存储块BLK1’的操作的可靠性可能下降。
为了高效控制一个或更多个虚拟存储单元，各个虚拟存储单元可以具有所需的阈值电压。在对存储块BLK1’执行擦除操作之前或之后，可以对虚拟存储单元中的所有虚拟存储单元或一些虚拟存储单元执行编程操作。当在已经执行编程操作之后执行擦除操作时，虚拟存储单元可以通过控制向联接到相应虚拟存储单元的虚拟字线施加的电压而具有所需的阈值电压。
图5是说明在半导体存储器件的编程操作期间向字线和位线施加的电压的波形图。
编程操作可以包括多个编程循环(program loop)。单个编程循环可以被分成编程电压施加步骤和编程验证步骤。图5例示了在编程操作期间的单个编程循环的编程电压施加步骤向字线和位线施加的电压。
参照图5，可以向所选字线(所选WL)施加编程电压Vpgm。在实施方式中，编程电压Vpgm可以使用增量阶跃脉冲编程(incremental step pulse programming,ISPP)方法来生成。即，可以随着编程循环重复而将编程电压Vpgm的电平增大或减小预定阶跃电压。用于各编程循环中的编程电压Vpgm的施加次数、编程电压Vpgm的电平以及施加编程电压Vpgm的时间(下文中还被称为编程电压的“施加时间”)可以(例如，由存储控制器)根据外部控制或(例如，由图1的控制逻辑130)根据内部控制以各种形式来确定。
通过电压Vpass可以施加于剩余的字线(未选WL)，即，除了所选字线(所选WL)之外的字线。通过电压Vpass可以基于以上参照图1所描述的、在电压控制单元101中存储的设置信息来生成。具有相同电平的通过电压Vpass可以施加于未选字线(未选WL)。在实施方式中，通过电压Vpass可以根据字线的位置而具有不同的电平。例如，以上参照图1所描述的控制逻辑130可以基于在电压控制单元101中存储的设置信息生成通过电压Vpass，可以根据字线的位置向所生成的通过电压Vpass应用具有不同值的各字线的偏移电压(正偏移或负偏移)，然后可以向未选字线(未选WL)施加产生的通过电压。
第一位线电压VBL1可以施加于联接到要被编程的存储单元的一条或更多条所选位线(所选BL)。第一位线电压VBL1可以是编程允许电压，该编程允许电压在实施方式中可以是地电压GND(0V)。
第二位线电压VBL2可以施加于未选位线(未选BL)(即，联接到被禁止编程的存储单元的位线)。第二位线电压VBL2可以是编程禁止电压，该编程禁止电压可以是电源电压VDD。
因为图5所例示的电压分别施加于所选字线(所选WL)、未选字线(未选WL)、所选位线(所选BL)以及未选位线(未选BL)，所以可以对所选存储单元执行编程操作。
图6是说明根据半导体存储器件的通过电压的大小的干扰现象的曲线图。
在半导体存储器件的编程操作或读取操作期间，编程通过电压VpassP或读取通过电压(未例示)施加于未选字线。每当重复编程循环或重复读取操作时，编程通过电压VpassP或读取通过电压施加于未选字线，并且联接到未选字线的存储单元的阈值电压可能增大。该现象被称为“通过干扰现象”。广义上说，干扰现象可以是指由于各种因素而产生的存储单元的电压的意外变化。干扰分量可以基于可能引起干扰的各种因素而分类。例如，干扰分量可以包括可归因于通过电压的通过干扰分量和可归因于存储单元的栅极处的电压与随着存储单元串的沟道中的电压升压而产生的沟道电压之间的差的FN干扰分量。
在图6的曲线图中，横轴指示在编程操作期间施加于未选字线的编程通过电压VpassP，并且纵轴指示干扰量。
参照图6，随着编程通过电压VpassP的大小增大，可归因于编程通过电压的通过干扰分量也可能增大，并且可归因于沟道升压的FN(福勒-诺德海姆(FOWLER-NORDHEIM))干扰分量可能减小。另一方面，随着编程通过电压VpassP的大小减小，可归因于沟道升压的FN干扰分量可能增大，并且可归因于通过电压的通过干扰分量可能减小。
因此，半导体存储器件的通过电压的最佳电平(Vpass_ref)可以被确定为对应在通过干扰分量线与FN干扰分量线的交叉点处，以便使干扰最小化。
图7是例示了根据本公开的实施方式的、作为半导体装置的编程速度的函数的、半导体存储器件的通过电压和编程电压的大小的表。
根据本公开的实施方式的半导体存储器件的通过电压可以根据存储单元的编程速度来确定。具体地，因为具有高编程速度的存储单元的编程状态即使在较低电平的电压下也可以容易地改变，所以对于具有高编程速度的存储单元不需要高电平电压。相反，因为具有低编程速度的存储单元的编程状态可以仅在施加高电压时改变，所以应向具有低编程速度的存储单元施加高电平电压。
因此，根据图7所例示的本发明的实施方式，半导体存储器件A、B以及C的编程电压的电平和通过电压的电平与半导体存储器件的编程速度水平对应。
具体地，在所例示的示例中，半导体存储器件A的编程速度大于半导体存储器件B的编程速度，并且半导体存储器件B的编程速度大于半导体存储器件C的编程速度。
在这种情况下，如果施加于半导体存储器件A(NAND A)、半导体存储器件B(NANDB)以及半导体存储器件C(NAND C)的编程电压和通过电压的电平相同，那么从干扰分量的角度来看，半导体存储器件A(NAND A)可能具有大通过干扰分量，并且半导体存储器件C可能具有大FN干扰分量，这从总干扰的角度来说不是最佳情形(参见图6)。
为了使总干扰最小化，编程电压和通过电压的大小可以被选择为与半导体装置的编程速度对应，即，按与编程速度相同的顺序，即，VPGM A<VPGM B<VPGM C，并且VPASS A<VPASS B<VPASS C。换言之，施加于半导体装置或半导体装置的存储单元的区域的编程电压和通过电压的大小(也称为“电平”)可以以与半导体装置或存储单元的区域的编程速度的相反关系来调节，使得更高大小的编程电压和通过电压施加于半导体存储器件和具有比半导体装置更低编程速度的存储单元的区域或具有更高编程速度的存储单元的区域。
图8是例示了根据本公开的实施方式的储存装置50的框图。
参照图8，储存装置50可以包括半导体存储器件100和存储控制器200。
半导体存储器件100与以上参照图1所描述的半导体存储器件100相同。
半导体存储器件100可以在存储控制器200的控制下执行编程操作、读取操作以及擦除操作。半导体存储器件100可以与存储控制器200交换数据DATA。例如，半导体存储器件100可以从存储控制器200接收编程数据，并且可以将所接收的编程数据写入到存储单元中。半导体存储器件100可以执行读取操作并可以向存储控制器200输出所读取的数据。
半导体存储器件100可以从存储控制器200接收命令CMD和地址ADDR。在实施方式中，半导体存储器件100可以与存储控制器200交换控制信号CTRL。例如，半导体存储器件100可以从存储控制器200接收各种控制信号中的至少一种。控制信号可以包括芯片选择信号/CE，该芯片选择信号/CE选择构成半导体存储器件100的存储单元中的任一个；命令锁存使能信号CLE，该命令锁存使能信号CLE指示从存储控制器200接收的信号是命令CMD；地址锁存使能信号ALE，该地址锁存使能信号ALE指示从存储控制器200接收的信号是地址ADDR；读取使能信号/RE，该读取使能信号/RE在读取操作期间由存储控制器200生成且定期触发(toggle)以用于调节时间；写入使能信号/WE，该写入使能信号/WE在发送命令CMD或地址ADDR时由存储控制器200激活；写保护信号/WP，该写保护信号/WP由存储控制器200激活以防止在功率变化时意外执行编程或擦除；以及数据选通信号DQS，该数据选通信号DQS在编程操作期间由存储控制器200生成且定期触发以用于调节数据DATA的输入同步。
在实施方式中，半导体存储器件100可以向存储控制器200输出以下信号中的至少一种：就绪和繁忙信号R/nB，该就绪和繁忙信号R/nB指示当前是否对半导体存储器件100执行写入操作、擦除操作以及读取操作中的任一种操作；和数据选通信号DQS，该数据选通信号基于从存储控制器200接收的读取使能信号/RE由半导体存储器件100生成，并且被定期触发以用于调节数据DATA的输出同步。
存储控制器200被配置为控制半导体存储器件100。例如，存储控制器200可以控制半导体存储器件100，以便执行编程操作、读取操作或擦除操作。存储控制器200可以与半导体存储器件100交换数据DATA和控制信号CTRL，并且可以向半导体存储器件100输出命令CMD和地址ADDR。
在本公开的实施方式中，存储控制器200可以包括电压设置单元210。电压设置单元210可以设置用于半导体存储器件100的编程操作、读取操作或擦除操作的电压的施加次数、电平以及施加时间。详细地，电压设置单元210可以测量在半导体存储器件100中包括的存储单元的编程速度，并且可以根据编程速度设置用于半导体存储器件100的编程操作、读取操作或擦除操作的电压的施加次数、电平以及施加时间。在实施方式中，电压设置单元210可以根据在半导体存储器件100中的存储单元的编程速度来设置半导体存储器件100的编程通过电压或读取通过电压的电平。
详细地，存储控制器200可以发送测量半导体存储器件100中的存储单元的编程速度所需的命令和地址。例如，存储控制器200可以向半导体存储器件100发送编程命令、地址以及数据。在实施方式中，存储控制器200可以向半导体存储器件100发送测试编程命令。半导体存储器件100可以响应于测试编程命令执行用于测量编程速度的编程操作。这里，半导体存储器件100可以执行不执行验证步骤的编程操作。
为了验证编程的结果，存储控制器200可以向半导体存储器件100发送读取命令和地址。半导体存储器件100可以响应于读取命令从对应的地址读取数据，并且可以向存储控制器200提供所读取的数据。
在实施方式中，由存储控制器200执行以测量存储单元的编程速度的编程操作和读取操作可以对在半导体存储器件100中包括的存储单元中的所有存储单元或一些存储单元执行。在这种情况下，所有存储单元的编程速度的平均值可以是对应半导体存储器件100的编程速度。
电压设置单元210可以基于所测量的半导体存储器件100的编程速度来设置半导体存储器件100的通过电压的电平。在实施方式中，通过电压可以包括编程通过电压和读取通过电压。例如，存储控制器200可以通过向半导体存储器件100发送参数设置(SETPARAMETER)命令或特征设置(SET FEATURE)命令来改变或更新在半导体存储器件100的电压控制单元101中存储的设置信息。
在实施方式中，在向半导体存储器件100供电时，存储控制器200可以测量存储单元的编程速度，并且可以设置半导体存储器件100的电压。另选地，存储控制器200可以测量存储单元的编程速度，然后可以在每当半导体存储器件100的擦除-写入操作的数量(即，擦除-写入计数：EW计数)达到预设值时设置半导体存储器件100的电压。
图9是说明根据本公开的实施方式的储存装置的操作的流程图。
参照图9，储存装置可以在步骤901分别测量多个半导体存储器件的编程速度。更具体地，存储控制器可以向各半导体存储器件发送编程命令、地址以及数据，或者可以向各半导体存储器件发送测试编程命令，并且各半导体存储器件可以响应于所接收的命令执行编程操作或测试编程操作。在实施方式中，测试编程操作可以是不执行验证步骤的编程操作。然后，存储控制器可以向各半导体存储器件发送读取命令和地址。各半导体存储器件可以响应于读取命令从对应的地址读取数据，并且可以向存储控制器提供所读取的数据。在实施方式中，由存储控制器执行以便测量存储单元的编程速度的编程操作和读取操作可以对在半导体存储器件中包括的存储单元中的所有存储单元或一些存储单元执行。这里，所有存储单元的编程速度的平均值可以是对应存储装置的编程速度。
在步骤903，储存装置可以根据所测量的编程速度来设置相应半导体存储器件的通过电压的电平。在半导体存储器件所包括的存储单元中，“关断单元(off-cell)”是在所选页面由读取操作读取时具有比读取电压高的阈值电压的存储单元。因此，随着关断单元的数量增加，半导体存储器件的存储单元的编程速度可以被确定为较高。因为关断单元的数量可以指示半导体存储器件的存储单元的编程速度，所以存储控制器可以基于读取数据中关断单元的数量来设置半导体存储器件的通过电压的电平。例如，存储控制器可以将一个或更多个基准值与关断单元的数量进行比较，并且可以基于比较的结果来设置各半导体存储器件的通过电压的电平。在实施方式中，通过电压可以包括编程通过电压和读取通过电压。存储控制器可以根据通过向对应半导体存储器件发送参数设置(SET PARAMETER)命令或特征设置(SET FEATURE)命令来改变或更新在各半导体存储器件中存储的设置信息的方案来设置通过电压的电平。
图10是说明根据本公开的实施方式的储存装置的操作的流程图。
图10详细例示了图9的储存装置的操作。参照图10，在步骤1001，储存装置可以向至少一个页面施加编程脉冲。
详细地，存储控制器可以发送测量各半导体存储器件的存储单元的编程速度所需的命令和地址。例如，存储控制器可以向半导体存储器件发送编程命令、地址以及数据。在实施方式中，存储控制器可以向半导体存储器件发送测试编程命令。半导体存储器件可以响应于测试编程命令来执行用于测量编程速度的编程操作。在这种情况下，半导体存储器件可以执行不执行验证步骤的编程操作。
半导体存储器件可以响应于所接收的命令向在半导体存储器件中包括的至少一个页面施加编程脉冲。例如，半导体存储器件可以向至少一条字线施加编程脉冲。本公开的实施方式不限制要施加的编程脉冲的电平、编程脉冲的施加次数以及编程脉冲的施加时间。
在步骤1003，储存装置可以从在步骤1001被施加编程脉冲的至少一个页面读取数据。
详细地，存储控制器可以为了验证编程的结果而发送用于半导体存储器件的读取命令和地址。半导体存储器件可以响应于读取命令从对应的地址读取数据，并且可以向存储控制器提供所读取的数据。在实施方式中，由存储控制器执行以便测量存储单元的编程速度的编程操作和读取操作可以对在半导体存储器件中包括的存储单元中的所有存储单元或一些存储单元执行。这里，所有存储单元的编程速度的平均值可以是对应半导体存储器件的编程速度。
在步骤1005，储存装置可以基于所读取的数据对关断单元的数量进行计数，并且可以基于关断单元的数量来设置通过电压。
详细地，存储控制器可以基于所测量的半导体存储器件的编程速度来设置半导体存储器件的通过电压的电平。在实施方式中，通过电压可以包括编程通过电压和读取通过电压。
存储控制器可以将一个或更多个基准值与关断单元的数量进行比较，并且可以基于比较的结果来设置半导体存储器件的通过电压的电平。
存储控制器可以向半导体存储器件发送通过电压的所设电平。例如，存储控制器可以通过向半导体存储器件100发送参数设置(SET PARAMETER)命令或特征设置(SETFEATURE)命令来改变或更新以上参照图1所描述的、在半导体存储器件100的电压控制单元101中存储的设置信息。
在实施方式中，在向半导体存储器件供电时，存储控制器可以测量存储单元的编程速度，并且可以设置半导体存储器件的电压。另选地，存储控制器可以测量存储单元的编程速度，并且可以在每当半导体存储器件的擦除-写入计数(EW计数)达到预设值时设置半导体存储器件100的电压。
图11是说明根据本公开的实施方式的、用于确定半导体存储器件的通过电压的方法的表。
参照图11，以上参照图8所描述的存储控制器200的电压设置单元210可以基于从半导体存储器件100接收的所读取数据对关断单元(OC)的数量进行计数，并且可以将计数值与一个或更多个预设基准值进行比较。
随着关断单元的数量增加，半导体存储器件的存储单元的编程速度可以更高。例如，存储控制器200的电压设置单元210在关断单元(OC)的数量等于或大于0且小于第一基准值ref1时可以将第一通过电压VPASS1设置为半导体存储器件的基准通过电压。另选地，电压设置单元210在关断单元(OC)的数量等于或大于第一基准值ref1且小于第二基准值ref2时可以将第二通过电压VPASS2设置为半导体存储器件的基准通过电压。另选地，电压设置单元210在关断单元(OC)的数量等于或大于第二基准值ref2且小于第三基准值ref3时可以将第三通过电压VPASS3设置为半导体存储器件的基准通过电压。另选地，电压设置单元210在关断单元(OC)的数量等于或大于第n-1基准值refn-1且小于第n基准值refn时可以将第n通过电压VPASSn设置为半导体存储器件的基准通过电压。作为参考，电压电平可以从第一通过电压VPASS1依次降至第n通过电压VPASSn。
图12是例示了根据本公开的实施方式的储存装置1000的框图。
参照图12，储存装置1000包括半导体存储器件1300和控制器1200。
半导体存储器件1300可以具有与参照图1描述的半导体存储器件100大致相同的构造和操作。下文中，将省略重复的说明。
控制器1200联接到主机Host和半导体存储器件1300。控制器1200被配置为响应于来自主机Host的请求而访问半导体存储器件1300。例如，控制器1200被配置为控制半导体存储器件1300的读取、写入、擦除以及后台操作。控制器1200被配置为提供主机Host与半导体存储器件1300之间的接口。控制器1200被配置为运行用于控制半导体存储器件1300的固件。
控制器1200包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储接口1240以及误差校正块1250。
RAM 1210用作处理单元1220的工作存储器、半导体存储器件1300与主机Host之间的高速缓冲存储器以及半导体存储器件1300与主机Host之间的缓冲存储器中的任一种。
处理单元1220控制控制器1200的操作。处理单元1220被配置为控制半导体存储器件1300的读取操作、编程操作、擦除操作以及后台操作。处理单元1220被配置为运行用于控制半导体存储器件1300的固件。处理单元1220可以执行闪存转换层(FTL)的功能。处理单元1220可以借助FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以使用映射表接收LBA，并且可以将LBA转换成PBA。借助FTL执行的地址映射方法包括根据映射单元的各种方法。代表性的地址映射方法包括页面映射方法、块映射方法以及混合映射方法。
处理单元1220被配置为使从主机Host接收的数据随机化。例如，处理单元1220可以使用随机种子来使从主机Host接收的数据随机化。被随机化的数据作为要存储的数据被提供给半导体存储器件1300，然后在存储单元阵列中被编程。
处理单元1220被配置为在读取操作期间使从半导体存储器件1300接收的数据去随机化。例如，处理单元1220可以使用去随机种子来使从半导体存储器件1300接收的数据去随机化。被去随机化的数据可以被输出到主机Host。
在实施方式中，处理单元1220可以通过运行软件或固件来执行随机化操作和去随机化操作。
主机接口1230包括用于执行主机Host与控制器1200之间的数据交换的协议。在示例性实施方式中，控制器1200被配置为借助诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI快递(PCI-E)协议、先进技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议和私有协议的各种接口协议中的至少一种与主机Host通信。
存储接口1240与半导体存储器件1300接口连接。例如，存储接口1240包括NAND接口或NOR接口。
误差校正块1250被配置为使用误差校正码(ECC)来检测并校正从半导体存储器件1300接收的数据中的误差。误差校正块1250可以使用ECC校正来自所读取页面数据的误差。误差校正块1250可以使用低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(Bose,Chaudhri,Hocquenghem)(BCH)码、涡轮码、里德-所罗门(Reed-Solomon)码、卷积码、递归系统码(RSC)或编码调制(诸如格码调制(TCM)、块码调制(BCM))或汉明码来校正误差。
控制器1200和半导体存储器件1300可以集成到单个半导体装置中。在示例性实施方式中，控制器1200和半导体存储器件1300可以集成到单个半导体装置中，以形成存储卡。例如，控制器1200和半导体存储器件1300可以集成到单个半导体装置中，并且形成存储卡(诸如个人计算机存储卡国际协会(PCMCIA)、袖珍闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微MMCo)、SD卡(SD、迷你SD、微SD或SDHC)或通用闪存(UFS))。
控制器1200和半导体存储器件1300可以集成到单个半导体装置中，以形成固态硬盘(SSD)。SSD包括被配置为在半导体存储器中存储数据的储存装置。在储存装置用作SSD时，可以显著地提高联接到储存装置的主机Host的操作速度。
在实施方式中，储存装置1000可以设置为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置的电子装置的各种元件中的一个、用于形成家庭网络的各种装置中的一个、用于形成计算机网络的各种电子装置中的一个、用于形成远程信息处理网络的各种电子装置中的一个、RFID装置、用于形成计算系统的各种元件中的一个等。
在示例性实施方式中，半导体存储器件1300或储存装置1000可以嵌入各种类型的封装中。例如，半导体存储器件1300或储存装置1000可以被封装为诸如以下类型：堆叠式封装(PoP)、球状网格阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件(Waffle Pack)中的裸片、晶圆形式的裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图13是例示了根据本公开的实施方式的储存装置2000的框图。
参照图13，储存装置2000包括半导体存储器件2100和控制器2200。半导体存储器件2100包括多个半导体存储器件。半导体存储器件被分成多个组。
在图13中，例示了多个组中的每一个借助第一通道CH1至第k通道CHk与控制器2200通信。各半导体存储器件可以具有与参照图1描述的半导体存储器件100的实施方式的构造和操作相同的构造和操作。
各组借助一个公共通道与控制器2200通信。控制器2200具有与参照图12描述的控制器1200的构造大致相同的构造，并且被配置为借助多个通道CH1至CHk控制半导体存储器件2100的多个存储储存装置。
在图13中，描述了多个半导体存储器件联接到单个通道。然而，将理解，储存装置2000可以被修改为使得单个半导体存储器件联接到单个通道。
图14是例示了包括图13所示的储存装置2000的计算系统3000的框图。
参照图14，计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户界面3300、电源3400、系统总线3500以及储存装置2000。
储存装置2000借助系统总线3500电联接到CPU 3100、RAM 3200、用户界面3300以及电源3400。借助用户界面3300提供的或由CPU 3100处理的数据存储在储存装置2000中。
在图14中，半导体存储器件2100被例示为借助控制器2200联接到系统总线3500。然而，半导体存储器件2100可以直接联接到系统总线3500。控制器2200的功能可以由CPU3100和RAM 3200来执行。
在图14中，参照图13描述的储存装置2000如所设置的来例示。然而，储存装置2000可以用参照图12描述的储存装置1000来代替。在实施方式中，计算系统3000可以被配置为包括参照图12和图13描述的所有储存装置1000和2000。
根据本公开，提供了具有改进的干扰特性的储存装置和操作该储存装置的方法。
这里已经公开了实施方式的示例，并且虽然采用特定术语，但它们仅以一般和描述的意义来使用并解释，并且不用于限制的目的。在一些情况下，如自提交本申请起对本领域普通技术人员显而易见的是，除非另有说明，否则关于特定实施方式描述的特征、特性和/或元素可以单独使用或与关于其它实施方式描述的特征、特性和/或元素组合使用。因此，本领域技术人员将理解，可以在不偏离如在所附权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年4月11日在韩国知识产权局提交的韩国专利申请No.10-2017-0046825的优先权，该申请的全部公开内容通过引用并入本文。

Claims (18)

1.一种半导体存储器件，该半导体存储器件包括：
存储单元阵列，该存储单元阵列包括多个存储块；
外围电路，该外围电路被配置为对所述存储单元阵列执行操作；以及
控制逻辑，该控制逻辑被配置为在执行所述操作的同时基于在所述多个存储块当中的内容可寻址存储CAM块中存储的设置信息来控制所述外围电路，
其中，所述设置信息包括向在所述存储单元阵列中包括的多个存储单元施加的通过电压的电平，
其中，所述通过电压的电平根据所述多个存储单元的编程速度来确定，并且
其中，所述通过电压根据所述多个存储单元的编程速度的平均值来确定。
2.根据权利要求1所述的半导体存储器件，其中，所述通过电压包括在对所述多个存储单元执行的编程操作或读取操作期间向未被选择的存储单元施加的编程通过电压或读取通过电压。
3.根据权利要求1所述的半导体存储器件，其中，所述通过电压随着所述多个存储单元的所述编程速度更高而具有更高的电平。
4.一种储存装置，该储存装置包括：
一个或更多个半导体存储器件，各个半导体存储器件包括多个存储单元；以及
存储控制器，该存储控制器被配置为根据所述一个或更多个半导体存储器件中的每一个的所述多个存储单元的编程速度的平均值来设置所述一个或更多个半导体存储器件中的每一个的通过电压的电平。
5.根据权利要求4所述的储存装置，其中，所述存储控制器包括：
电压设置单元，该电压设置单元被配置为测量所述一个或更多个半导体存储器件的所述编程速度，根据所测量的编程速度的平均值中的每一个来设置所述通过电压，并且向所述半导体存储器件中的每一个提供所述通过电压。
6.根据权利要求5所述的储存装置，其中，所述存储控制器被配置为发送用于所述多个存储单元中的一部分或所有所述多个存储单元的编程命令，并且发送用于获取所述编程命令的执行结果的读取命令。
7.根据权利要求6所述的储存装置，其中，所述存储控制器被配置为响应于所述读取命令而根据由所述一个或更多个半导体存储器件中的每一个提供的读取数据对关断单元的数量进行计数。
8.根据权利要求7所述的储存装置，其中，所述电压设置单元被配置为将所述关断单元的数量与一个或更多个基准值进行比较，并且确定所述一个或更多个半导体存储器件中的每一个的所述通过电压。
9.根据权利要求4所述的储存装置，其中，所述存储控制器被配置为使用参数设置命令或特征设置命令向所述一个或更多个半导体存储器件中的每一个提供所述通过电压。
10.根据权利要求9所述的储存装置，其中，所述一个或更多个半导体存储器件中的每一个包括：
存储单元阵列，该存储单元阵列包括多个存储块；
外围电路，该外围电路被配置为对所述存储单元阵列执行操作；以及
电压控制单元，该电压控制单元被配置为存储在所述多个存储块当中的内容可寻址存储CAM块中存储的设置信息。
11.根据权利要求10所述的储存装置，其中，所述一个或更多个半导体存储器件中的每一个还包括：
控制逻辑，该控制逻辑被配置为在执行所述操作的同时基于在所述电压控制单元中存储的所述设置信息来控制所述外围电路。
12.根据权利要求11所述的储存装置，其中，所述控制逻辑被配置为响应于从所述存储控制器提供的所述参数设置命令或所述特征设置命令来改变或更新在所述电压控制单元中存储的所述设置信息。
13.根据权利要求4所述的储存装置，其中，所述通过电压随着所述多个存储单元的编程速度更高而具有更高的电平。
14.一种操作储存装置的方法，该储存装置包括具有多个存储单元的半导体存储器件和配置为控制所述半导体存储器件的存储控制器，所述方法包括以下步骤：
测量所述多个存储单元的编程速度；以及
根据所测量的编程速度的平均值设置所述半导体存储器件的通过电压的电平。
15.根据权利要求14所述的方法，其中，所述通过电压包括在对所述多个存储单元执行的编程操作或读取操作期间向未被选择的存储单元施加的编程通过电压或读取通过电压。
16.根据权利要求14所述的方法，其中，所述通过电压随着所述多个存储单元的所述编程速度更高而具有更高的电平。
17.根据权利要求14所述的方法，其中，测量所述多个存储单元的编程速度的步骤包括以下步骤：
对所述多个存储单元中的一部分或所有所述多个存储单元执行编程操作；以及
对已被执行所述编程操作的存储单元执行读取操作。
18.根据权利要求17所述的方法，其中，根据所测量的编程速度的平均值设置所述半导体存储器件的通过电压的电平的步骤被配置为基于在所述读取操作期间获取的读取数据中的关断单元的数量来设置所述通过电压。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102427645B1 (ko) * 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
KR102610821B1 (ko) * 2018-11-15 2023-12-06 삼성전자주식회사 내구성 저하를 판단하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작방법
US10777286B2 (en) * 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
KR102701551B1 (ko) * 2019-05-13 2024-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102629487B1 (ko) * 2019-05-28 2024-01-26 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102620262B1 (ko) * 2019-06-04 2024-01-03 에스케이하이닉스 주식회사 반도체 메모리 장치, 그 동작 방법 및 메모리 시스템
KR102676339B1 (ko) * 2019-07-03 2024-06-19 에스케이하이닉스 주식회사 메모리 장치의 동작 방법
KR20220010210A (ko) * 2020-07-17 2022-01-25 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 읽기 동작 방법
US12112799B2 (en) * 2020-08-03 2024-10-08 SK Hynix Inc. Storage device and method of operating the storage device
US20230105936A1 (en) * 2021-10-01 2023-04-06 Western Digital Technologies, Inc. Continuous nand data-transfer with dynamic tm

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574073A (zh) * 2003-05-23 2005-02-02 海力士半导体有限公司 具有多位控制功能的非易失性铁电存储器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7292476B2 (en) * 2005-08-31 2007-11-06 Micron Technology, Inc. Programming method for NAND EEPROM
KR100953046B1 (ko) * 2007-12-27 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 소자의 동작 방법
KR101139207B1 (ko) * 2010-09-06 2012-04-26 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR101716713B1 (ko) * 2011-05-23 2017-03-15 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR102116983B1 (ko) * 2013-08-14 2020-05-29 삼성전자 주식회사 메모리 장치 및 메모리 시스템의 동작 방법.
KR102192910B1 (ko) * 2013-09-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치, 메모리 시스템 및 이의 동작 방법
US8982637B1 (en) * 2013-09-12 2015-03-17 Sandisk Technologies Inc. Vread bias allocation on word lines for read disturb reduction in 3D non-volatile memory
US9123424B2 (en) * 2013-12-17 2015-09-01 Sandisk Technologies Inc. Optimizing pass voltage and initial program voltage based on performance of non-volatile memory
KR102256918B1 (ko) 2014-09-23 2021-05-27 에스케이하이닉스 주식회사 가변적 ispp 방식을 이용하여 프로그램을 수행하는 3차원 비휘발성 반도체 메모리 장치, 데이터 저장 장치 및 사용자 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1574073A (zh) * 2003-05-23 2005-02-02 海力士半导体有限公司 具有多位控制功能的非易失性铁电存储器件

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