KR20220010210A - 스토리지 장치 및 스토리지 장치의 읽기 동작 방법 - Google Patents
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Abstract
읽기 대상 메모리 셀에 대한 읽기 정확도가 향상된 스토리지 장치가 제공된다. 몇몇 실시예들에 따른 스토리지 장치는 제1 방향으로 차례로 적층된 제1 메모리 셀과 제2 메모리 셀을 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 저장하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치, 제1 메모리 셀에 대한 읽기 명령을 생성하는 프로세서를 포함하는 컨트롤러, 및 읽기 명령을 수신하여, 제2 메모리 셀에 대한 오프 셀 카운트(Off - Cell count) 값을 계산하는 카운터와, OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 오프 셀 카운트 값과 참조 카운트 값을 비교하여 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 문턱 전압 쉬프트를 바탕으로 제1 메모리 셀에 대한 읽기 레벨을 결정하는 비교기를 포함하는 읽기 레벨 생성기를 포함한다.
Description
본 발명은 스토리지 장치 및 스토리지 장치의 읽기 동작 방법에 관한 것이다.
스토리지 장치(예를 들면, SSD: Solid State Drive)는 비휘발성 메모리 장치를 포함한다. 스토리지 장치는 전원이 차단되어도 저장된 데이터를 유지할 수 있으며, 따라서 장기간의 데이터 저장에 유리하다. 스토리지 장치는 컴퓨터, 스마트폰, 스마트 패드 등과 같은 다양한 전자 장치들에서 주 저장소로 사용되고 있다.
스토리지 장치의 비휘발성 메모리 장치는 다양한 원인에 의해서 열화되며, 열화의 정도에 따라 동작 조건을 가변하는 방식으로 열화에 대응할 수 있다. 스토리지 장치는 스토리지 장치 내의 동작 조건에 따른 읽기 전압의 레벨(혹은, 읽기 레벨)을 조정하는 방식으로 열화에 대응할 수 있다. 그러나, 비휘발성 메모리 장치 내의 비휘발성 메모리 셀 어레이에, 서로 다른 워드 라인에 연결된 메모리 셀들은 열화에 따라, 서로 다른 읽기 전압의 변화가 나타날 수 있다. 스토리지 장치의 구동 신뢰성을 확보하기 위하여, 읽기 전압을 좀 더 정밀하게 조절하기 위한 요구가 제기되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 읽기 대상 메모리 셀이 연결된 워드 라인의 인접 워드 라인에 연결된 인접 메모리 셀의 동작 상태 변화를 고려하여, 읽기 대상 메모리 셀에 대한 읽기 정확도가 향상된 스토리지 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 읽기 대상 메모리 셀이 연결된 워드 라인의 인접 워드 라인에 연결된 인접 메모리 셀의 동작 상태 변화를 고려하여, 읽기 대상 메모리 셀에 대한 읽기 정확도가 향상된 스토리지 장치의 읽기 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 제1 방향으로 차례로 적층된 제1 메모리 셀과 제2 메모리 셀을 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 저장하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치, 제1 메모리 셀에 대한 읽기 명령을 생성하는 프로세서를 포함하는 컨트롤러, 및 읽기 명령을 수신하여, 제2 메모리 셀에 대한 오프 셀 카운트(Off - Cell count) 값을 계산하는 카운터와, OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 오프 셀 카운트 값과 참조 카운트 값을 비교하여 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 문턱 전압 쉬프트를 바탕으로 제1 메모리 셀에 대한 읽기 레벨을 결정하는 비교기를 포함하는 읽기 레벨 생성기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 제1 방향으로 차례로 적층된 제1 메모리 셀, 제2 메모리 셀과, 스트링 선택 트랜지스터를 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 포함하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치, 비휘발성 메모리 장치와 전압 생성기를 통해 연결되는 컨트롤러, 및 제1 메모리 셀에 대한 읽기 명령을 컨트롤러로부터 수신하여, 제1 메모리 셀에 대한 읽기 레벨을 생성하여 컨트롤러에 전달하는 읽기 레벨 생성기를 포함하되, 비휘발성 메모리 장치는 복수의 핀 중 적어도 일부를 통해 수신된 읽기 명령을 래치하여 제1 메모리 셀에 대한 읽기 동작을 수행하며, 읽기 레벨 생성기는, 카운터를 통하여, 읽기 명령을 수신하여 제2 메모리 셀에 대한 오프 셀 카운트 값을 계산하고, 비교기를 통하여, OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 오프 셀 카운트 값과 참조 카운트 값을 비교하여 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 문턱 전압 쉬프트를 바탕으로 제1 메모리 셀에 대한 읽기 레벨을 결정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 제1 방향으로 차례로 적층된 제1 메모리 셀과 제2 메모리 셀을 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 저장하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치, 제1 메모리 셀에 대한 읽기 명령을 수신하여, 제2 메모리 셀에 대한 오프 셀 카운트(Off - Cell count) 값을 계산하는 카운터, 및 OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 오프 셀 카운트 값과 참조 카운트 값을 비교하여 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 문턱 전압 쉬프트를 바탕으로 제1 메모리 셀에 대한 읽기 레벨을 결정하는 비교기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치의 읽기 동작 방법은, 카운터를 통하여, 비휘발성 메모리 장치 내에 제1 방향으로 차례로 적층된 제1 메모리 셀과 제2 메모리 셀 중 제1 메모리 셀에 대한 읽기 명령을 외부로부터 수신하고, 카운터를 통하여, 제2 메모리 셀에 대한 오프 셀 카운트 값을 계산하고, 비교기를 통하여, OTP 메모리 셀 어레이에 저장된 참조 카운트 값을 수신하고, 비교기를 통하여, 오프 셀 카운트 값과 참조 카운트 값을 비교하여 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 문턱 전압 쉬프트를 바탕으로 제1 메모리 셀에 대한 읽기 레벨을 결정한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 스토리지 시스템을 도시한 예시적인 블록도이다.
도 2는 몇몇 실시예들에 따른 스토리지 장치를 도시한 예시적인 블록도이다.
도 3은 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 장치를 도시한 예시적인 블록도이다.
도 4는 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 5는 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 장치 내부를 간략히 도시한 예시적인 도면이다.
도 6는 몇몇 실시예들에 따른 스토리지 장치의 메모리 셀의 문턱 전압 분포의 변화를 도시한 예시적인 그래프이다.
도 7은 몇몇 실시예들에 따른 스토리지 장치의 메모리 셀의 문턱 전압 분포의 변화를 워드 라인에 따른 상황별로 도시한 예시적인 그래프이다.
도 8은 몇몇 실시예들에 따른 스토리지 장치의 읽기 동작을 도시한 예시적인 흐름도이다.
도 9은 몇몇 실시예들에 따른 스토리지 장치가 오프 셀 카운트 값을 계산하는 방법을 도시한 예시적인 도면이다.
도 10는 몇몇 실시예들에 따른 스토리지 장치가 오프 셀 카운트 값을 바탕으로 읽기 레벨을 결정하는 방법을 도시한 예시적인 도면이다.
도 11은 몇몇 실시예들에 따른 스토리지 장치의 읽기 동작을 도시한 예시적인 래더(ladder) 다이어그램이다.
도 12은 몇몇 실시예들에 따른 다른 읽기 레벨 생성기를 도시한 예시적인 블록도이다.
도 13는 몇몇 실시예들에 따른 도 12의 읽기 레벨 생성기를 통한 읽기 레벨 생성 동작을 도시한 예시적인 래더 다이어그램이다.
도 14은 몇몇 실시예들에 따른 다른 읽기 레벨 생성기를 도시한 예시적인 블록도이다.
도 15는 몇몇 실시예들에 따른 도 14의 읽기 레벨 생성기를 통한 읽기 레벨 생성 동작을 도시한 예시적인 래더 다이어그램이다.
도 16와 도 17은 몇몇 실시예들에 따른 다른 스토리지 장치를 도시한 예시적인 블록도이다.
도 18은 몇몇 실시예들에 따른 도 17의 스토리지 장치의 읽기 동작을 도시한 예시적인 래더 다이어그램이다.
도 19과 도 20는 몇몇 실시예들에 따른 다른 스토리지 장치를 도시한 예시적인 블록도이다.
도 2는 몇몇 실시예들에 따른 스토리지 장치를 도시한 예시적인 블록도이다.
도 3은 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 장치를 도시한 예시적인 블록도이다.
도 4는 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 5는 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 장치 내부를 간략히 도시한 예시적인 도면이다.
도 6는 몇몇 실시예들에 따른 스토리지 장치의 메모리 셀의 문턱 전압 분포의 변화를 도시한 예시적인 그래프이다.
도 7은 몇몇 실시예들에 따른 스토리지 장치의 메모리 셀의 문턱 전압 분포의 변화를 워드 라인에 따른 상황별로 도시한 예시적인 그래프이다.
도 8은 몇몇 실시예들에 따른 스토리지 장치의 읽기 동작을 도시한 예시적인 흐름도이다.
도 9은 몇몇 실시예들에 따른 스토리지 장치가 오프 셀 카운트 값을 계산하는 방법을 도시한 예시적인 도면이다.
도 10는 몇몇 실시예들에 따른 스토리지 장치가 오프 셀 카운트 값을 바탕으로 읽기 레벨을 결정하는 방법을 도시한 예시적인 도면이다.
도 11은 몇몇 실시예들에 따른 스토리지 장치의 읽기 동작을 도시한 예시적인 래더(ladder) 다이어그램이다.
도 12은 몇몇 실시예들에 따른 다른 읽기 레벨 생성기를 도시한 예시적인 블록도이다.
도 13는 몇몇 실시예들에 따른 도 12의 읽기 레벨 생성기를 통한 읽기 레벨 생성 동작을 도시한 예시적인 래더 다이어그램이다.
도 14은 몇몇 실시예들에 따른 다른 읽기 레벨 생성기를 도시한 예시적인 블록도이다.
도 15는 몇몇 실시예들에 따른 도 14의 읽기 레벨 생성기를 통한 읽기 레벨 생성 동작을 도시한 예시적인 래더 다이어그램이다.
도 16와 도 17은 몇몇 실시예들에 따른 다른 스토리지 장치를 도시한 예시적인 블록도이다.
도 18은 몇몇 실시예들에 따른 도 17의 스토리지 장치의 읽기 동작을 도시한 예시적인 래더 다이어그램이다.
도 19과 도 20는 몇몇 실시예들에 따른 다른 스토리지 장치를 도시한 예시적인 블록도이다.
도 1은 몇몇 실시예들에 따른 스토리지 시스템을 도시한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 스토리지 시스템은 스토리지 장치(Storage Device, 1)와 스토리지 장치(1) 외부의 호스트(600)를 포함한다. 이하에서, 각각의 구성은 별개의 칩, 모듈, 혹은 장치로 구성될 수 있고, 하나의 장치 내에 포함될 수도 있다. 예를 들어, 스토리지 장치(1)는 별개의 호스트(600)에 연결되어 사용될 수도 있다. 다만, 본 발명이 이에 제한되는 것은 아니고, 스토리지 장치(1)와 호스트(600)가 하나의 장치에 집적될 수 있다.
호스트(600)는 운영 체제(operating system; OS)를 실행하여 구동될 수 있다. 운영 체제는 파일 관리를 위한 파일 시스템(610) 및 데이터 스토리지 장치를 포함하는 주변 기기를 운영 체제 레벨에서 제어하기 위한 장치 드라이버를 포함할 수 있다.
파일 시스템(610)은 호스트(600)의 요청에 따라 액세스되는 파일들에 대한 파일명, 확장자, 파일 속성, 파일 크기, 클러스터 정보 등을 관리할 수 있다. 또한, 파일 시스템(610)에 의해 파일 단위의 데이터가 생성, 삭제 및 관리될 수 있다. 장치 드라이버는 데이터 스토리지 장치를 제어하기 위한 커널(Kernel)의 소프트웨어 모듈일 수 있다. 호스트(600)는 장치 드라이버를 통하여 데이터 스토리지 장치(1)에 대한 쓰기 동작 및 읽기 동작을 요청할 수 있다. 또한, 호스트(600)는 다양한 서비스를 제공하기 위하여 동영상 어플리케이션, 게임 어플리케이션, 웹 브라우저 어플리케이션 등을 실행할 수 있다.
호스트(600)는 예를 들어, PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, MP3 플레이어, PDA(personal digital assistant), EDA(enterprise digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등의 임의의 전자 기기일 수 있다.
호스트(600)는 스토리지 장치(1)에 명령(CMD)를 통해, 스토리지 장치(1) 내의 특정 어드레스에 대한 읽기 동작을 수행할 수 있다. 또는, 호스트(600)는 스토리지 장치(1)에 명령(CMD)을 통해, 스토리지 장치(1) 내의 특정 어드레스에 데이터(DATA)를 프로그램 할 수 있다.
스토리지 장치(1)는 호스트(600)로부터 읽기 명령을 수신한 후, 특정 어드레스에 저장된 정보(Info)를 호스트(600)에 전달할 수 있다. 또는, 스토리지 장치(1)는 호스트(600)로부터 프로그램 명령을 수신한 후, 특정 어드레스에 데이터(DATA)를 프로그램 할 수 있다.
몇몇 실시예들에 따른 스토리지 장치(1)는 솔리드 스테이트 드라이브(SSD), 메모리 카드, eMMC(embedded Multi Media Card), 또는 UFS(Universal Flash Storage) 등의 형태로 구성될 수 있으나, 이에 제한되지 않는다.
이하에서, 도 2를 통해, 몇몇 실시예에 따른 스토리지 장치(1)를 자세히 살펴본다.
도 2는 몇몇 실시예들에 따른 스토리지 장치를 도시한 예시적인 블록도이다.
도 2를 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)는 컨트롤러(100), 읽기 레벨 생성기(200), 전압 생성기(300), 및 비휘발성 메모리 장치(400)를 포함한다.
컨트롤러(100)는 전압 생성기(300)와 읽기 레벨 생성기(200)를 액세스할 수 있다. 컨트롤러(100)는 전압 생성기(300)와 읽기 레벨 생성기(200)를 통해, 비휘발성 메모리 장치(400)에 액세스할 수 있다. 컨트롤러(100)는 몇몇 실시예들에 따른 스토리지 장치(1)의 전반적인 동작을 제어할 수 있다.
예를 들어, 컨트롤러(100)는 외부 장치(예를 들어, 도 1의 호스트(600))의 요청에 따라, 프로그램 동작, 읽기 동작, 또는 소거 동작을 수행할 수 있다. 컨트롤러(100)는 프로그램 요청된 데이터를 비휘발성 메모리 장치(400)에 쓰고, 읽기 요청된 데이터를 비휘발성 메모리 장치(400)로부터 읽어낼 수 있다.
컨트롤러(100)는 프로세서(예를 들어, CPU)(120), 호스트 인터페이스(110), 및 메모리 인터페이스(130)를 포함할 수 있다. 이하에서, 컨트롤러(100)는 도시의 간략화를 위해, 다른 구성의 도시를 생략하였다. 예를 들어, 컨트롤러(100)는 도시되지 않았지만, 버스, 또는 버퍼 인터페이스를 포함할 수 있다.
프로세서(120)는 컨트롤러(100)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(120)는 호스트 인터페이스(110)를 통하여 외부 장치(예를 들어, 도 1의 호스트(600))와 통신하고, 메모리 인터페이스(130)를 통하여, 전압 생성기(300)와 통신할 수 있다. 또한, 프로세서(120)는 메모리 인터페이스(130)를 통하여, 전압 생성기(300)를 통해 비휘발성 메모리 장치(400)와 통신할 수 있다. 프로세서(120)는 호스트 인터페이스(110)를 통해, 외부 장치(예를 들어, 도 1의 호스트(600))로부터 읽기 명령을 수신받으면, 읽기 레벨 생성기(200)로 읽기 명령(Read_cmd)을 송신할 수 있다. 더 자세히는, 프로세서(120)는 호스트 인터페이스(110)를 통해, 외부 장치(예를 들어, 도 1의 호스트(600))로부터 읽기 명령을 수신받으면, 읽기 레벨 생성기(200) 내의 카운터(210)로 읽기 명령(Read_cmd)을 송신할 수 있다. 컨트롤러(100)는 읽기 동작 시에, 읽기 레벨 생성기(200)로부터 수신받은 읽기 레벨(Read_lv)을 전압 생성기(300)에 전달하여, 비휘발성 메모리 장치(400)에 대한 읽기 전압(Vread)을 전압 생성기(300)를 통해 생성할 수 있다.
호스트 인터페이스(110)는 프로세서(120)의 제어에 따라, 외부 장치(예를 들어, 도 1의 호스트(600))와 통신하도록 구성될 수 있다. 호스트 인터페이스(110)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC(High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
메모리 인터페이스(130)는 프로세서(120)의 제어에 따라, 전압 생성기(300)를 통해, 비휘발성 메모리 장치(400)와 통신하도록 구성될 수 있다. 메모리 인터페이스(130)는 입출력 채널들을 통해, 커맨드, 어드레스, 및 데이터를 비휘발성 메모리 장치(400)와 통신할 수 있다. 메모리 인터페이스(130)는 제어 채널을 통해 제어 신호를 비휘발성 메모리 장치(400)와 통신할 수 있다. 메모리 인터페이스(130)는 도시되지 않았지만, 에러 정정 블록을 포함할 수도 있다.
전압 발생기(300)는 비휘발성 메모리 장치(400)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 발생기(300)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들 등을 생성할 수 있다. 또한, 전압 발생기(300)는 읽기 레벨 생성기(200)가 생성한 읽기 레벨(Read_lv)을 바탕으로, 읽기 대상 메모리 셀에 인가되는 읽기 전압(Vread)을 생성할 수 있다.
비휘발성 메모리 장치(400)는 비휘발성 메모리 셀 어레이(410)와 OTP 메모리 셀 어레이(420)를 포함할 수 있다. 비휘발성 메모리 셀 어레이(410)에는 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀이 포함될 수 있다. 비휘발성 메모리 셀 어레이(410)는 플래시 메모리, 상 변화 랜덤 액세스 메모리(PRAM, Phase-change Random Access Memory), 강유전체 랜덤 액세스 메모리(FeRAM, Ferroelectric RAM), 자기 랜덤 액세스 메모리(MRAM, Magnetic RAM), 저항성 랜덤 액세스 메모리(RRAM, Resistive RAM) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
비휘발성 메모리 장치(400)는 예를 들어, 도 3과 같이 구성될 수 있으나, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400)의 구성이 도 3에 제한되는 것은 아니다.
도 3은 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 장치를 도시한 예시적인 블록도이다.
도 2 및 도 3을 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)의 비휘발성 메모리 장치(400)는 복수의 반도체 레이어들(LA1 내지 LAn)을 포함할 수 있다. 복수의 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 칩(예를 들면, DRAM 메모리 칩)일 수 있으며, 또는 복수의 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부 장치(예를 들어, 도 1의 호스트(600))와 인터페이싱을 수행하는 마스터(master) 칩이고 나머지는 데이터를 저장하는 슬레이브(slave) 칩일 수도 있다. 예를 들어, 비휘발성 메모리 장치(400)의 최상단에 위치하는 제n 레이어(LAn)는 비휘발성 메모리 셀 어레이(410)를 포함하는 반도체 칩일 수 있다. 또한, 비휘발성 메모리 장치(400)의 최하단에 위치하는 제1 레이어(LA1)는 OTP 메모리 셀 어레이(420)를 포함하는 반도체 칩일 수 있다. 복수의 반도체 레이어들(LA1 내지 LAn) 각각은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리 장치(400)의 구성 및 배치가 이에 제한되는 것은 아니다.
다시 도 2를 참조하면, OTP 메모리 셀 어레이(420)는 비휘발성 메모리 장치(400)를 리페어하는데 사용될 수 있다. 예를 들어, 비휘발성 메모리 장치(400)를 테스트한 후, 테스트 결과에 따른 비휘발성 메모리 장치의 특성을 OTP 메모리 셀 어레이(420)에 저장하고, OTP 메모리 셀 어레이(420)에 저장된 정보에 기반하여 비휘발성 메모리 장치(400)를 동작시킴으로써, 몇몇 실시예들에 따른 스토리지 장치(1)의 동작 신뢰성을 향상시킬 수 있다.
더 자세히는, OTP 메모리 셀 어레이(420)는 참조 카운트(Ref_count) 값을 저장할 수 있다. OTP 메모리 셀 어레이(420)는 읽기 레벨 생성기(200)로부터 참조 카운트 요구 명령(Ref_Cmd)을 수신하면, 참조 카운트(Ref_count)를 읽기 레벨 생성기(200)에 전송할 수 있다. 참조 카운트(Ref_count) 값은 읽기 레벨 생성기(200)가 읽기 레벨(Read_lv)을 생성하기 위해 이용하는 비교 대상 카운트 값일 수 있다.
몇몇 실시예들에 따른 스토리지 장치(1)는 읽기 레벨 생성기(200)를 통해, 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀에 대한 읽기 전압(Vread)을 조정할 수 있다. 더 자세히는, 읽기 레벨 생성기(200)는 비휘발성 메모리 장치(400)에서 발생하는 다양한 열화에 따른 읽기 레벨의 변화에 맞추어, 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀에 대한 읽기 레벨(Read_lv)을 생성할 수 있다. 즉, 읽기 레벨 생성기(200)는 프로세서(120)로부터 읽기 명령(Read_cmd)을 수신하여, OTP 메모리 셀 어레이(420)에 참조 명령(Ref_Cmd)을 전송하여, 참조 카운트(Ref_count) 값을 수신할 수 있다. 또한, 읽기 레벨 생성기(200)는 비휘발성 메모리 셀 어레이(410)에 카운트 명령(Count_Cmd)을 전송하여, 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀과 연결된 워드 라인의, 인접 워드 라인과 연결된 메모리 셀들의 문턱 전압 정보(Count_inf)를 수신한다. 이후, 읽기 레벨 생성기(200)는 문턱 전압 정보(Count_inf)를 통해, 인접 워드 라인과 연결된 메모리 셀에 대한 오프 셀 카운트 값(Count_Val)을 계산하고, 오프 셀 카운트 값(Count_Val)과 참조 카운트(Ref_count) 값을 비교하여, 읽기 레벨(Read_lv)을 생성할 수 있다.
비휘발성 메모리 장치(400)의 비휘발성 메모리 셀 어레이(410)는 워드 라인의 단수가 높아짐에 따라, 비휘발성 메모리 셀 어레이(410) 내의 워드 라인 사이의 신뢰성 열화 문제가 발생할 수 있다. 신뢰성 열화의 원인으로는 차지 로스(charge loss), 커플링 및 백패턴 디펜던씨(back pattern dependency)등 다양할 수 있다.
이하의 도 4 내지 도 7을 통해, 비휘발성 메모리 셀 어레이(410)에 발생화는 열화 문제에 대해 자세히 설명한다.
도 4는 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 4를 참조하면, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)이 기판(도시되지 않음) 상에 제1 방향(x) 및 제2 방향(y)으로 배치될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 제3 방향(z)으로 연장된 형태를 가질 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 기판(도시되지 않음) 상에, 또는 기판(도시되지 않음) 내에 형성되는 공통 소스 라인(CSL: Common Source Line)에 공통으로 연결될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있으나, 공통 소스 라인(CSL)은 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 하단에 위치하는 것으로 한정되지 않는다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 3 x 3 배열로 배치되는 것으로 본 도면에 도시되었으나, 비휘발성 메모리 셀 어레이(410)에 배치된 복수의 셀 스트링들의 배치 형태와 수가 이에 제한되는 것은 아니다.
몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 그라운드 선택 라인(GSL: Ground Select Line)(GSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 그라운드 선택 라인(GSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 그라운드 선택 라인 (GSL3)과 연결될 수 있다.
또한, 몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 스트링 선택 라인(SSL: String Select Line)(SSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 스트링 선택 라인(SSL3)과 연결될 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 스트링 선택 라인 각각과 연결되는 스트링 선택 트랜지스터(SST: String Select Transistor)를 포함한다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 라인 각각과 연결되는 그라운드 선택 트랜지스터(GST: Ground Select Transistor)를 포함한다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 그라운드 선택 트랜지스터의 일단은 공통 소스 라인(CSL)과 연결될 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수의 메모리 셀들이 제3 방향(z)으로 차례로 적층될 수 있다. 본 도면엔 도시되지 않았으나, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 더미 셀들이 포함될 수 있다. 또한, 각 스트링에 포함된 스트링 선택 트랜지스터의 개수가 본 도면에 제한되는 것은 아니다.
예를 들어, 셀 스트링(NS11)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST11)와, 그라운드 선택 트랜지스터(GST11) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M11_1 내지 M11_8)과, 최상단 메모리 셀(M11_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST11)를 포함할 수 있다. 또한, 셀 스트링(NS21)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST21)와, 그라운드 선택 트랜지스터(GST21) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M21_1 내지 M21_8)과, 최상단 메모리 셀(M21_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST21)를 포함할 수 있다. 또한, 셀 스트링(NS31)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST31)와, 그라운드 선택 트랜지스터(GST31) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M31_1 내지 M31_8)과, 최상단 메모리 셀(M31_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST31)를 포함할 수 있다. 이하, 다른 스트링의 구성도 이와 유사할 수 있다.
기판(도시되지 않음) 또는 그라운드 선택 트랜지스터로부터 동일한 제3 방향(z)으로의 높이에 위치한 메모리 셀들은 각각의 워드 라인을 통해 전기적으로 공통으로 연결될 수 있다. 예를 들어, 메모리 셀들(M11_1, M21_1, 및 M31_1)이 형성된 높이의 메모리 셀들은 제1 워드 라인(WL1)과 연결될 수 있다. 또한, 메모리 셀들(M11_2, M21_2, 및 M31_2)이 형성된 높이의 메모리 셀들은 제2 워드 라인(WL2)과 연결될 수 있다. 이하, 제3 워드 라인(WL3) 내지 제8 워드 라인(WL8)과 연결되는 메모리 셀들의 배치 및 구조도 이와 유사하므로 설명을 생략한다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 스트링 선택 트랜지스터의 일단은 비트 라인(BL1, BL2, 및 BL3)과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST11, SST21, 및 SST31)는 제2 방향(y)으로 연장되는 비트 라인(BL1)과 연결될 수 있다. 비트 라인(BL2, 및 BL3)과 연결되는 다른 스트링 선택 트랜지스터에 대한 설명도 이와 유사하므로 설명을 생략한다.
하나의 스트링(또는 그라운드) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀들은 둘 이상의 비트들을 저장할 수도 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성할 수 있다.
비휘발성 메모리 셀 어레이(410)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는 기판(도시되지 않음) 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착될 수 있음을 의미한다. 또는, 메모리 셀들의 동작에 연관된 회로가 제3 방향(z)의 최상단의 컨택 부분과 연결될 수도 있다. 이에 대해서 도 5를 통해 자세히 살펴본다.
도 5는 몇몇 실시예들에 따른 스토리지 장치의 비휘발성 메모리 장치 내부를 간략히 도시한 예시적인 도면이다.
도 5를 참조하면, 몇몇 실시예들에 따른, 비휘발성 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. 본 도면은, 비휘발성 메모리 장치(400)의 셀 영역(CELL)이 도 4의 비휘발성 메모리 셀 어레이(410)에 대응될 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320, 도 4의 CSL에 해당)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 제3 방향(z)을 따라 복수의 워드 라인들(1331-1338; 1330, 도 4의 WL1 내지 WL8에 해당)이 적층될 수 있다. 워드 라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(1330)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트 라인(도 4의 BL1 내지 BL3에 해당)일 수 있다. 일 실시예에서, 비트 라인(1360c)은 제2 기판(1310)의 상면에 평행한 제2 방향(y)을 따라 연장될 수 있다.
도 5에 도시한 일 실시예에서, 채널 구조체(CH)와 비트 라인(1360c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(1360c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(1330)은 제2 기판(1310)의 상면에 평행한 제1 방향(x)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드 라인들(1330)과 셀 컨택 플러그들(1340)은, 제1 방향(x)을 따라 워드 라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 5를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 5를 계속하여 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(z)에서 워드 라인들(1380)과 오버랩되지 않을 수 있다. 도 5를 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 몇몇 실시예들에 따른 비휘발성 메모리 장치(400)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
다시 도 4를 참조하면, 비휘발성 메모리 셀 어레이(410)에 열화가 발생하여, 메모리 셀의 문턱 전압 분포가 변할 수 있다. 이에 대해, 도 6 및 도 7를 통해 열화에 의한 메모리 셀의 문턱 전압 분포 변화를 설명한다.
도 6는 몇몇 실시예들에 따른 스토리지 장치의 메모리 셀의 문턱 전압 분포의 변화를 도시한 예시적인 그래프이다.
도 2 및 도 6을 참조하면, 특정 열화 인자에 따라, 메모리 셀의 문턱 전압 분포가 변화하는 예시들이 도시되어 있다. 각각의 그래프의 가로축은 메모리 셀의 문턱 전압(Vth)로 정의되고, 세로축은 메모리 셀의 개수로 정의될 수 있다. 설명의 편의상, 메모리 셀은 싱글 레벨 셀(SLC)인 것으로 가정한다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태(E) 또는 프로그램 상태(P)를 가질 수 있다.
도 6의 (i) 내지 (iii) 그래프를 참조하면, 실선은 문턱 전압 분포의 초기 상태를 나타낸다. 소거 상태(E)와 프로그램 상태(P)는 초기 읽기 전압(Vr)을 사용하여 식별될 수 있다. 초기 상태에서, 소거 상태(E)와 프로그램 상태(P) 사이에 서로의 상태를 식별하기 충분할 정도의 읽기 마진이 확보될 수 있다.
점선으로 도시된 문턱 전압 분포는, 몇몇 열화 요소들로 인하여, 문턱 전압 분포의 초기 상태가 변화된 상태를 나타낸다. 몇몇 열화 요소들은 몇몇 실시예들에 따른 스토리지 장치(1)의 제조 단계 또는 스토리지 장치(1)의 사용 단계에서 발생하는 요소일 수 있다. 상술한 몇몇 열화 요소들로 인하여, 메모리 셀 어레이 내의 메모리 셀에 불량이 발생할 수 있다.
(i) 그래프를 참조하면, 프로그램 상태(P)의 문턱 전압이 감소하는 방향으로 산포 변형이 발생할 수 있다. 일례로, 비휘발성 메모리 장치(400)의 동작 온도가 증가하면, 트랩(trap)되어 있던 전하가 유실되어 프로그램 상태(P)의 문턱 전압이 감소할 수 있다. 그 결과, 초기 읽기 전압(Vr)로 소거 상태(E)와 프로그램 상태(P)를 식별하는 것이 어려워질 수 있다. 따라서, (i)의 경우, 초기 읽기 전압(Vr)을 제1 읽기 전압(VrI)으로 조절하여, 읽기 동작이 수행되어야 한다.
(ii) 그래프를 참조하면, 소거 상태(E)의 문턱 전압이 증가하는 방향으로 산포 변형이 발생될 수 있다. 일례로, 메모리 셀의 읽기 횟수가 증가하면, 읽기 교란(disturb)에 의하여 소거 상태의 셀에 전하 트랩이 발생되어, 소거 상태(E)의 문턱 전압이 증가할 수 있다. 일례로, 메모리 셀의 쓰기 횟수가 증가하면, 터널 옥사이드(tunnel oxide)에 의한 열화가 발생되어, 소거 상태(E)의 문턱 전압이 증가할 수 있다. 그 결과, 초기 읽기 전압(Vr)으로 소거 상태(E)와 프로그램 상태(P)를 식별하는 것이 어려워질 수 있다. 따라서, (ii)의 경우, 초기 읽기 전압(Vr)을 제2 읽기 전압(Vrm)으로 조절하여, 읽기 동작이 수행되어야 한다.
(iii) 그래프를 참조하면, 소거 상태(E) 및 프로그램 상태(P)의 문턱 전압 범위가 넓어지도록 산포 변형이 발생할 수도 있다. 일례로, 비휘발성 메모리 장치(400)의 프로그램/소거 사이클(PE Cycle)이 증가하는 경우, 또는 리텐션(retention) 시간이 증가하는 경우, 메모리 셀에 포획된 전하들이 유출되어, 문턱 전압 범위가 변화될 수 있다. 그 결과, 초기 읽기 전압(Vr)으로 소거 상태(E)와 프로그램 상태(P)를 식별하는 것이 어려워질 수 있다. 따라서, (iii)의 경우, 초기 읽기 전압(Vr)을 제3 읽기 전압(Vrn)으로 조절하여, 읽기 동작이 수행되어야 한다.
몇몇 실시예들에 따른 스토리지 장치(1)는 읽기 명령의 대상이 되는 메모리 셀이 연결된 워드 라인과, 인접한 워드 라인에 연결된 메모리 셀들에 발생된 상술된 열화 인자들에 의한 문턱 전압 분포 변화를 판단한다. 그리고, 몇몇 실시예들에 따른 스토리지 장치(1)는 읽기 명령의 대상이 되는 메모리 셀이 연결된 워드 라인과, 인접한 워드 라인에 연결된 메모리 셀들에 발생된 문턱 전압 변화 분포를 바탕으로, 읽기 명령의 대상이 되는 메모리 셀에 대한 읽기 전압을 결정할 수 있다.
도 7은 몇몇 실시예들에 따른 스토리지 장치의 메모리 셀의 문턱 전압 분포의 변화를 워드 라인에 따른 상황별로 도시한 예시적인 그래프이다.
도 2 및 도 7을 참조하면, 서로 다른 워드 라인에 연결된 메모리 셀들에 대한 문턱 전압 분포가 도시된다.
예를 들어, CASE 1 그래프는 제1 워드 라인(WL1)에 연결된 메모리 셀들에 대한 문턱 전압 분포일 수 있고, CASE 2 그래프는 제2 워드 라인(WL2)에 연결된 메모리 셀들에 대한 문턱 전압 분포일 수 있으며, CASE 3 그래프는 제3 워드 라인(WL3)에 연결된 메모리 셀들에 대한 문턱 전압 분포일 수 있다. 이때, 제1 워드 라인(WL1)에 연결된 메모리 셀들에 대하여, 제1 프로그램 상태(Pa)와 제2 프로그램 상태(Pb)는 제1 읽기 전압(Vr1)을 통해 식별 될 수 있다. 또한, 제2 워드 라인(WL2)에 연결된 메모리 셀들에 대 하여, 제1 프로그램 상태(Pa)와 제2 프로그램 상태(Pb)는 제2 읽기 전압(Vr2)을 통해 식별 될 수 있다. 또한, 제3 워드 라인(WL3)에 연결된 메모리 셀들에 대 하여, 제1 프로그램 상태(Pa)와 제2 프로그램 상태(Pb)는 제3 읽기 전압(Vr3)을 통해 식별 될 수 있다.
동일한 메모리 블록에 포함된 메모리 셀들이라도, 문턱 전압 분포는 서로 다를 수 있다. 예를 들어, 동일한 메모리 블록에 포함된 메모리 셀들을 연결하는 제1 워드 라인(WL1) 내지 제3 워드 라인(WL3) 각각에 연결되는 메모리 셀들 각각의 문턱 전압 분포가 서로 다를 수 있다. 이 경우, 제1 프로그램 상태(Pa)와 제2 프로그램 상태(Pb)를 식별하기 위한 최적의 읽기 전압은 워드 라인별로 다를 수 있다. 즉, 제1 읽기 전압(Vr1) 내지 제3 읽기 전압(Vr3)이 서로 다를 수 있다. 비휘발성 메모리 셀 어레이(410)에 포함된 메모리 셀들에 동일한 읽기 전압을 제공하는 경우, 메모리 셀들에 따라 제1 프로그램 상태(Pa) 또는 제2 프로그램 상태(Pb)를 식별하지 못할 수 있다.
일례로, 메모리 셀의 위치에 따라 문턱 전압 분포는 서로 다를 수 있다. 예를 들어, 도 4를 참조하여 설명하면, 셀 스트링(CS)의 제조 공정에서, 기판의 상부 면과 평행한 단면적은 필라의 폭을 고려할 때, 기판과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 워드 라인을 통하여 기판에 인접한 메모리 셀에 전압이 인가될 때, 기판에 인접한 메모리 셀에 형성되는 전기장이 기판과 먼 메모리 셀에 형성되는 전기장보다 클 수 있다. 이는 읽기 교란에 영향을 주게 되고, 워드 라인 단위로 서로 다른 열화 상태를 발생시킬 수 있다. 이외에도, 리텐션 시간, 프로그램/소거 사이클, 온도 등 다양한 열화 인자에 의한 열화 정도가 메모리 셀의 위치에 따라 다를 수 있다. 동일한 워드 라인에 연결된 메모리 셀들은 기판과의 거리, 인접한 필라의 폭 등이 거의 일정하므로, 서로 대체로 유사한 열화 상태를 가질 수 있다. 또한, 워드 라인들 각각의 거리는 거의 일정하므로, 서로 다른 워드 라인에 연결된 메모리 영역들 각각은 열화에 따라 일정한 상관관계를 가질 수 있다. 몇몇 실시예들에 따른 스토리지 장치(1)는 읽기 대상이 되는 워드 라인과 인접하는 워드 라인의 문턱 전압 분포를 바탕으로, 읽기 대상이 되는 워드 라인에 인가되는 읽기 전압을 생성할 수 있다.
다시 도 1을 참조하면, 따라서, 읽기 레벨 생성기(200)를 통해, 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀과 연결된 워드 라인과 인접한 워드 라인의 메모리 셀에 대한 오프 셀 카운트 값(Count_Val)을 계산하고, 오프 셀 카운트 값(Count_Val)과 참조 카운트(Ref_count) 값을 비교하여 인접 워드 라인의 열화 정도를 파악하여, 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀에 인가되는 읽기 전압(Vread)을 미리 조정함으로써, 읽기 명령(Read_cmd) 대상 메모리 셀에 대한 읽기 정확도를 향상시킬 수 있다.
몇몇 실시예들에 따른 스토리지 장치(1)의 동작을 이하에서 도 8을 통해 설명한다.
도 8은 몇몇 실시예들에 따른 스토리지 장치의 읽기 동작을 도시한 예시적인 흐름도이다.
도 2 및 도 8을 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)는 외부 장치(예를 들어, 도 1의 호스트(600))로부터 읽기 명령을 수신함에 따라, 읽기 동작을 시작한다. 이하에서는 설명의 편의를 위해, 읽기 명령의 대상이 되는 메모리 셀이 연결된 워드 라인을 제6 워드 라인(WL6)으로 가정하며, 읽기 명령의 대상이 되는 메모리 셀이 연결된 워드 라인과 인접한 워드 라인을 제5 워드 라인(WL5)으로 가정하여 예시적으로 설명한다.
먼저, 몇몇 실시예들에 따른 스토리지 장치(1)의 컨트롤러(100), 더 자세히는 프로세서(120)가 읽기 레벨 생성기(200), 더 자세히는 카운터(210)에 읽기 명령(Read_cmd)을 전송한다(S100). 이후, 읽기 레벨 생성기(200)는 제5 워드 라인(WL5)의 상태를 읽는다(S110). 이때, 먼저, 카운터(210)가 비휘발성 메모리 셀 어레이(410)에 카운트 명령(Count_Cmd)을 전송하여, 제5 워드 라인(WL5)의 문턱 전압 분포 정보를 포함한 카운트 정보(Count_inf)를 수신한다. 카운터(210)는 수신받은 카운트 정보(Count_inf)를 바탕으로, 제5 워드 라인(WL5)의 오프 셀 카운트(Off - Cell count) 값(Count_Val)을 계산한다(S120). 카운터(210)가 제5 워드 라인(WL5)의 오프 셀 카운트 값을 계산하는 방법을 도 9를 통해 예시적으로 설명한다.
도 9은 몇몇 실시예들에 따른 스토리지 장치가 오프 셀 카운트 값을 계산하는 방법을 도시한 예시적인 도면이다.
도 2 및 도 9를 참조하면, 제5 워드 라인(WL5)에 연결된 메모리 셀은 멀티 레벨 셀(MLC)인 것으로 가정하였으며, 도면을 간단히 나타내기 위해, 소거 상태(E)의 문턱 전압 분포는 생략하였다.
카운터(210)는 제5 워드 라인(WL5)에 연결된 메모리 셀의 가장 높은 문턱 전압 분포를 갖는 스테이트(예를 들어, 제3 상태(Pc))에 대한 오프 셀 카운트 값(Count_Val)을 계산할 수 있다. 예를 들어, 카운터(210)는 제3 상태(Pc)에서, 오프 셀 문턱 전압(Count_Vth)보다 높은 문턱 전압을 갖는 메모리 셀들의 수를 계산하여, 오프 셀 카운트 값(Count_Val)으로 결정할 수 있다.
다시 도 2 및 도 8을 참조하면, 카운터(210)는 계산된 오프 셀 카운트 값(Count_Val)을 비교기(220)에 전송한다. 비교기(220)는 OTP 메모리 셀 어레이(420)에 참조 명령(Ref_Cmd)을 전달하고, OTP 메모리 셀 어레이(420) 내에 저장되어 있던 참조 카운트 값(Ref_Count)을 수신받을 수 있다. 이후, 비교기(220)는 카운터(210)로부터 수신한 오프 셀 카운트 값(Count_Val)과 OTP 메모리 셀 어레이(420)로부터 수신받은 참조 카운트 값(Ref_Count)을 비교한다(S130). 참조 카운트(Ref_Count)는 각각의 워드 라인마다 서로 다른 값으로 지정될 수도 있다. 이후, 비교기(220)는 오프 셀 카운트 값(Count_Val)과 참조 카운트 값(Ref_Count)을 비교한 결과를 바탕으로, 제6 워드 라인(WL6)에 인가되는 읽기 레벨(Read_lv)을 결정한다(S140). 비교기(220)가 오프 셀 카운트 값(Count_Val)과 참조 카운트 값(Ref_Count)을 비교한 결과를 바탕으로, 제6 워드 라인(WL6)에 인가되는 읽기 레벨(Read_lv)을 결정하는 동작(S140)을 이하에서, 도 10을 통해 살펴본다.
도 10는 몇몇 실시예들에 따른 스토리지 장치가 오프 셀 카운트 값을 바탕으로 읽기 레벨을 결정하는 방법을 도시한 예시적인 도면이다.
도 2 및 도 10을 참조하면, 제6 워드 라인(WL6)에 연결된 메모리 셀은 멀티 레벨 셀(MLC)인 것으로 가정하였으며, 도면을 간단히 나타내기 위해, 소거 상태(E)의 문턱 전압 분포는 생략하였다.
몇몇 실시예에 따른 스토리지 장치(1)가 읽기 레벨 생성기(200)를 통하여, 제6 워드 라인(WL6)에 인가될 읽기 레벨(Read_lv)을 생성하기 전에, 미리 정해진 읽기 레벨을 점선으로 표현된 읽기 레벨(Read_lv1a, Read_lv1b, 및 Read_lv1c)로 나타낸다.
각각의 읽기 레벨(Read_lv1a, Read_lv1b, 및 Read_lv1c)은 각각 제1 상태(Pa), 제2 상태(Pb), 및 제3 상태(Pc)를 읽기위해 미리 지정된 읽기 레벨일 수 있다.
비교기(220)는 오프 셀 카운트 값(Count_Val)과 참조 카운트 값(Ref_Count)을 비교하여, 오프 셀 카운트 값(Count_Val)이 참조 카운트 값(Ref_Count)보다 작다고(혹은 작거나 같다고) 판단되는 경우, 각각의 읽기 레벨(Read_lv1a, Read_lv1b, 및 Read_lv1c)을 D 방향으로 낮출 수 있다. 즉, 비교기(220)를 통해 조정된 읽기 레벨(Read_lv2a, Read_lv2b, 및 Read_lv2c)는 미리 지정된 읽기 레벨(Read_lv1a, Read_lv1b, 및 Read_lv1c)보다 D만큼 낮은 읽기 레벨을 가질 수 있다.
이때, 조정된 읽기 레벨(Read_lv2a, Read_lv2b, 및 Read_lv2c)은, 각각의 읽기 레벨(Read_lv2a, Read_lv2b, 및 Read_lv2c)이 판독하려는 상태보다 낮은 상태와 일정 마진(margin)(혹은, 하위 오프셋 전압)을 가져야 한다. 예를 들어, 제2 상태(Pb)를 읽기 위한 조정된 읽기 전압(Read_lv2b)는 제1 상태(Pa)의 가장 높은 문턱 전압과 하위 오프셋 전압(Offset 2b)만큼의 차이를 가져야 한다. 또한, 제3 상태(Pc)를 읽기 위한 조정된 읽기 전압(Read_lv2c)는 제2 상태(Pb)의 가장 높은 문턱 전압과 하위 오프셋 전압(Offset 2c)만큼의 차이를 가져야 한다.
비교기(220)는 오프 셀 카운트 값(Count_Val)과 참조 카운트 값(Ref_Count)을 비교하여, 오프 셀 카운트 값(Count_Val)이 참조 카운트 값(Ref_Count)보다 크거나 같다고(혹은 크다고) 판단되는 경우, 각각의 읽기 레벨(Read_lv1a, Read_lv1b, 및 Read_lv1c)을 I 방향으로 증가시킬 수 있다. 즉, 비교기(220)를 통해 조정된 읽기 레벨(Read_lv3a, Read_lv3b, 및 Read_lv3c)는 미리 지정된 읽기 레벨(Read_lv1a, Read_lv1b, 및 Read_lv1c)보다 I만큼 높은 읽기 레벨을 가질 수 있다.
이때, 조정된 읽기 레벨(Read_lv3a, Read_lv3b, 및 Read_lv3c)은, 각각의 읽기 레벨(Read_lv3a, Read_lv3b, 및 Read_lv3c)이 판독하려는 상태와 일정 마진(margin)(혹은, 상위 오프셋 전압) 차이를 가져야 한다. 예를 들어, 제1 상태(Pa)를 읽기 위한 조정된 읽기 전압(Read_lv3a)는 제1 상태(Pa)의 가장 낮은 문턱 전압과 상위 오프셋 전압(Offset 1a)만큼의 차이를 가져야 한다. 또한, 제2 상태(Pb)를 읽기 위한 조정된 읽기 전압(Read_lv3b)는 제2 상태(Pb)의 가장 낮은 문턱 전압과 상위 오프셋 전압(Offset 1b)만큼의 차이를 가져야 한다. 또한, 제3 상태(Pc)를 읽기 위한 조정된 읽기 전압(Read_lv3c)는 제3 상태(Pc)의 가장 높은 문턱 전압과 상위 오프셋 전압(Offset 1c)만큼의 차이를 가져야 한다.
다시 도 2 및 도 8을 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)는 읽기 레벨 생성기(200)를 통해 생성된 조정된 읽기 전압(Vread)을 통해 제6 워드 라인(WL6)에 대한 읽기 동작을 수행한다(S150).
몇몇 실시예에 따른 스토리지 장치(1)의 동작을 아래의 도 11을 통한, 래더(ladder) 다이어그램을 통해 설명한다. 이하에서는, 상술한 설명과 중복되는 설명은 생략한다.
도 11은 몇몇 실시예들에 따른 스토리지 장치의 읽기 동작을 도시한 예시적인 래더(ladder) 다이어그램이다.
도 1, 도 2 및 도 11을 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)의 외부 장치(예를 들어, 호스트(600))로부터 컨트롤러(100)가 읽기 명령(Read_cmd)을 수신한다(S200). 컨트롤러(100)는 수신된 읽기 명령(Read_cmd)을 읽기 레벨 생성기(200)에 전달한다(S210). 읽기 레벨 생성기(200)는, 더 자세히는 카운터(210)는 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀이 연결된 워드 라인과 인접한, 워드 라인에 연결된 메모리 셀의 문턱 전압 분포 정보를 얻기 위해, 카운트 명령(Count_Cmd)을 비휘발성 메모리 장치(400)에 전송한다(S220). 비휘발성 메모리 장치(400)로부터, 더 자세히는 비휘발성 메모리 셀 어레이(410)로부터, 인접 워드 라인에 대한 정보를 포함한 카운트 정보(Count_inf)가 읽기 레벨 생성기(200)로 전달된다(S230). 이후, 읽기 레벨 생성기(200), 더 자세히는 카운터(210)는, 카운트 정보(Count_inf)를 통해, 인접 워드 라인에 연결된 메모리 셀의 오프 셀 카운트 값(Count_Val)을 계산한다. 이후, 읽기 레벨 생성기(200), 더 자세히는, 비교기(220)가 비휘발성 메모리 장치(400), 더 자세히는, OTP 메모리 셀 어레이(420)에 참조 카운트(Ref_count)를 요구하는 참조 명령(Ref_Cmd)을 전송한다(S250). 이후, 비휘발성 메모리 장치(400), 더 자세히는, OTP 메모리 셀 어레이(420)가 OTP 메모리 셀 어레이(420)에 저장된 참조 카운트(Ref_count)를 읽기 레벨 생성기(200)에 전달한다(S260). 참조 카운트(Ref_count) 값과, 오프 셀 카운트(Count_Val) 값을 수신받은 비교기(220)는 오프 셀 카운트 값(Count_Val)과 참조 카운트 값(Ref_Count)을 비교한다(S270). 읽기 레벨 생성기(200), 더 자세히는 비교기(220)는 생성한 읽기 레벨(Read_lv)을 컨트롤러(100)에 전송한다(S280). 컨트롤러(100)는 읽기 레벨(Read_lv)을 바탕으로 비휘발성 메모리 장치(400)에 대한 읽기 동작을 수행한다(S290).
도 12은 몇몇 실시예들에 따른 다른 읽기 레벨 생성기를 도시한 예시적인 블록도이다.
도 12를 참조하면, 몇몇 실시예들에 따른 다른 읽기 레벨 생성기(200-2)는 도 2의 읽기 레벨 생성기(200)와는 달리 상태 버퍼(230)를 더 포함할 수 있다. 상태 버퍼(230)는 DRAM 또는 SRAM으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
상태 버퍼(230)는 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀이 연결된 워드 라인과 인접한, 워드 라인에 연결된 메모리 셀들에 대한 카운트 정보(Count_inf)를 임시로 저장할 수 있다. 즉, 도 2의 카운터(210)와는 달리, 몇몇 실시예들에 따른 다른 읽기 레벨 생성기(200-2)를 포함하는 스토리지 장치의 카운터(210)는 상태 버퍼(230)로 카운트 명령(Count_Cmd)을 전달하고, 인접 워드 라인 정보를 포함하는 카운트 정보(Count_inf)를 수신받을 수 있다. 따라서, 카운터(210)가 비휘발성 메모리 장치까지 액세스할 필요가 없어지며, 읽기 레벨 생성기(200-2)가 읽기 레벨(Read_lv)을 생성하는 속도도 빨라질 수 있으며, 궁극적으로, 몇몇 실시예들에 따른 스토리지 장치의 동작 속도를 향상시킬 수 있다.
카운터(210)가 카운트 정보(Count_inf)를 수신한 후의 동작은 상술한 설명들과 중복되므로 설명을 생략한다.
도 13은 몇몇 실시예들에 따른 도 12의 읽기 레벨 생성기를 통한 읽기 레벨 생성 동작을 도시한 예시적인 래더 다이어그램이다.
도 13을 참조하면, 카운터(210)는 읽기 명령을 수신한다(S20). 이후, 카운터(210)는 상태 버퍼(230)에 카운트 명령(Count_Cmd)을 전송한다(S22). 카운트 명령(Count_Cmd)을 전송받은 상태 버퍼(230)는 미리 저장된 인접 워드 라인 정보가 담긴 카운트 정보(Count_inf)를 카운터(210)에 전송한다. 카운터(210)는 수신된 카운트 정보(Count_inf)를 이용하여, 인접 워드 라인의 오프 셀 카운트 값(Count_Val)을 계산하여 비교기(220)에 전송한다. 이후의 단계 S28, S30, S32는 상술한 도 11에서의 설명과 유사하므로 설명을 생략한다.
도 14은 몇몇 실시예들에 따른 다른 읽기 레벨 생성기를 도시한 예시적인 블록도이다.
도 14를 참조하면, 몇몇 실시예들에 따른 읽기 레벨 생성기(200-3)는 도 2의 읽기 레벨 생성기(200)와는 달리 상태 버퍼(230)를 더 포함한다. 또한, 몇몇 실시예들에 따른 읽기 레벨 생성기(200-3)는 도 12의 읽기 레벨 생성기(200-2)와는 달리, 상태 버퍼(230)가 OTP 메모리 셀 어레이에 참조 명령(Ref_Cmd)을 전송하고, 참조 카운트(Ref_count) 값을 수신하여 임시로 저장한다.
즉, 몇몇 실시예들에 따른 읽기 레벨 생성기(200-3)의 비교기(220)는 도 2의 비교기(220)와는 달리, 상태 버퍼(230)로부터 참조 카운트(Ref_count) 값을 수신 받을 수 있다. 따라서, 비교기(220)가 비휘발성 메모리 장치까지 액세스할 필요가 없어지며, 읽기 레벨 생성기(200-3)가 읽기 레벨(Read_lv)을 생성하는 속도도 빨라질 수 있으며, 궁극적으로, 몇몇 실시예들에 따른 스토리지 장치의 동작 속도를 향상시킬 수 있다.
비교기가 참조 카운트(Ref_count) 값을 수신한 후의 동작은 상술한 설명들과 중복되므로 설명을 생략한다.
도 15는 몇몇 실시예들에 따른 도 14의 읽기 레벨 생성기를 통한 읽기 레벨 생성 동작을 도시한 예시적인 래더 다이어그램이다.
단계 S40, S42, S44, 및 S46은 도 13의 단계 S20, S22, S24, 및 S26과 같으므로 설명을 생략한다.
상태 버퍼(230)는 OTP 메모리 셀 어레이에 참조 명령(Ref_Cmd)을 전송한다(S48). 이후, 상태 버퍼(230)는 참조 카운트(Ref_count) 값을 수신하여 임시로 저장한다(S50). 이후, 상태 버퍼(230)는 참조 카운트(Ref_count) 값을 비교기(220)에 전송한다(S52). 이후, 비교기(220)가 참조 카운트(Ref_count)와 오프 셀 카운트(Count_Val) 값을 비교하여 읽기 레벨(Read_lv)을 생성한다(S54).
상술한 비교기들(200-2, 200-3)의 구성과 동작이 이하에서의 몇몇 실시예들에 따른 다른 스토리지 장치들에서도 적용될 수 있음은 물론이다.
도 16와 도 17은 몇몇 실시예들에 따른 다른 스토리지 장치를 도시한 예시적인 블록도이다.
도 16을 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)와는 달리, 몇몇 실시예들에 따른 다른 스토리지 장치(2)의 읽기 레벨 생성기(200)는 컨트롤러(100) 내부에 포함될 수 있다. 이 외의 구성 및 동작은 도 2와 유사하므로, 중복된 설명은 생략한다.
도 17을 참조하면, 몇몇 실시예들에 따른 스토리지 장치(1)와는 달리, 몇몇 실시예들에 따른 다른 스토리지 장치(3)는 비교기(220)가 읽기 명령(Read_cmd)을 카운터(210)보다 먼저 수신할 수 있다. 스토리지 장치(3)의 구조는 스토리지 장치(1)과 유사할 수 있으나, 동작 순서가 서로 다르므로, 도 18을 통해 동작 순서의 차이를 자세히 살펴본다.
도 18은 몇몇 실시예들에 따른 도 17의 스토리지 장치의 읽기 동작을 도시한 예시적인 래더 다이어그램이다.
도 18을 참조하면, 단계 S300과 S310은 도 11의 단계 S200과 S210과 유사하므로 자세한 설명을 생략한다. 다만, 몇몇 실시예들에 따른 다른 스토리지 장치의 동작 방법(M2)에서는 읽기 명령(Read_cmd)을 읽기 레벨 생성기(200)의 비교기(220)가 수신할 수 있다.
비교기(220)는 참조 명령(Ref_Cmd)을 비휘발성 메모리 장치(400)에 전송한다(S320). 비휘발성 메모리 장치(400), 더 자세히는 OTP 메모리 셀 어레이에 저장된 참조 카운트(Ref_count)가 비교기(220)에 전송된다(S330). 이후의 단계 S340, S350, S360, S370, S380, 및 S390은 도 11의 단계 S220, S230, S240, S270, S280, 및 S290과 유사하므로 설명을 생략한다.
도 19과 도 20는 몇몇 실시예들에 따른 다른 스토리지 장치를 도시한 예시적인 블록도이다.
도 19를 참조하면, 도 17의 몇몇 실시예들에 따른 다른 스토리지 장치(3)과는 달리, 몇몇 실시예들에 따른 다른 스토리지 장치(4)의 읽기 레벨 생성기(200)가 컨트롤러(100) 내부에 포함될 수 있다. 이 외의 구성 및 동작은 도 17과 유사하므로, 중복된 설명은 생략한다.
도 20을 참조하면, 도 2의 몇몇 실시예들에 따른 스토리지 장치(1)와는 달리, 몇몇 실시예들에 따른 다른 스토리지 장치(5)의 읽기 레벨 생성기(200)는 버퍼 메모리(500)에 포함될 수 있다.
버퍼 메모리(500)는 프로세서(120)가 실행하는 코드들 및 명령들을 저장할 수 있다. 버퍼 메모리(500)는 프로세서(120)에 의하여 처리되는 데이터를 저장할 수 있다. 버퍼 메모리(500)는 랜덤 액세스 메모리(RAM)일 수 있다. 플래시 변환 계층(FTL) 또는 다양한 메모리 관리 모듈이 버퍼 메모리(500)에 저장될 수 있다. 플래시 변환 계층(FTL)은 비휘발성 메모리 장치(400)와 외부 장치 사이의 인터페이스를 위하여 수행되는 어드레스 맵핑, 가비지 컬렉션, 웨어 레벨링 등을 수행할 수 있다.
읽기 레벨 생성기(200)는 버퍼 메모리(500)에 저장될 수 있다. 읽기 레벨 생성기(200)는 프로세서(120)에 의하여 실행될 수 있다. 프로세서(120)에 의한 읽기 레벨 생성기(200)의 실행에 따라, 컨트롤러(100)는 비휘발성 메모리 장치(400)에서 발생되는 다양한 열화에 따른 읽기 레벨의 변화에 맞추어, 읽기 명령(Read_cmd)의 대상이 되는 메모리 셀에 인가되는 읽기 레벨(Read_lv)을 읽기 레벨 생성기(200)를 통해 결정할 수 있다. 읽기 레벨 생성기(200)가 동작하는 방법은 도 2의 몇몇 실시예들에 따른 스토리지 장치(1)와 유사하므로 설명을 생략한다.
읽기 레벨 생성기(200)는 프로세서(120)의 제어 하에, 버퍼 메모리(500)에 로드되어 실행될 수 있다. 일례로, 읽기 레벨 생성기(200)가 펌웨어로 구현되는 경우, 비휘발성 메모리 장치(400)에 저장되었다가, 버퍼 메모리(500)에 로딩되어, 프로세서(120)에 의하여 실행될 수 있다. 또는, 읽기 레벨 생성기(200)는 ASIC(application specific integrated circuit), FPGA(field programmable gate array) 등에 의하여 하드웨어로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 컨트롤러
200: 읽기 레벨 생성기
300: 전압 생성기
400: 비휘발성 메모리 장치
500: 버퍼 메모리
600:호스트
Claims (20)
- 제1 방향으로 차례로 적층된 제1 메모리 셀과 제2 메모리 셀을 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 저장하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치;
상기 제1 메모리 셀에 대한 읽기 명령을 생성하는 프로세서를 포함하는 컨트롤러; 및
상기 읽기 명령을 수신하여, 상기 제2 메모리 셀에 대한 오프 셀 카운트(Off - Cell count) 값을 계산하는 카운터와, 상기 OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 상기 오프 셀 카운트 값과 상기 참조 카운트 값을 비교하여 상기 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 상기 문턱 전압 쉬프트를 바탕으로 상기 제1 메모리 셀에 대한 읽기 레벨을 결정하는 비교기를 포함하는 읽기 레벨 생성기를 포함하는 스토리지 장치. - 제 1항에 있어서,
상기 비휘발성 메모리 셀 어레이에, 상기 읽기 레벨을 바탕으로 생성된 읽기 전압을 전송하는 전압 생성기를 더 포함하는 스토리지 장치. - 제 1항에 있어서,
버퍼 메모리를 더 포함하되,
상기 읽기 레벨 생성기는 상기 버퍼 메모리 내에 배치되는 스토리지 장치. - 제 1항에 있어서,
상기 읽기 레벨 생성기는,
상기 오프 셀 카운트 값이 상기 참조 카운트 값보다 더 큰 경우, 상기 읽기 레벨을 증가시키는 스토리지 장치. - 제 4항에 있어서,
증가된 상기 읽기 레벨과, 상기 읽기 명령을 통해 읽으려는 상기 제1 메모리 셀의 제1 스테이트의 최소 문턱 전압 사이의 차이는, 상위 오프셋 전압보다 크거나 같은 스토리지 장치. - 제 1항에 있어서,
상기 읽기 레벨 생성기는,
상기 오프 셀 카운트 값이 상기 참조 카운트 값보다 더 작은 경우, 상기 읽기 레벨을 감소시키는 스토리지 장치. - 제 6항에 있어서,
감소된 상기 읽기 레벨과, 상기 읽기 명령을 통해 읽으려는 상기 제1 메모리 셀의 제1 스테이트보다 낮은 문턱 전압 분포를 갖는 제2 스테이트의 최대 문턱 전압 사이의 차이는, 하위 오프셋 전압보다 크거나 같은 스토리지 장치. - 제 1항에 있어서,
상기 OTP 메모리 셀 어레이는,
상기 제1 메모리 셀에 대한 오프 셀 카운트 값과 비교하는 제1 참조 카운트와,
상기 제2 메모리 셀에 대한 오프 셀 카운트 값과 비교하는 제2 참조 카운트를 포함하는 스토리지 장치. - 제 8항에 있어서,
상기 제1 참조 카운트와 상기 제2 참조 카운트는 서로 다른 스토리지 장치. - 제 1항에 있어서,
상기 카운터가 계산하는 오프 셀 카운트는,
상기 제2 메모리 셀의 가장 높은 문턱 전압 분포를 갖는 스테이트에 대한 오프 셀 카운트인 스토리지 장치. - 제 1항에 있어서,
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에 제3 메모리 셀이 배치된 스토리지 장치. - 제 1항에 있어서,
상기 읽기 레벨 생성기는 상기 컨트롤러 내에 배치된 스토리지 장치. - 제1 방향으로 차례로 적층된 제1 메모리 셀, 제2 메모리 셀과, 스트링 선택 트랜지스터를 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 포함하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치;
상기 비휘발성 메모리 장치와 전압 생성기를 통해 연결되는 컨트롤러; 및
상기 제1 메모리 셀에 대한 읽기 명령을 상기 컨트롤러로부터 수신하여, 상기 제1 메모리 셀에 대한 읽기 레벨을 생성하여 상기 컨트롤러에 전달하는 읽기 레벨 생성기를 포함하되,
상기 비휘발성 메모리 장치는 상기 복수의 핀 중 적어도 일부를 통해 수신된 상기 읽기 명령을 래치하여 상기 제1 메모리 셀에 대한 읽기 동작을 수행하며,
상기 읽기 레벨 생성기는,
카운터를 통하여, 상기 읽기 명령을 수신하여 상기 제2 메모리 셀에 대한 오프 셀 카운트 값을 계산하고,
비교기를 통하여, 상기 OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 상기 오프 셀 카운트 값과 상기 참조 카운트 값을 비교하여 상기 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 상기 문턱 전압 쉬프트를 바탕으로 상기 제1 메모리 셀에 대한 상기 읽기 레벨을 결정하는 스토리지 장치. - 제 13항에 있어서,
버퍼 메모리를 더 포함하되,
상기 읽기 레벨 생성기는 상기 버퍼 메모리 내에 배치되는 스토리지 장치. - 제 13항에 있어서,
상기 읽기 레벨 생성기는,
상기 오프 셀 카운트 값이 상기 참조 카운트 값보다 더 큰 경우, 상기 읽기 레벨을 증가시키되,
증가된 상기 읽기 레벨과, 상기 읽기 명령을 통해 읽으려는 상기 제1 메모리 셀의 제1 스테이트의 최소 문턱 전압 사이의 차이는, 상위 오프셋 전압보다 크거나 같은 스토리지 장치. - 제 13항에 있어서,
상기 읽기 레벨 생성기는,
상기 오프 셀 카운트 값이 상기 참조 카운트 값보다 더 작은 경우, 상기 읽기 레벨을 감소시키되,
감소된 상기 읽기 레벨과, 상기 읽기 명령을 통해 읽으려는 상기 제1 메모리 셀의 제1 스테이트보다 낮은 문턱 전압 분포를 갖는 제2 스테이트의 최대 문턱 전압 사이의 차이는, 하위 오프셋 전압보다 크거나 같은 스토리지 장치. - 제 13항에 있어서,
상기 OTP 메모리 셀 어레이는,
상기 제1 메모리 셀에 대한 오프 셀 카운트 값과 비교하는 제1 참조 카운트와,
상기 제2 메모리 셀에 대한 오프 셀 카운트 값과 비교하는 제2 참조 카운트를 포함하되,
상기 제1 참조 카운트와 상기 제2 참조 카운트는 서로 다른 스토리지 장치. - 제 13항에 있어서,
상기 카운터가 계산하는 오프 셀 카운트는,
상기 제2 메모리 셀의 가장 높은 문턱 전압 분포를 갖는 스테이트에 대한 오프 셀 카운트인 스토리지 장치. - 제1 방향으로 차례로 적층된 제1 메모리 셀과 제2 메모리 셀을 포함하는 스트링을 포함하는 비휘발성 메모리 셀 어레이와, 참조 카운트를 저장하는 OTP 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치;
상기 제1 메모리 셀에 대한 읽기 명령을 수신하여, 상기 제2 메모리 셀에 대한 오프 셀 카운트(Off - Cell count) 값을 계산하는 카운터; 및
상기 OTP 메모리 셀 어레이로부터 참조 카운트 값을 수신하여, 상기 오프 셀 카운트 값과 상기 참조 카운트 값을 비교하여 상기 제2 메모리 셀의 문턱 전압 쉬프트를 판단하여, 상기 문턱 전압 쉬프트를 바탕으로 상기 제1 메모리 셀에 대한 읽기 레벨을 결정하는 비교기를 포함하는 스토리지 장치. - 제 19항에 있어서,
상기 비휘발성 메모리 셀 어레이에 상기 읽기 레벨을 바탕으로 생성된 읽기 전압을 전송하는 전압 생성기를 더 포함하는 스토리지 장치.
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