JP2024031843A - メモリコントローラとストレージ装置及びその動作方法 - Google Patents

メモリコントローラとストレージ装置及びその動作方法 Download PDF

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Abstract

【課題】メモリコントローラとストレージ装置及びその動作方法を提供する。【解決手段】本発明のストレージ装置の動作方法は、ホストの読み取り要請に応答して、第１読み取り動作を行う段階と、第１読み取り動作がフェイルである場合、加重値テーブル、オフセットテーブル、及び変位レベルに基づいて劣化補償レベルを計算し、デフォルト読み取り電圧と劣化補償レベルとを演算してヒストリー読み取り電圧を計算し、ヒストリー読み取り電圧に基づいてデータを読み取る第２読み取り動作を行う段階と、を有する。【選択図】図１

Description

本発明は、電子装置に関し、より詳細には、メモリコントローラとストレージ装置及びその動作方法に関する。
半導体メモリ装置は、２つのカテゴリー、即ち揮発性メモリと不揮発性メモリとに分けられる。ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ＲＡＭ）のような揮発性メモリは、保存されたデータを保持するために連続した電力供給を要求する。一方、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ－ｏｎｌｙ ｍｅｍｏｒｙ）、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）、フラッシュメモリのような不揮発性メモリは、電力供給が遮断されてもデータを保存する。
不揮発性メモリを使用する装置としては、例えばＭＰ３プレーヤー、デジタルカメラ、携帯電話、カムコーダ、フラッシュカード、及びＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）などがある。ストレージ装置として不揮発性メモリを使用する装置が増加するにつれて、不揮発性メモリの容量も急速に増加している。
特開２０２２－３４５３６号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、読み取り電圧を補償するための補償値をワードライン別に計算するメモリコントローラとストレージ装置及びその動作方法を提供することにある。
上記目的を達成するためになされた本発明の一態様によるメモリコントローラ及び不揮発性メモリを含むストレージ装置の動作方法は、ホストから提供された読み取り要請に応答して、デフォルト読み取り電圧セットに基づいて前記不揮発性メモリに保存されたデータを読み取る第１読み取り動作を行う段階と、前記第１読み取り動作がフェイルである場合、ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む少なくとも１つの加重値テーブル、前記ワードライングループと前記読み取り電圧とによって予め設定されたオフセットレベルを含む少なくとも１つのオフセットテーブル、及び前記デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルとリテンション時間によって可変する（ｖａｒｉａｂｌｅ）最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する変位レベルに基づいて劣化補償レベルを計算し、前記デフォルト読み取り電圧セットと前記劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、前記ヒストリー読み取り電圧セットに基づいて前記データを読み取る第２読み取り動作を行う段階と、を有する。
ま上記目的を達成するためになされた本発明の一態様による複数のワードラインを含む不揮発性メモリを制御するメモリコントローラは、ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む少なくとも１つの加重値テーブル、前記ワードライングループと前記状態読み取り電圧とによって予め設定されたオフセットレベルを含む少なくとも１つのオフセットテーブル、及びデフォルト読み取り電圧セットのデフォルト読み取り電圧レベルと最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する変位レベルを保存するように構成されたメモリと、ホストから提供された読み取り要請に応答して、前記不揮発性メモリに保存されたデータを読み取るように前記不揮発性メモリを制御するように構成された読み取り管理者と、を備え、前記読み取り管理者は、前記少なくとも１つの加重値テーブル、前記少なくとも１つのオフセットテーブル、及び前記変位レベルに基づいて劣化補償レベルを計算し、前記デフォルト読み取り電圧セットと前記劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、前記ヒストリー読み取り電圧セットに基づいて前記データを読み取るヒストリー読み取り動作を行うように前記不揮発性メモリを制御する。
上記目的を達成するためになされた本発明の一態様によるストレージ装置は、複数のワードラインに連結された複数のメモリブロックを含む不揮発性メモリと、ホストから提供された読み取り要請に応答して、前記不揮発性メモリに保存されたデータを読み取るように前記不揮発性メモリを制御するメモリコントローラと、を備え、前記メモリコントローラは、ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む加重値テーブル、前記ワードライングループと前記状態読み取り電圧とによって予め設定されたオフセットレベルを含むオフセットテーブル、及びデフォルト読み取り電圧セットのデフォルト読み取り電圧レベルと最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する変位レベルに基づいて劣化補償レベルを計算し、前記デフォルト読み取り電圧セットと前記劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、前記ヒストリー読み取り電圧セットに基づいて前記データを読み取るように前記不揮発性メモリを制御する。
一実施形態によるストレージ装置の動作方法は、ワードライングループと読み取り電圧とによって予め設定された加重値を含む加重値テーブル、前記ワードライングループと前記読み取り電圧とによって予め設定されたオフセットレベルを含むオフセットテーブル、及びデフォルト読み取り電圧レベルと最適な読み取り電圧レベルとの差に対応する変位レベルに基づいて劣化補償レベルを計算する段階と、前記デフォルト読み取り電圧レベルと前記劣化補償レベルとを演算してヒストリー読み取り電圧レベルを計算する段階と、前記ヒストリー読み取り電圧レベルに基づいて保存されたデータを読み取るヒストリー読み取り動作を行う段階と、を有する。
他の実施形態によるストレージ装置の動作方法は、ストレージ装置が遂行する回復コードによって検索された最適な読み取り電圧レベルとデフォルト読み取り電圧レベルとの差に対応する変位レベルを計算する段階と、ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む少なくとも１つの加重値テーブル、前記ワードライングループと前記状態読み取り電圧とによって予め設定されたオフセットレベルを含む少なくとも１つのオフセットテーブル、及び変位レベルに基づいて劣化補償レベルを演算する段階と、前記デフォルト読み取り電圧レベルと前記劣化補償レベルとに基づいてデータを読み取る段階と、を有する。
本発明によれば、読み取り電圧を補償するための補償値をワードライン別に異なって適用することにより、読み取り動作の成功率、装置の信頼性、及び性能を向上させる効果がある。
また、本発明によれば、読み取り電圧を補償するための補償値を簡単な演算によって計算することにより、装置のリソースを減少させる効果がある。
本発明から得られる効果は、以上で言及した効果に制限されず、言及していない他の効果は、以下の記載から本発明の実施形態が属する技術分野における通常の知識を有する者にとって明確に導出されて理解されるであろう。即ち、本発明の実施形態を実施することによる意図しない効果も、本発明の実施形態から当該技術分野における通常の知識を有する者によって導出されるであろう。
本発明の一実施形態によるストレージ装置を説明するための図である。 本発明の一実施形態による不揮発性メモリを説明するための図である。 本発明の一実施形態によるメモリブロックを示す回路図である。 本発明の一実施形態によるメモリブロックを示す斜視図である。 本発明の他の実施形態によるメモリブロックを示す斜視図である。 不揮発性メモリに含まれるメモリセルの劣化による閾値電圧分布の変化を説明するための図である。 図６に示した第６プログラム状態及び第７プログラム状態のそれぞれに対応する閾値電圧分布の変化を説明するための図である。 ワードライン別の閾値電圧分布の変化を説明するための図である。 リテンション時間別のワードラインによる特定の最適な読み取り電圧を説明するためのグラフである。 メモリセルのプログラム状態による劣化パターンを説明するための図である。 リテンション時間別のワードライン間のスキュー（Ｓｋｅｗ）を説明するためのグラフである。 本発明の一実施形態によるストレージ装置の動作方法を説明するためのフローチャートである。 図１２に示した第２読み取り動作を説明するためのフローチャートである。 本発明の一実施形態による加重値テーブルを説明するための図である。 本発明の一実施形態によるオフセットテーブルを説明するための図である。 本発明の他の実施形態による加重値テーブル及びオフセットテーブルを説明するための図である。 本発明の一実施形態による加重値テーブル及びオフセットテーブルを選択する方法を説明するためのフローチャートである。 図１２に示した第３読み取り動作を説明するためのフローチャートである。 リテンション劣化によって変化する読み取りパス区間を含むリードウィンドウを説明するための図である。 メモリブロック別に保存された変位レベルによる劣化補償レベルを概略的に示すグラフである。 メモリブロック別に保存された変位レベルによる劣化補償レベルを概略的に示すグラフである。 本発明の一実施形態によるメモリシステムを示すブロック図である。 本発明の一実施形態によるストレージ装置を適用したシステムを示すブロック図である。 本発明の一実施形態によるストレージシステムを示すブロック図である。 本発明の一実施形態によるメモリ装置を説明するための図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態によるストレージ装置を説明するための図である。
図１を参照すると、ストレージ装置１００は、メモリコントローラ１１０及び不揮発性メモリ１２０を含む。メモリコントローラ１１０及び不揮発性メモリ１２０は、１つの半導体装置に集積される。例えば、メモリコントローラ１１０及び不揮発性メモリ１２０は、１つの半導体装置に集積され、メモリカードを構成する。例えば、不揮発性メモリ１２０及びメモリコントローラ１１０は、１つの半導体装置に集積され、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）カード、コンパクトフラッシュ（登録商標）カード、スマートメディアカード、メモリスティック、マルチメディアカード、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などを構成する。他の例として、メモリコントローラ１１０及び不揮発性メモリ１２０は、１つの半導体装置に集積され、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ／Ｄｒｉｖｅ）を構成する。
メモリコントローラ１１０は、ホストからの書き込み／読み取り要請に応答して、不揮発性メモリ１２０に保存されたデータＤＡＴＡを読み取るか、又は不揮発性メモリ１２０にデータＤＡＴＡを書き込むように（又は、プログラムするように）不揮発性メモリ１２０を制御する。例えば、メモリコントローラ１１０は、不揮発性メモリ１２０にコマンド／アドレスＣＭＤ／ＡＤＤ及び制御信号ＣＴＲＬを提供することにより、不揮発性メモリ１２０に対する書き込み動作（又は、プログラム動作）、読み取り動作、及び消去動作を制御する。また、書き込まれる（ｔｏ ｂｅ ｗｒｉｔｔｅｎ）データ（又は、書き込みデータ）と読み取られた（ｔｏ ｒｅａｄ）データとがメモリコントローラ１１０と不揮発性メモリ１２０との間で送受信される。
メモリコントローラ１１０は、外部のホストと多様な標準インターフェースを通じて通信する。例えば、メモリコントローラ１１０はインターフェース回路を含み、インターフェース回路はホストとメモリコントローラ１１０との間の各種標準インターフェースを提供する。標準インターフェースは、ＡＴＡ（ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）インターフェース、ＳＡＴＡ（ｓｅｒｉａｌ ＡＴＡ）インターフェース、ｅ－ＳＡＴＡ（ｅｘｔｅｒｎａｌ ＳＡＴＡ）インターフェース、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（ｓｅｒｉａｌ ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）インターフェース、ＰＣＩ－Ｅ（ＰＣＩ ｅｘｐｒｅｓｓ）インターフェース、ＩＥＥＥ１３９４、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）インターフェース、ＳＤカード（登録商標）インターフェース、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）インターフェース、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）インターフェース、ＵＦＳインターフェース、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カードインターフェースのような多様なインターフェース方式を含む。
メモリコントローラ１１０は、キャッシュメモリ１１１、読み取り管理者１１２、及びエラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ：ＥＣＣ）回路１１３を含む。
キャッシュメモリ１１１は、データを臨時に保存する。ストレージ装置１００が起動されるとき、不揮発性メモリ１２０に保存されたメタデータがキャッシュメモリ１１１にロードされる。キャッシュメモリ１１１は、ＳＲＡＭ、ＤＲＡＭなどの揮発性メモリによって具現される。
一実施形態において、キャッシュメモリ１１１は、少なくとも１つの加重値テーブル、少なくとも１つのオフセットテーブル、及び変位レベルの値を保存する。加重値テーブル、オフセットテーブル、及び変位レベルの値は、読み取りパスのための読み取り電圧を計算するのに利用される。即ち、読み取りパスに対する読み取り電圧を決定するために、加重値テーブル、オフセットテーブル、及び変位レベルが使用される。
読み取りパスは、読み取られたデータがエラーを含まない場合（又は、正常データ）に該当する読み取り動作の結果である。或いは、読み取りパスは、データがＥＣＣ回路１１３によって訂正可能なエラーを含む場合に該当する読み取り動作の結果である。読み取りフェイルは、読み取られたデータがＥＣＣ回路１１３によって訂正不可能なエラーを含む場合に該当する読み取り動作の結果である。
加重値テーブルは、ワードライングループと読み取り電圧とによって予め設定された加重値を含むテーブルである。即ち、加重値テーブルは、予め設定された加重値を含む。ワードライングループは、不揮発性メモリ１２０に含まれる複数のワードラインのうちの少なくとも一部を含むグループである。読み取り電圧は、プログラムされたメモリセルに保存されたデータを読み取るためにワードラインに印加される電圧である。オフセットテーブルは、ワードライングループと読み取り電圧とによって予め設定されたオフセットレベルを含むテーブルである。即ち、オフセットテーブルは、予め設定されたオフセットレベルを含む。
変位レベルは、デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルと最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する値である。即ち、変位レベルは、デフォルト読み取り電圧セットにおけるデフォルト読み取り電圧レベルと最適な読み取り電圧セットにおける最適な読み取り電圧レベルとの差を示す。変位レベルは、メモリコントローラ１１０によって遂行される回復コード（ｒｅｃｏｖｅｒｙ ｃｏｄｅ）を通じて計算される。変位レベルは、読み取り動作が完了するとアップデートされる。変位レベルは、メモリブロック毎に設定及び保存される。デフォルト読み取り電圧セットは、メモリセル又はメモリセルを含むメモリブロックの劣化度が反映されていない読み取り電圧を含む。デフォルト読み取り電圧セットは、不揮発性メモリ１２０又はチップ当たり１つのセットについて構成されるが、それに限定されるものではない。デフォルト読み取り電圧セットに含まれる読み取り電圧はデフォルト読み取り電圧と称され、デフォルト読み取り電圧の種類はメモリセルの種類によって異なる。最適な読み取り電圧セットは、メモリセルのそれぞれ異なる閾値電圧分布が交差する地点に対応する読み取り電圧を含む。或いは、最適な読み取り電圧セットは、回復コードの実行結果によって獲得される読み取り電圧を含む。最適な読み取り電圧セットに含まれる読み取り電圧は最適な読み取り電圧と称され、最適な読み取り電圧の種類はメモリセルの種類によって異なる。最適な読み取り電圧セットは、リテンション時間によって可変する。
他の実施形態において、キャッシュメモリ１１１は、複数の加重値テーブル、複数のオフセットテーブル、及び劣化パラメータテーブルを保存する。劣化パラメータテーブルは、複数のメモリブロックの各々について、劣化パラメータの値を含むデータ構造である。即ち、劣化パラメータテーブルは、各メモリブロックに対する劣化パラメータ値をホールド（ｈｏｌｄ）する構造を有する。
キャッシュメモリ１１１は、１以上の回復コードを保存する。
読み取り管理者１１２は、ホストから提供された読み取り要請に応答して、不揮発性メモリ１２０に保存されたデータを読み取るように不揮発性メモリ１２０を制御する。例えば、読み取り管理者１１２は、読み取り要請に応答して、データを読み取ることを指示するコマンド／アドレスＣＭＤ／ＡＤＤを不揮発性メモリ１２０に提供する。このとき、データを読み取ることを指示するコマンドは、リードコマンドと称される。
読み取り管理者１１２は、読み取り電圧を管理又は調節する。例えば、読み取り管理者１１２は、読み取られたデータがＥＣＣ回路１１３によって訂正されない場合、不揮発性メモリ１２０で使用される読み取り電圧を調節する。調節された読み取り電圧は、制御信号ＣＴＲＬに含まれる。例えば、読み取られたデータがＥＣＣ回路１１３によって訂正されない場合、読み取り管理者１１２は、キャッシュメモリ１１１に保存された少なくとも１つの加重値テーブル、少なくとも１つのオフセットテーブル、及び変位レベルに基づいて劣化補償レベルを計算する。即ち、リードデータがＥＣＣ回路１１３によって訂正されないとき、読み取り管理者１１２は、キャッシュメモリ１１１に保存された少なくとも１つの加重値テーブル、少なくとも１つのオフセットテーブル、及び変位レベルを利用して劣化補償レベルを計算する。ここで、劣化補償レベルは、劣化によるメモリセルの閾値電圧分布の変更によって読み取り電圧を補償するための補正値である。読み取り管理者１１２は、デフォルト読み取り電圧セットと劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算する。ヒストリー読み取り電圧は、デフォルト読み取り電圧と劣化補償レベルとの演算結果に対応する読み取り電圧である。
読み取り管理者１１２は、管理された読み取り電圧又は調節された読み取り電圧に基づいてデータを読み取る動作を行うように不揮発性メモリ１２０を制御する。例えば、管理された読み取り電圧又は調節された読み取り電圧は、デフォルト読み取り電圧セット、ヒストリー読み取り電圧セット、又は最適な読み取り電圧セットである。一実施形態において、読み取り管理者１１２は、読み取り要請に応答してデフォルト読み取り電圧セットを利用する。デフォルト読み取り電圧セットによって読み取られたデータがＥＣＣ回路１１３によって訂正されない場合、読み取り管理者１１２は、ヒストリー読み取り電圧セットを利用する。ヒストリー読み取り電圧セットによって読み取られたデータがＥＣＣ回路１１３によって訂正されない場合、読み取り管理者１１２は、最適な読み取り電圧セットを利用する。本明細書において読み取り電圧セットは、デフォルト読み取り電圧セット、最適な読み取り電圧セット、又はヒストリー読み取り電圧セットを称する。
ＥＣＣ回路１１３は、不揮発性メモリ１２０によって読み取られたデータのエラーを検出して訂正する。例えば、ＥＣＣ回路１１３は、不揮発性メモリ１２０に保存されるデータに対してエラー訂正コードを生成する。生成されたエラー訂正コードは、データと共に不揮発性メモリ１２０に保存される。ＥＣＣ回路１１３は、保存されたエラー訂正コードに基づいて、不揮発性メモリ１２０によって読み取られたデータのエラーを検出して訂正する。例示的に、ＥＣＣ回路１１３は、所定のエラー訂正能力を有する。ＥＣＣ回路１１３のエラー訂正能力を超えるエラービット（又は、フェイルビット）を含むデータは、ＵＥＣＣ（Ｕｎｃｏｒｒｅｃｔａｂｌｅ ＥＣＣ）データと称される。一実施形態において、ＵＥＣＣデータは、デフォルト読み取り電圧セット、ヒストリー読み取り電圧セット、及び最適な読み取り電圧セットのそれぞれを利用して行われる読み取り動作がフェイルである場合に発生する。読み取られたデータ（Ｒｅａｄ ｄａｔａ）がＵＥＣＣデータである場合、読み取り管理者１１２は、読み取り動作に利用された少なくとも１つの読み取り電圧を調節し、調節された読み取り電圧で読み取り動作を再び行うように不揮発性メモリ１２０を制御する。
不揮発性メモリ１２０は、フラッシュメモリセルを含むフラッシュメモリ装置であるが、それに限定されるものではない。以下、不揮発性メモリ１２０がフラッシュメモリ装置であるものと仮定する。フラッシュメモリセルは、メモリセルと称される。
不揮発性メモリ１２０は、メモリセルアレイ１２１を含む。メモリセルアレイ１２１は、複数のメモリブロックを含む。各メモリブロックは、複数のワードラインと複数のビットラインとが交差する領域に配置される複数のメモリセルを含む。複数のメモリセルは、プログラムされたデータによって複数の閾値電圧分布を有する。例えば、メモリセルが１つのメモリセル当たり１つのビットを保存するシングルレベルセル（ＳＬＣ）である場合、メモリセルは、プログラム状態によって２つの閾値電圧分布を有する。他の例として、メモリセルが１つのメモリセル当たり２つのビットを保存するマルチレベルセル（ＭＬＣ）である場合、メモリセルは、プログラム状態によって４つの閾値電圧分布を有する。更に他の例として、メモリセルが１つのメモリセル当たり３つのビットを保存するトリプルレベルセル（ＴＬＣ）である場合、メモリセルは、プログラム状態によって８個の閾値電圧分布を有する。このように、メモリセルが１つのメモリセル当たり４以上のビットを保存する場合、メモリセルは、プログラム状態によって１６以上の閾値電圧分布を有する。
不揮発性メモリ１２０は、ページバッファ１２２を含む。ページバッファ１２２は、読み取り動作時に感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）として動作する。即ち、ページバッファ１２２は、メモリセルアレイ１２１に保存されたデータをセンシングする。
不揮発性メモリ１２０は、制御ロジック１２３を含む。制御ロジック１２３は、データをセンシングするようにページバッファ１２２を制御する。
上述の実施形態によると、メモリセルの劣化程度によって読み取り電圧を適切に調節することにより読み取りパス確率を向上させ、ストレージ装置１００の性能を向上させ、ストレージ装置１００の信頼性を向上させる効果がある。
図２は、本発明の一実施形態による不揮発性メモリを説明するための図である。
図２を参照すると、不揮発性メモリ２００は、メモリセルアレイ２１０、制御ロジック２２０、電圧生成器２３０、ロウデコーダ２４０、及びページバッファ回路２５０を含む。他の実施形態において、不揮発性メモリ２００は、データ入出力回路又は入出力インターフェースを更に含む。
メモリセルアレイ２１０は、複数のメモリセルを含み、ワードライン（ｗｏｒｄ ｌｉｎｅ）ＷＬ、ストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）ＳＳＬ、グラウンド選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）ＧＳＬ、及び複数のビットライン（ｂｉｔ ｌｉｎｅ）ＢＬに連結される。例えば、メモリセルアレイ２１０は、ワードラインＷＬ、ストリング選択ラインＳＳＬ、及びグラウンド選択ラインＧＳＬを通じてロウデコーダ２４０に連結され、複数のビットラインＢＬを通じてページバッファ回路２５０に連結される。
メモリセルアレイ２１０は、複数のブロック（ＢＬＫ１～ＢＬＫｚ）を含む。例えば、複数のブロック（ＢＬＫ１～ＢＬＫｚ）の各々は、三次元構造（又は、垂直構造）を有する。各ブロックは、第１～第３方向に沿って伸びた構造物を含む。例えば、各ブロックは、第３方向に沿って伸びた複数のＮＡＮＤストリング（以下、「ストリング」と称する）を含む。ここで、複数のストリングは、第１及び第２方向に沿って特定距離ほど離隔されて提供される。ブロック（ＢＬＫ１～ＢＬＫｚ）は、ロウデコーダ２４０によって選択される。例えば、ロウデコーダ２４０は、複数のブロック（ＢＬＫ１～ＢＬＫｚ）のうちからブロックアドレスに対応するブロックを選択する。
メモリセルアレイ２１０に含まれるメモリセルのそれぞれは、少なくとも１以上のビットを保存する。例えば、メモリセルは、１ビットのデータを保存するＳＬＣである。他の例として、メモリセルは、２ビットのデータを保存するＭＬＣである。更に他の例として、メモリセルは、３ビットのデータを保存するＴＬＣである。更に他の例として、メモリセルは、４ビットのデータを保存するクアッドレベルセル（又は、クアドラプルレベルセル（ＱＬＣ））である。しかし、本発明は、それらに限定されない。
複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）は、ＳＬＣを含むシングルレベルセルブロック、ＭＬＣを含むマルチレベルセルブロック、ＴＬＣを含むトリプルレベルセルブロック、及びＱＬＣを含むクアッドレベルセルブロックのうちの少なくとも１つを含む。メモリセルアレイ２１０に含まれる複数のメモリブロックのうちの一部のメモリブロックはシングルレベルセルブロックであり、他のブロックはマルチレベルセルブロック又はトリプルレベルセルブロックである。
メモリセルアレイ２１０に消去電圧が印加されると、複数のメモリセルは消去状態になり、メモリセルアレイ２１０にプログラム電圧が印加されると、複数のメモリセルはプログラム状態になる。このとき、各メモリセルは、閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）によって区分される消去状態及び少なくとも１つのプログラム状態を有する。
制御ロジック２２０は、不揮発性メモリ２００内の各種動作を制御する。例えば、制御ロジック２２０は、メモリコントローラ１１０から受信したコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬに基づいて、メモリセルアレイ２１０にデータＤＡＴＡを書き込むか又はメモリセルアレイ２１０からデータＤＡＴＡを読み取るための各種制御信号を出力する。
制御ロジック２２０から出力された各種制御信号は、電圧生成器２３０、ロウデコーダ２４０、及びページバッファ回路２５０に提供される。制御ロジック２２０は、電圧生成器２３０に電圧制御信号ＣＴＲＬ＿ｖｏｌを提供する。
制御ロジック２２０は、セルカウンタを更に含む。セルカウンタは、ページバッファ回路２５０によってセンシングされたデータから特定閾値電圧範囲に該当するメモリセルの個数をカウントする。カウントされるセルは、オフセルと称される。
電圧生成器２３０は、複数のワードラインＷＬを通じてメモリセルアレイ２１０に連結される。電圧生成器２３０は、電圧制御信号ＣＴＲＬ＿ｖｏｌに基づいて、メモリセルアレイ２１０に対するプログラム動作、読み取り動作、及び消去動作を行うための多様な種類の電圧を生成する。電圧生成器２３０は、ワードライン電圧ＶＷＬ、例えばプログラム電圧、検証電圧、読み取り電圧、消去電圧などを生成する。
電圧生成器２３０によって生成されたプログラム電圧、検証電圧、読み取り電圧、消去電圧などは、複数のワードラインＷＬのうちから選択されたワードラインに提供される。選択されたワードラインは、ロウアドレスＸ－ＡＤＤＲによって選択される少なくとも１本のワードラインである。
ロウデコーダ２４０は、制御ロジック２２０から受信したロウアドレスＸ－ＡＤＤＲに応答して、ワードラインＷＬのうちから特定ワードラインを選択する。例えば、プログラム動作時に、ロウデコーダ２４０は、選択されたワードラインにプログラム電圧を提供する。また、ロウデコーダ２４０は、制御ロジック２２０から受信したロウアドレスＸ－ＡＤＤＲに応答して、ストリング選択ラインＳＳＬのうちの一部のストリング選択ライン、又はグラウンド選択ラインＧＳＬのうちの一部のグラウンド選択ラインを選択する。読み取り動作時に、ロウデコーダ２４０は、選択されたワードラインに読み取り電圧を印加し、非選択のワードラインに読み取りパス電圧を印加する。
ページバッファ回路２５０は、複数のビットラインＢＬを通じてメモリセルアレイ２１０に連結される。ページバッファ回路２５０は、制御ロジック２２０から受信したカラムアドレスＹ－ＡＤＤＲに応答して、複数のビットラインＢＬのうちから一部のビットラインを選択する。プログラム動作（例えば、検証動作）又は読み取り動作時に、ページバッファ回路２５０は、感知増幅器として動作し、選択されたメモリセルに保存されたデータを、選択されたビットラインを通じてセンシングする。一方、プログラム動作時に、ページバッファ回路２５０は、書き込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作し、メモリセルアレイ２１０に保存しようとするデータを入力させる。ページバッファ回路２５０は、複数のページバッファを含む。この場合、各ページバッファは、少なくとも１本のビットラインに連結される。
ページバッファ回路２５０は、メモリセルアレイ２１０から読み取ったデータＤＡＴＡを保存するか又はメモリセルアレイ２１０に書き込まれるデータＤＡＴＡを保存する。
ページバッファ回路２５０は、複数のビットラインＢＬにそれぞれ連結された複数のページバッファを含む。複数のページバッファはそれぞれのビットラインに対応して配置され、各ページバッファは複数のラッチを含む。以下、ページバッファ回路がそれぞれのビットラインに連結されたページバッファを含むものとして定義する。しかし、本発明の実施形態は、その用語が異なって称され、一例として、多数のビットラインに対応して１つのページバッファが具備され、それぞれのビットラインに対応して配置される構成の単位をページバッファユニットと称する。
図３は、本発明の一実施形態によるメモリブロックを示す回路図である。
図３を参照すると、メモリブロックＢＬＫは、ＮＡＮＤストリング（ＮＳ１１～ＮＳ３３）を含み、各ＮＡＮＤストリング（例えば、ＮＳ１１）は、直列に連結されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣｓ、及びグラウンド選択トランジスタＧＳＴを含む。各ＮＡＮＤストリングに含まれるトランジスタ（ＳＳＴ、ＧＳＴ）及びメモリセルＭＣｓは、基板上で垂直方向に沿って積層された構造を形成する。
ビットライン（ＢＬ１～ＢＬ３）は、第１方向に沿って延び、ワードライン（ＷＬ１～ＷＬ８）は、第２方向に沿って延びる。第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が位置し、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が位置し、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が位置する。
ストリング選択トランジスタＳＳＴは、対応するストリング選択ライン（ＳＳＬ１～ＳＳＬ３）に連結される。メモリセルＭＣｓは、対応するワードライン（ＷＬ１～ＷＬ８）にそれぞれ連結される。グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）に連結される。ストリング選択トランジスタＳＳＴは対応するビットラインに連結され、グラウンド選択トランジスタＧＳＴは共通ソースラインＣＳＬに連結される。ここで、ＮＡＮＤストリングの本数、ワードラインの本数、ビットラインの本数、グラウンド選択ラインの本数、及びストリング選択ラインの本数は、実施形態によって多様に変更可能である。
図４は、本発明の一実施形態によるメモリブロックを示す斜視図である。
図４を参照すると、メモリブロックＢＬＫａは、基板ＳＵＢの上部に垂直方向ＶＤに伸びるメモリスタックＳＴを含む。例えば、メモリブロックＢＬＫａは、基板ＳＵＢとビットライン（ＢＬ１～ＢＬ３）との間に単一のメモリスタックＳＴを含む。基板ＳＵＢに共通ソースラインＣＳＬが配置され、隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に第２水平方向ＨＤ２に沿って伸びる絶縁膜ＩＬが垂直方向ＶＤに沿って順次に提供され、絶縁膜ＩＬは垂直方向ＶＤに沿って特定距離ほど離隔される。隣接する２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に垂直方向ＶＤに沿って絶縁膜ＩＬを貫通するピラーＰが提供される。ピラーは、チャネルホールと称される。ピラーＰは、垂直方向ＶＤに延びるカップ状（又は、有底のシリンダ状）に形成される。各ピラーＰの表面層Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能する。一方、各ピラーＰの内部層Ｉは、シリコン酸化物のような絶縁物質又はエアギャップ（ａｉｒ ｇａｐ）を含む。
隣接する２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラーＰ、及び基板ＳＵＢの露出した表面に沿って電荷保存層ＣＳが提供される。電荷保存層ＣＳは、ゲート絶縁層、電荷トラップ層、及びブロッキング絶縁層を含む。例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を有する。また、隣接する２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出した表面上に選択ライン（ＧＳＬ、ＳＳＬ）及びワードライン（ＷＬ１～ＷＬ８）のようなゲート電極ＧＥが提供される。複数のピラーＰ上にはドレインＤＲがそれぞれ提供される。ドレインＤＲ上に、第１水平方向ＨＤ１に伸び、第２水平方向ＨＤ２に沿って特定距離ほど離隔されて配置されたビットライン（ＢＬ１～ＢＬ３）が提供される。
図５は、本発明の他の実施形態によるメモリブロックを示す斜視図である。
図５を参照すると、メモリブロックＢＬＫｂは図４のメモリブロックＢＬＫａの変形例に対応し、図４を参照して説明した内容は本実施形態にも適用可能である。メモリブロックＢＬＫｂは、基板ＳＵＢの上部に垂直方向ＶＤに積層された第１メモリスタックＳＴ１及び第２メモリスタックＳＴ２を含む。例えば、メモリブロックＢＬＫｂは、基板ＳＵＢとビットライン（ＢＬ１～ＢＬ３）との間に２つのメモリスタック（ＳＴ１、ＳＴ２）を含み、これによりマルチスタック構造、例えば２－スタック構造を有する。しかし、本発明は、それに限定されず、実施形態によって、メモリブロックは基板ＳＵＢとビットライン（ＢＬ１～ＢＬ３）との間に３以上のメモリスタックを含む。
製造工程上の理由によって、図４又は図５に示した複数のピラーＰのサイズ（又は、チャネルホールのサイズ、チャネル長）は、ワードラインの位置によって異なる。例えば、ワードラインの位置が下段に近いほど当該ワードラインに対応するピラーのサイズが小さくなる。ピラーのサイズが小さいほど当該ワードラインにおける劣化が大きくなる。従って、下段に位置するワードラインの劣化が上段に位置するワードラインの劣化よりも大きい。従って、ワードラインの位置によって、読み取り電圧を補償するための加重値及びオフセットが異なって設定される必要がある。即ち、下段のワードラインの劣化は上段のワードラインの劣化を超える（ｅｘｃｅｅｄ）。ワードラインの位置によって、読み取り電圧の補償のための多様な加重値及びオフセット値が必要である。
図６は、不揮発性メモリに含まれるメモリセルの劣化による閾値電圧分布の変化を説明するための図である。
以下、説明の便宜上、不揮発性メモリ１２０に含まれるメモリセルがＴＬＣであるものと仮定する。メモリセルがＴＬＣであるため、読み取り電圧セットは、７個の読み取り電圧を含むが、本発明はそれに限定されるものではない。
図６に示した図において、横軸は閾値電圧を示し、縦軸はメモリセルの個数（＃ ｏｆ ｃｅｌｌｓ）を示す。不揮発性メモリ１２０に含まれる複数のメモリセルの各々は、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）のうちのいずれか１つの状態を有する。メモリセルに対するプログラム完了後、複数のメモリセルは、図６の（ｉ）に示したような閾値電圧分布を有する。不揮発性メモリ１２０は、複数の読み取り電圧（Ｖｒ１～Ｖｒ７）に基づいてメモリセルの状態を判別することによりデータを読み取る。
しかし、多様な要因によってメモリセルの閾値電圧が変化する。ここで、多様な要因のうちの１つは、プログラム完了後の経過時間であるリテンション（ｒｅｔｅｎｔｉｏｎ）時間に該当する。リテンション時間が経過すると、メモリセルがトラップする電荷量が減少しながら、複数のメモリセルの閾値電荷分布が変更及びシフトされる。具体的に、リテンション時間が経過すると、メモリセルの電荷保存層に保存された電荷が基板に漏れ、これによりメモリセルの閾値電圧が減少して図６の（ｉｉ）に示したように変更される。
図６の（ｉｉ）を参照すると、複数の読み取り電圧（Ｖｒ１～Ｖｒ７）に基づいて読み取られたデータは、エラーを含む。メモリコントローラ１１０は、読み取られたデータのエラーを検出する。メモリセルの閾値電圧分布の変化量が一定レベルよりも大きくなると、メモリコントローラ１１０（例えば、ＥＣＣ回路１１３）のエラー訂正能力範囲を超えるエラーがデータに含まれる。
閾値電圧分布の変化及びシフトは、リテンション時間だけではなく、プログラム及び／又は消去の反復（例えば、Ｐ／Ｅサイクル）、隣接セルの干渉などによっても影響を受ける。例えば、第１メモリブロック及び第２メモリブロックに対するプログラム完了後の経過時間が同一であるとしても、第１メモリブロックのＰ／Ｅサイクル及び第２メモリブロックのＰ／Ｅサイクルが互いに異なると、第１メモリブロックに対応する閾値電圧分布の変化パターンと第２メモリブロックに対応する閾値電圧分布の変化パターンとが互いに異なる。
他の実施形態において、メモリセルがＱＬＣである場合、メモリセルのそれぞれは消去状態Ｅ及び１５個のプログラム状態のうちのいずれか１つの状態を有し、読み取り電圧セットは１５個の読み取り電圧を含む。メモリセルがＱＬＣである場合にも、リテンション時間が経過するにつれて複数のメモリセルの閾値電荷分布が変更及びシフトされ、読み取り電圧に基づいて読み取られたデータはエラーを含む。
以下、第６プログラム状態Ｐ６及び第７プログラム状態Ｐ７を基準として、閾値電圧分布が変更されるにつれて最適な読み取り電圧を検索する方法について説明する。
図７は、図６に示した第６プログラム状態及び第７プログラム状態のそれぞれに対応する閾値電圧分布の変化を説明するための図である。
図７を参照すると、第６プログラム状態Ｐ６に対応する閾値電圧分布と第７プログラム状態Ｐ７に対応する閾値電圧分布とが、リテンション時間の経過などによって変更される。この場合、第７読み取り電圧Ｖｒ７に基づいて読み取られたデータは、訂正不可能なエラーを含む。
メモリコントローラ１１０は、ファームウェアによる回復コードを実行する。回復コードは、例えばリードリトライ（ｒｅａｄ ｒｅｔｒｙ）を含む。リードリトライは、最適な読み取り電圧を検索し、検索された読み取り電圧に基づいて読み取り動作を再び行う動作である。このとき、第６プログラム状態Ｐ６のメモリセルの閾値電圧分布と第７プログラム状態Ｐ７のメモリセルの閾値電圧分布とが交差する地点においてバレー（ｖａｌｌｅｙ）が形成される。バレーに該当するレベルを有する読み取り電圧Ｖｒ７’を最適な読み取り電圧として読み取り動作が行われるときに、読み取り動作のエラーが最小化される。このように、最適な読み取り電圧を検索するために、バレーを検索する動作が行われ、バレーを検索する動作は、バレーサーチ（ｖａｌｌｅｙ ｓｅａｒｃｈ）と称される。即ち、バレーサーチは、最適な読み取り電圧を決定するのに利用される。
バレーサーチは、バレーと予想されるレベル周囲のレベルを利用してビットラインをセンシングし、センシング結果に基づいてメモリセルの数をカウントし、メモリセルの数を利用してバレーを検索する。例えば、不揮発性メモリ１２０は、第１電圧Ｖ１と第２電圧Ｖ２とを利用して、ビットラインをセンシングし、第１電圧Ｖ１と第２電圧Ｖ２との間の閾値電圧を有するメモリセルをカウントし、カウントの結果によってバレーを識別し、バレーに該当するレベルを有する読み取り電圧Ｖｒ７’を検索する。
第７読み取り電圧Ｖｒ７はデフォルト読み取り電圧セットに含まれ、読み取り電圧Ｖｒ７’は最適な読み取り電圧セットに含まれる。読み取り電圧Ｖｒ７’は第７読み取り電圧Ｖｒ７から一定のレベルほどシフトされた電圧である。このとき、シフトされたレベルは、上述の変位レベルに対応する。変位レベルは、デフォルト読み取り電圧（例えば、第７読み取り電圧Ｖｒ７）から新規に検索された最適な読み取り電圧（例えば、読み取り電圧Ｖｒ７’）にシフトされた値である。即ち、変位レベルは、デフォルト読み取り電圧と最適な読み取り電圧との差に対応する。
上述の実施形態によると、バレーに該当するレベルを有する読み取り電圧Ｖｒ７’に基づいて読み取り動作が行われるときに、読み取りパス確率が増加する。
図８は、ワードライン別の閾値電圧分布の変化を説明するための図である。
以下、メモリセルがＴＬＣであり、図８は、２つのプログラム状態（Ｐａ、Ｐｂ）に対応する閾値電圧分布のみを示すものと仮定する。
図８を参照すると、第ｉワードラインＷＬｉに連結されたメモリセルに対する閾値電圧分布、第ｊワードラインＷＬｊに連結されたメモリセルに対する閾値電圧分布、及び第ｋワードラインＷＬｋに連結されたメモリセルに対する閾値電圧分布をそれぞれ示す。ｉ、ｊ、及びｋは、自然数である。
第ｉワードラインＷＬｉに連結されたメモリセルに対する２つのプログラム状態（Ｐａ、Ｐｂ）は読み取り電圧Ｖｒｉによって識別される。第ｊワードラインＷＬｊに連結されたメモリセルに対する２つのプログラム状態（Ｐａ、Ｐｂ）は読み取り電圧Ｖｒｊによって識別される。第ｋワードラインＷＬｋに連結されたメモリセルに対する２つのプログラム状態（Ｐａ、Ｐｂ）は読み取り電圧Ｖｒｋによって識別される。
ワードラインの位置によって、特定ワードラインに連結されたメモリセルのプログラム状態を識別する読み取り電圧は、他のワードラインに連結されたメモリセルのプログラム状態を識別するのに利用することができない。例えば、第ｋワードラインＷＬｋに連結されたメモリセルのプログラム状態（Ｐａ、Ｐｂ）は、読み取り電圧Ｖｒｊによって識別されない。
メモリセルの位置によって、閾値電圧分布はそれぞれ異なる。例えば、ストリングＳＴＲの製造工程において、基板ＳＵＢの上部面に平行な断面積は、ピラーの幅が考慮されるとき、基板ＳＵＢとの距離が減少するほど小さく形成される。従って、ワードラインを通じて基板ＳＵＢに隣接するメモリセルに電圧が印加されるとき、基板ＳＵＢに隣接するメモリセルに形成される電場が基板ＳＵＢから遠いメモリセルに形成される電場よりも大きい。これは、読み取り撹乱に影響を与えることになり、ワードライン単位でそれぞれ異なる劣化状態を発生させる。その他にも、リテンション時間、プログラム／消去サイクル、温度などの多様な劣化因子による劣化程度がメモリセルの位置によって異なる。同一ワードラインに連結されたメモリセルは、基板との距離、隣接するピラーの幅などが略一定であるため、互いに略類似の劣化状態を有する。
このように、プログラム状態（Ｐａ、Ｐｂ）を識別するための読み取り電圧（Ｖｒｉ、Ｖｒｊ、Ｖｒｋ）がワードラインの位置によって異なり、劣化が発生するにつれてシフトされる読み取り電圧のレベルもワードラインの位置によって異なり、劣化が発生するにつれて検索される最適な読み取り電圧もワードラインの位置によって異なる。
以下、リテンション時間別のワードラインによる最適な読み取り電圧の傾向を述べる。
図９は、リテンション時間別のワードラインによる特定の最適な読み取り電圧を説明するためのグラフである。具体的に、図９は、第６プログラム状態Ｐ６と第７プログラム状態Ｐ７とを識別するための状態読み取り電圧ＲＰ７の変化を示すものであって、他のプログラム状態を識別するための最適な読み取り電圧も図９に示したものと類似の傾向を示す。
図９を参照すると、グラフにおいて、横軸は最適な読み取り電圧を示し、縦軸はワードラインの番号を示す。グラフにおいて、「００Ｍ」、「０１Ｍ」、「０６Ｍ」、「１２Ｍ」、及び「３０Ｍ」は、それぞれリテンション時間が、メモリセルがプログラムされた後に１ヶ月以内経過、１ヶ月経過、６ヶ月経過、１２ヶ月経過、３０ヶ月経過したことを例示的に示す。しかし、リテンション時間は、それに限定されるものではない。リテンション時間が次第に経過するほど劣化程度が次第に増加し、これにより最適な読み取り電圧が図９に示したように０よりも小さい値に次第に減少する傾向がある（例えば、負（ｎｅｇａｔｉｖｅ）の方向）。
一実施形態において、ワードラインの番号が大きいほどワードラインが基板ＳＵＢから遠く離れた位置に配置されたことを示す。特定リテンション時間を基準として、ワードラインの位置が基板ＳＵＢに近いほど、即ちワードラインの番号が小さくなるほど劣化程度が次第に増加し、これにより最適な読み取り電圧が減少するが、最適な読み取り電圧の大きさは次第に増加する傾向がある。例えば、第１～第５ワードライン領域（Ｒ１～Ｒ５）のうちの第１領域Ｒ１に位置したワードラインは基板ＳＵＢに相対的に近い位置に配置された下部ワードラインであり、第５領域Ｒ５に位置したワードラインは基板ＳＵＢから最も遠く位置した上部ワードラインである。このとき、第１領域Ｒ１に位置したワードラインに連結されたメモリセルの劣化程度が第５領域Ｒ５に位置したワードラインに連結されたメモリセルの劣化程度よりも大きい。図９のグラフでは、領域の個数を５個として示しているが、それに限定されるものではない。
図１０は、メモリセルのプログラム状態による劣化パターンを説明するための図である。
図６及び図１０を参照すると、メモリセルがＴＬＣであるものと仮定する。リテンション時間が経過するにつれて、プログラム状態（Ｐ１～Ｐ７）に対応する閾値電圧分布は、図１０に示した矢印のように消去状態Ｅが位置する側（又は、図面を基準として左側）にシフトされる。
一実施形態において、プログラム状態（Ｐ１～Ｐ７）のうちの少なくとも一部は、類似の劣化パターンを有する。例えば、プログラム状態（Ｐ１～Ｐ７）のうちの第１～第３プログラム状態（Ｐ１～Ｐ３）は第１劣化パターンを有し、プログラム状態（Ｐ１～Ｐ７）のうちの第５～第７プログラム状態（Ｐ５～Ｐ７）は第２劣化パターンを有する。第１劣化パターンは、第２劣化パターンよりも相対的に小さい劣化状態を示す。例えば、第１～第３プログラム状態（Ｐ１～Ｐ３）を有するメモリセルは、第５～第７プログラム状態（Ｐ５～Ｐ７）を有するメモリセルよりも小さく劣化する。
一実施形態において、上位プログラム状態を有するメモリセルの劣化程度が下位プログラム状態を有するメモリセルの劣化程度よりも大きい。例えば、第７プログラム状態Ｐ７を有するメモリセルの劣化程度が第６プログラム状態Ｐ６を有するメモリセルの劣化程度よりも大きい。或いは、第４プログラム状態Ｐ４を有するメモリセルの劣化程度が第３プログラム状態Ｐ３を有するメモリセルの劣化程度よりも大きい。
下位プログラム状態を有するメモリセルの劣化程度が上位プログラム状態を有するメモリセルの劣化程度よりも小さいため、読み取り電圧（例えば、デフォルト読み取り電圧）を補償するための劣化補償レベルがプログラム状態によって異なって計算される。下位プログラム状態のメモリセルが上位プログラム状態のメモリセルよりも相対的に少なく劣化するため、読み取り電圧（例えば、デフォルト読み取り電圧など）を調整するための劣化補償レベルがプログラム状態によって異なって計算される。一実施形態において、デフォルト読み取り電圧セットは、第１～第ｎデフォルト読み取り電圧を含む（ｎは、２以上の自然数）。例えば、第１～第ｎデフォルト読み取り電圧は、図６に示した複数の読み取り電圧（Ｖｒ１～Ｖｒ７）である。第ｉデフォルト読み取り電圧（ｉは、１以上且つｎ－１以下の整数）に対応する劣化補償レベルは、第ｊデフォルト読み取り電圧（ｊは、ｉより大きく、ｎ以下の整数）に対応する劣化補償レベルよりも低い。
一実施形態において、メモリセルがＱＬＣである場合にも、１５個のプログラム状態のうちの少なくとも一部は、類似の劣化パターンを有する。１５個のプログラム状態は、２以上の劣化パターンに区分され、上位プログラム状態を有するメモリセルの劣化程度が下位プログラム状態を有するメモリセルの劣化程度よりも大きく、読み取り電圧を補償するための劣化補償レベルがプログラム状態によって異なって計算される。
図１１は、リテンション時間別のワードライン間のスキュー（Ｓｋｅｗ）を説明するためのグラフである。具体的に、図１１は、上段ワードラインと下段ワードラインとの間のスキューを示すグラフである。ここで、スキューは、特定の最適な読み取り電圧（又は、デフォルト読み取り電圧に対する読み取り電圧のシフト量）の差に対応する。
図１１を参照すると、特定リテンション時間において、上段ワードラインに対応する読み取り電圧のシフト量は、下段ワードラインに対応する読み取り電圧のシフト量よりも少ない。例えば、第５領域Ｒ５における読み取り電圧のシフト量は、第１領域Ｒ１における読み取り電圧のシフト量よりも少ない。即ち、下段ワードラインにおけるスキューは、上段ワードラインにおけるスキューよりも大きい。その理由は、図４及び図５を参照して説明したように、ワードラインの位置が下段に近いほど当該ワードラインに対応するピラーのサイズが小さくなり、ピラーのサイズが小さいほど当該ワードラインにおける劣化が大きくなり、劣化に脆弱であるためである。そのようなスキュー差は、リテンション時間が経過するほど大きくなるため、ワードラインの位置に関係なく、同一劣化補償レベルが読み取り電圧に適用される場合、読み取りパス確率が減少する。従って、一実施形態において、読み取るデータが保存された物理ページに対応するワードラインの位置が不揮発性メモリの下部基板（例えば、基板ＳＵＢ）を基準として高くなるほどワードラインに対応する劣化補償レベルが減少する。上述の実施形態によると、読み取りパス確率を増加させる効果がある。
図１２は、本発明の一実施形態によるストレージ装置の動作方法を説明するためのフローチャートである。
図１２を参照すると、段階Ｓ１００において、ホストから読み取り要請を受信する。
段階Ｓ１１０において、ホストから提供された読み取り要請に応答して、第１読み取り動作を行う。第１読み取り動作は、不揮発性メモリ１２０がデフォルト読み取り電圧セットに基づいて保存されたデータを読み取る動作である。第１読み取り動作は、ノーマル読み取り動作と称される。
段階Ｓ１２０において、第１読み取り動作をパスするか否かを確認する。第１読み取り動作をパスするか否かは、読み取られたデータが正常データ又はＥＣＣ回路１１３によって訂正可能なエラーを含むデータである場合を意味する。一実施形態において、読み取り管理者１１２は、読み取られたデータのエラーがＥＣＣ回路１１３によって訂正されるか否かによって第１読み取り動作をパスするか否かを判断する。一実施形態において、段階Ｓ１２０は、第１読み取り動作によって読み取ったデータのエラーを検出する段階を含む。
第１読み取り動作がフェイルである場合（段階Ｓ１２０において、「いいえ」）、段階Ｓ１３０において、第２読み取り動作を行う。第２読み取り動作は、ヒストリー読み取り電圧セットに基づいてデータを読み取る動作である。具体的に、第２読み取り動作は、少なくとも１つの加重値テーブル、少なくとも１つのオフセットテーブル、及び変位レベルに基づいて劣化補償レベルを計算し、デフォルト読み取り電圧セットと劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、ヒストリー読み取り電圧セットに基づいてデータを読み取る動作である。即ち、第２読み取り動作は、１以上の加重値テーブル、１以上のオフセットテーブル、及び変位レベルを利用して劣化補償レベルを決定することによって行われる。次いで、デフォルト読み取り電圧セットと劣化補償レベルとを使用してヒストリー読み取り電圧セットが計算される。最後に、計算されたヒストリー読み取り電圧セットを使用してデータが読み取られる。第２読み取り動作は、ヒストリー読み取り動作と称される。
段階Ｓ１４０において、第２読み取り動作をパスするか否かを確認する。一実施形態において、読み取り管理者１１２は、読み取られたデータのエラーがＥＣＣ回路１１３によって訂正されるか否かによって第２読み取り動作をパスするか否かを判断する。一実施形態において、段階Ｓ１４０は、第２読み取り動作によって読み取ったデータのエラーを検出する段階を含む。
第２読み取り動作がフェイルである場合（段階Ｓ１４０において、「いいえ」）、段階Ｓ１５０において、第３読み取り動作を行う。第３読み取り動作は、新規の最適な読み取り電圧セットに基づいてデータを読み取る動作である。第３読み取り動作は、回復コードを実行して新規の最適な読み取り電圧セットを検索し、変位レベルを計算して保存し、新規の最適な読み取り電圧セットに基づいてデータを読み取る動作である。即ち、第３読み取り動作は、回復コードを実行して新規の最適な読み取り電圧セットを検索し、変位レベルを決定して保存した後、新規に検索した最適な読み取り電圧セットを使用してデータを読み取ることを含む。ここで、変位レベルは、デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルから、検索された最適な読み取り電圧セットの最適な読み取り電圧レベルにシフトされた値に対応する。
段階Ｓ１６０において、第３読み取り動作をパスするか否かを確認する。一実施形態において、読み取り管理者１１２は、読み取られたデータのエラーがＥＣＣ回路１１３によって訂正されるか否かによって第３読み取り動作をパスするか否かを判断する。一実施形態において、段階Ｓ１６０は、第３読み取り動作によって読み取ったデータのエラーを検出する段階を含む。第３読み取り動作がフェイルである場合（段階Ｓ１６０において、「いいえ」）、段階Ｓ１７０において、読み取り動作を読み取り失敗として処理する。
第１読み取り動作がパスであるか（段階Ｓ１２０において、「はい」）、第２読み取り動作がパスであるか（段階Ｓ１４０において、「はい」）、又は第３読み取り動作がパスである場合（段階Ｓ１６０において、「はい」）、段階Ｓ１８０において、読み取ったデータをホストに送信する。
上述の実施形態によると、ワードライン別に読み取り電圧を補償するための値を異なって計算することにより、読み取りパス確率を増加させてストレージ装置１００の性能及び信頼度を向上させる効果がある。
図１３は、図１２に示した第２読み取り動作を説明するためのフローチャートであり、図１４Ａ及び図１４Ｂは、本発明の一実施形態による加重値テーブルα及びオフセットテーブルβを説明するための図である。
図１３を参照すると、段階Ｓ１３１において、加重値テーブルαから、保存されたデータの物理ページに対応するワードラインによって加重値を選択する。加重値テーブルαは、図１４Ａに示したようなデータ構造によって構成される。加重値テーブルαにおいて、複数の領域（Ｒ１～ＲＮ）のそれぞれは、所定のワードライングループに対応する。各ワードライングループは、少なくとも１本のワードラインを含む。第１領域Ｒ１は、ワードライン番号０（ＷＬ０）～ワードライン番号１１（ＷＬ１１）に該当する第１ワードライングループに対応する。即ち、第１領域Ｒ１は、ワードライン番号０（ＷＬ０）～ワードライン番号１１（ＷＬ１１）を含むワードラインのグループに対応する。しかし、それに限定されるものではない。加重値テーブルαにおいて、複数の状態読み取り電圧（ＲＰ１～ＲＰ７）の種類は、メモリセルの種類（例えば、ＳＬＣ、ＭＬＣ、ＴＬＣなど）によって決定される。図６及び図１４Ａを参照すると、例えばメモリセルがＴＬＣである場合、ＴＬＣは、消去状態Ｅ及び第１～第７プログラム状態（Ｐ１～Ｐ７）のうちのいずれか１つの状態を有するため、加重値テーブルαにおいて、複数の状態読み取り電圧（ＲＰ１～ＲＰ７）の種類は、図１４Ａに示したように７個である。しかし、それに限定されるものではなく、一実施形態において、メモリセルがＳＬＣである場合、ＳＬＣは、消去状態Ｅ又は第１プログラム状態Ｐ１を有するため、加重値テーブルαにおいて、複数の状態読み取り電圧の種類は１個である。メモリセルがＭＬＣである場合、ＭＬＣは、消去状態Ｅ及び第１～第３プログラム状態（Ｐ１～Ｐ３）のうちのいずれか１つの状態を有するため、加重値テーブルαにおいて、複数の状態読み取り電圧の種類は３個である。メモリセルがＱＬＣである場合、ＱＬＣは、消去状態Ｅ及び１５個のプログラム状態のうちのいずれか１つの状態を有するため、加重値テーブルαにおいて、複数の状態読み取り電圧の種類は１５個である。
加重値が選択される基準は、不揮発性メモリ１２０に提供されるアドレスである。即ち、加重値テーブルαから、アドレスによって選択される選択ワードラインを含むワードライングループにマッチングする加重値が選択される。図１及び図１４Ａを参照すると、例えば、選択ワードラインがワードライン番号０（ＷＬ０）である場合、選択される加重値は、１．２、１．３、３．１、３．９、２、１．６、及び／又は１．４である。段階Ｓ１３１は、読み取り管理者１１２によって遂行される。
一実施形態において、加重値テーブルの個数が複数である場合、段階Ｓ１３１において、複数の加重値テーブルのうちから劣化パラメータによって加重値テーブルを選択する。当該段階に関する説明は、図１６を参照して後述する。
段階Ｓ１３２において、オフセットテーブルβから、ワードラインによってオフセットレベルを選択する。オフセットテーブルβは、図１４Ｂに示したようなデータ構造によって構成される。オフセットテーブルβにおいて、複数の領域（Ｒ１～ＲＮ）及び複数の状態読み取り電圧（ＲＰ１～ＲＰ７）が定義される。オフセットレベルが選択される基準は、不揮発性メモリ１２０に提供されるアドレスである。図１４Ｂを参照すると、例えば選択ワードラインがワードライン番号１２（ＷＬ１２）である場合、選択されるオフセットレベルは、－３５、－２０、－４５、－４５、－４５、－４５、－４０である。段階Ｓ１３２は、読み取り管理者１１２によって遂行される。
一実施形態において、オフセットテーブルの個数が複数である場合、段階Ｓ１３２において、複数のオフセットテーブルのうちから劣化パラメータによってオフセットテーブルを選択する。当該段階に関する説明は、図１６を参照して後述する。
段階Ｓ１３３において、選択された加重値、選択されたオフセットレベル、及び変位レベルに基づいて劣化補償レベルを計算する。
一実施形態において、キャッシュメモリ１１１に演算関数を示す関数データ及び変位レベルの値が保存される。この場合、読み取り管理者１１２は、選択された加重値、選択されたオフセットレベル、及び変位レベルを予め設定された演算関数に代入し、演算関数の結果値を劣化補償レベルとして計算する。具体的に、読み取り管理者１１２は、変位レベルに選択された加重値を適用し、適用された値に選択されたオフセットレベル及び変位レベルを演算して劣化補償レベルを計算する。演算関数の一例は、数式１の通りである。
Figure 2024031843000002
ここで、Ｖｄｃｌは劣化補償レベルであり、Δは変位レベルであり、αｓは選択された加重値であり、βｓは選択されたオフセットレベルである。図１４Ａ及び図１４Ｂを参照すると、例えば選択されたワードラインの番号が０である場合（図１４Ａ及び図１４Ｂにおいて、「Ｒ１」参照）、第１状態読み取り電圧ＲＰ１を基準として選択された加重値は１．２であり、選択されたオフセットレベルは－３０である。そして、変位レベルΔを－１００［ｍＶ］と仮定すると、数式１によって計算される劣化補償レベルＶｄｃｌは、－２５０［ｍＶ］である。上述の数式１は、本発明の一例示に過ぎず、本発明の実施形態が数式１に限定されるものではなく、変位レベル、加重値、及び／又はオフセットが２次以上からなる多項式が本発明の実施形態に適用可能である。或いは、多項式以外に、変位レベル、加重値、及び／又はオフセットからなる非線形数式も本発明の実施形態に適用可能である。数式１のような相対的に簡単な数式による場合、読み取り電圧を補償するための補償レベルを簡単に計算することにより、実際の製品に適用される可能性（又は、量産可能性）を増大させる効果、ストレージ装置１００のリソースを減少させる効果、読み取り性能の低下防止効果、及び相対的に少ないリソースによる優秀な読み取り性能を保証する効果がある。一方、数式１のような数式よりも相対的に精巧な数式による場合、読み取り電圧を補償するための補償レベルを正確に計算することにより、読み取り性能を向上させる効果がある。
他の実施形態において、メモリコントローラ１１０に、予め学習されたマシンラーニングモデルに関するデータが保存される。この場合、読み取り管理者１１２は、選択された加重値、選択されたオフセットレベル、及び変位レベルを予め学習されたマシンラーニングモデルに入力し、マシンラーニングモデルから出力された値を劣化補償レベルとして計算する。マシンラーニングモデルは、例えばディープラーニング（Ｄｅｅｐ ｌｅａｒｎｉｎｇ）、ＣＮＮ（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）、ＲＮＮ（Ｒｅｃｕｒｒｅｎｔ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）などによって具現される。
段階Ｓ１３４において、デフォルト読み取り電圧レベルと劣化補償レベルとを演算してヒストリー読み取り電圧レベルを計算する。例えば、ヒストリー読み取り電圧レベルＶｈｉｓｔｏｒｙは、下記の数式２のように、デフォルト読み取り電圧レベルＶｄｅｆａｕｌｔと劣化補償レベルＶｄｃｌとの和と同一である。
Figure 2024031843000003
段階Ｓ１３５において、ヒストリー読み取り電圧レベルに基づいて、保存されたデータを読み取るヒストリー読み取り動作を行う。
一方、ワードラインの全体の本数及び状態電圧の種類は、図１４Ａ及び図１４Ｂに示した実施形態に限定されるものではない。
上述の実施形態によると、読み取り電圧を補償するための補償レベルを簡単な１次演算関数を利用して計算することにより、実際の製品に適用される可能性（又は、量産可能性）を増大させる効果、ストレージ装置１００のリソースを減少させる効果、及び相対的に少ないリソースによる優秀な読み取り性能を保証する効果がある。
また、上述の実施形態によると、読み取り電圧を補償するための補償レベルを相対的に精巧な演算関数を利用して計算することにより、処理速度及び正確度を向上させる効果、及び読み取り性能を向上させる効果がある。
一方、劣化を誘発する劣化パラメータのうちの１つとして、Ｐ／Ｅサイクルはメモリブロック毎に異なり、Ｐ／Ｅサイクルのサイズによって劣化程度が異なるため、メモリブロック別に劣化程度がそれぞれ異なる。従って、メモリブロック別にＰ／Ｅサイクルによって適切な加重値テーブルα及びオフセットテーブルβを選択的に適用する必要がある。
図１５は、本発明の他の実施形態による加重値テーブル及びオフセットテーブルを説明するための図である。
図１及び図１５を参照すると、Ｐ／Ｅ回数テーブルＰ／Ｅは、劣化パラメータテーブルの一種であって、メモリブロック（ＢＬＫ０～ＢＬＫｍ）（ｍは、自然数）のそれぞれに対する不揮発性メモリ１２０のプログラム及び消去回数（以下、Ｐ／Ｅ回数という）を含むデータ構造である。Ｐ／Ｅ回数テーブルＰ／Ｅは、メタデータとして不揮発性メモリ１２０に保存される。ストレージ装置１００が起動されると、Ｐ／Ｅ回数テーブルＰ／Ｅは、メモリコントローラ１１０にロードされる。Ｐ／Ｅ回数テーブルＰ／Ｅがキャッシュメモリ１１１に保存される。Ｐ／Ｅ回数テーブルＰ／Ｅのサイズを減少させるために、Ｐ／Ｅ回数テーブルＰ／Ｅは、Ｐ／Ｅ回数の一定範囲を示す複数の範囲（Ｒａｎｇｅ１、Ｒａｎｇｅ２）を含む。図１５に示した複数の範囲（Ｒａｎｇｅ１、Ｒａｎｇｅ２）は２つであるが、それに限定されるものではなく、３以上の範囲がＰ／Ｅ回数テーブルＰ／Ｅに含まれることも可能である。例えば、第１範囲Ｒａｎｇｅ１は０から３０００までであり、第２範囲Ｒａｎｇｅ２は３０００以上であるが、それに限定されるものではない。例えば、メモリブロック０（ＢＬＫ０）のＰ／Ｅ回数は第１範囲Ｒａｎｇｅ１に含まれ、メモリブロック１（ＢＬＫ１）のＰ／Ｅ回数は第２範囲Ｒａｎｇｅ２に含まれ、メモリブロックｍ（ＢＬＫｍ）のＰ／Ｅ回数は第１範囲Ｒａｎｇｅ１に含まれる。各メモリブロックのＰ／Ｅ回数が特定範囲に含まれるか否かが、Ｐ／Ｅ回数テーブルＰ／Ｅにおいてビット値（例えば、「０」又は「１」）として表される。
本発明の他の実施形態による加重値テーブルの個数及びオフセットテーブルの個数は、それぞれ２以上である。例えば、第１加重値テーブルα１、第２加重値テーブルα２、第１オフセットテーブルβ１、及び第２オフセットテーブルβ２がキャッシュメモリ１１１に保存される。第１加重値テーブルα１及び第１オフセットテーブルβ１は、例えば選択されたメモリブロックのＰ／Ｅ回数が第１範囲Ｒａｎｇｅ１に含まれる場合に選択される。第２加重値テーブルα２及び第２オフセットテーブルβ２は、例えば選択されたメモリブロックのＰ／Ｅ回数が第２範囲Ｒａｎｇｅ２に含まれる場合に選択される。
一実施形態において、第１加重値テーブルα１及び第１オフセットテーブルβ１が、選択されたメモリブロックのＰ／Ｅ回数が第１範囲Ｒａｎｇｅ１に含まれる場合に選択されたものと仮定する。この場合、同一ワードライングループと同一読み取り電圧とを基準として、第１加重値テーブルα１の加重値は第２加重値テーブルα２の加重値よりも小さい。そして、同一ワードライングループと同一読み取り電圧とを基準として、第１オフセットテーブルβ１のオフセットレベルは第２オフセットテーブルβ２のオフセットレベルよりも低い。例えば、第１領域Ｒ１及び第１読み取り電圧ＲＰ１を基準として、第１加重値テーブルα１の加重値α１１は第２加重値テーブルα２の加重値α２１よりも小さい。そして、第１オフセットテーブルβ１のオフセットレベルβ１１は第２オフセットテーブルβ２のオフセットレベルβ２１よりも低い。
図１５に示した劣化パラメータがＰ／Ｅ回数であるものと仮定したが、それに限定されるものではない。他の実施形態において、劣化パラメータは、最適な読み取り電圧セットに基づいて読み取ったデータのエラービット数、不揮発性メモリの温度、及び不揮発性メモリの読み取り回数のうちの少なくとも１つを含む。
図１６は、本発明の一実施形態による加重値テーブル及びオフセットテーブルを選択する方法を説明するためのフローチャートである。
図１５及び図１６を参照すると、段階Ｓ１３００において、選択メモリブロックに対応する劣化パラメータ値を確認する。そして、段階Ｓ１３１０において、劣化パラメータ値が第１範囲であるか否かを確認する。図１５を参照すると、例えば、選択メモリブロックの番号が０である場合（例えば、ＢＬＫ０）、読み取り管理者１１２は、Ｐ／Ｅ回数テーブルＰ／Ｅにおいて、メモリブロック番号０のＰ／Ｅ回数が第１範囲Ｒａｎｇｅ１に含まれることを確認する。
劣化パラメータ値が第１範囲に含まれる場合（段階Ｓ１３１０において、「はい」）、段階Ｓ１３２０において、第１加重値テーブルを選択する。そして、段階Ｓ１３３０において、第１オフセットテーブルを選択する。
劣化パラメータ値が第１範囲に含まれない場合、例えば劣化パラメータ値が第１範囲の最大値よりも大きい最小値を含む第２範囲に含まれる場合（段階Ｓ１３１０において、「いいえ」）、段階Ｓ１３４０において、第２加重値テーブルを選択する。そして、段階Ｓ１３５０において、第２オフセットテーブルを選択する。
段階Ｓ１３００～段階Ｓ１３５０は、読み取り管理者１１２によって遂行される。具体的に、読み取り管理者１１２は、劣化パラメータテーブルにおいて、複数のメモリブロックのうちからデータが保存された物理ページに対応する選択ワードラインを含む選択メモリブロックの劣化パラメータを検出する（段階Ｓ１３００を参照）。読み取り管理者１１２は、複数の加重値テーブルのうちから選択メモリブロックの劣化パラメータによって加重値テーブルを選択する（段階Ｓ１３２０及びＳ１３４０を参照）。読み取り管理者１１２は、選択メモリブロックの劣化パラメータ値が第１範囲に含まれる場合（段階Ｓ１３１０において、「はい」）、第１加重値テーブル及び第１オフセットテーブルを選択する（段階Ｓ１３１０、Ｓ１３２０、及びＳ１３３０を参照）。読み取り管理者１１２は、複数のオフセットテーブルのうちから選択メモリブロックの劣化パラメータによってオフセットテーブルを選択する（段階Ｓ１３３０及びＳ１３５０を参照）。読み取り管理者１１２は、選択メモリブロックの劣化パラメータ値が第２範囲に含まれる場合、第２加重値テーブル及び第２オフセットテーブルを選択する（段階Ｓ１３１０、Ｓ１３４０、及びＳ１３５０を参照）。
上述の実施形態によると、劣化パラメータによって、劣化程度がそれぞれ異なるメモリブロックに対して適切な加重値テーブル及びオフセットテーブルを選択することにより、ストレージ装置１００の性能及び信頼性を改善する効果がある。
図示していないが、一実施形態において、変位レベルはメモリブロック毎に設定可能であり、メモリブロック当たり計算された変位レベルがキャッシュメモリ１１１に保存される。
図１７は、図１２に示した第３読み取り動作を説明するためのフローチャートである。
図１７を参照すると、段階Ｓ１５１０において、回復コードを実行して新規の最適な読み取り電圧を検索する。最適な読み取り電圧を検索する方法は、例えば図７を参照して説明したバレーサーチである。
段階Ｓ１５２０において、デフォルト読み取り電圧レベルから、検索された最適な読み取り電圧レベルにシフトされた値を計算する。図７を参照すると、例えば、デフォルト読み取り電圧は第７読み取り電圧Ｖｒ７であり、検索された最適な読み取り電圧レベルはバレーに該当するレベルを有する読み取り電圧Ｖｒ７’である。第７読み取り電圧Ｖｒ７から読み取り電圧Ｖｒ７’にシフトされた値は、変位レベルに対応する。シフトされた値は、第７読み取り電圧Ｖｒ７と読み取り電圧Ｖｒ７’との差に対応する。
段階Ｓ１５３０において、計算された変位レベルを保存する。他の実施形態において、計算された変位レベルは、キャッシュメモリ１１１に保存される。段階Ｓ１５３０は、計算された変位レベルをアップデートする段階である。即ち、計算された変位レベルがキャッシュメモリ１１１に保存されることにより、キャッシュメモリ１１１に保存された変位レベルの値がアップデートされる。具体的に、例えば読み取り管理者１１２は、回復コードによって計算された変位レベルをキャッシュメモリ１１１にアップデートする。
段階Ｓ１５４０において、検索された最適な読み取り電圧レベル（又は、新規の最適な読み取り電圧セット）に基づいて、保存されたデータを読み取る読み取り動作を行う。
図１８は、リテンション劣化によって変化する読み取りパス区間を含むリードウィンドウ（ｒｅａｄ ｗｉｎｄｏｗ）を説明するための図である。
図１８を参照すると、下段ワードラインＷＬ＿Ｂｏｔは、上段ワードラインＷＬ＿Ｔｏｐ、及び中段ワードラインＷＬ＿Ｍｉｄよりも相対的に基板ＳＵＢに近く位置する。上段ワードラインＷＬ＿Ｔｏｐは、下段ワードラインＷＬ＿Ｂｏｔ及び中段ワードラインＷＬ＿Ｍｉｄよりも相対的に基板ＳＵＢから遠く位置する。中段ワードラインＷＬ＿Ｍｉｄは、下段ワードラインＷＬ＿Ｂｏｔの位置と上段ワードラインＷＬ＿Ｔｏｐの位置との間に位置する。
リードウィンドウにおいて、下段ワードラインＷＬ＿Ｂｏｔ、中段ワードラインＷＬ＿Ｍｉｄ、及び上段ワードラインＷＬ＿Ｔｏｐのそれぞれの読み取りパス領域は、それぞれ異なる。ここで、読み取りパス領域は、読み取りパス可能な読み取り電圧の範囲である。リードウィンドウにおいて、読み取りパス領域を除いた残りの領域は、読み取り失敗領域である。
読み取り電圧ＲＰＶＬＴ＿１、読み取り電圧ＲＰＶＬＭ＿１、及び読み取り電圧ＲＰＶＬＬ＿１は、ｔ１で形成された読み取りパス領域（Ｒｅａｄ ｐａｓｓ ｒｅｇｉｏｎ ａｔ ｔ１）に含まれる。
上述の実施形態によると、リテンション時間が経過するにつれて、読み取りパス領域が全体的にシフトされる。このとき、ワードライン別に劣化補償レベルが異なって計算されるため、読み取りパス領域に含まれる読み取り電圧のシフト量が異なる。例えば、読み取り電圧ＲＰＶＬＴ＿１から読み取り電圧ＲＰＶＬＴ＿２にシフトされる第１シフト量が最も少なく、読み取り電圧ＲＰＶＬＭ＿１から読み取り電圧ＲＰＶＬＭ＿２にシフトされる第２シフト量が第１シフト量よりも多く、読み取り電圧ＲＰＶＬＬ＿１から読み取り電圧ＲＰＶＬＬ＿２にシフトされる第３シフト量が第２シフト量よりも多い。これにより、読み取り電圧ＲＰＶＬＴ＿２、読み取り電圧ＲＰＶＬＭ＿２、及び読み取り電圧ＲＰＶＬＬ＿２は、ｔ２で形成された読み取りパス領域（Ｒｅａｄ ｐａｓｓ ｒｅｇｉｏｎ ａｔ ｔ２）に含まれるため、リテンション時間が経過しても任意のワードラインにおける読み取りパス確率が増加する。
図１９Ａ及び図１９Ｂは、メモリブロック別に保存された変位レベルによる劣化補償レベルを概略的に示すグラフである。具体的に、図１９Ａは、下段ワードラインＷＬ＿Ｂｏｔに提供される特定状態読み取り電圧（例えば、図９に示した状態読み取り電圧ＲＰ７）に対する劣化補償レベルを示すグラフであり、図１９Ｂは、上段ワードラインＷＬ＿Ｔｏｐに提供される特定状態読み取り電圧（例えば、図９に示した状態読み取り電圧ＲＰ７）に対する劣化補償レベルを示すグラフである。
変位レベルΔは、メモリセルの劣化程度を示す。変位レベルΔは、メモリブロックＢＬＫ毎にそれぞれ異なって発生するが、例示的な実施形態によるストレージ装置１００は、回復コードを通じてメモリブロックＢＬＫ別に代表的な変位レベルΔを保存する。一実施形態において、変位レベルΔは、１つのメモリブロックＢＬＫにおけるＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページ、ＣＳＢ（Ｃｅｎｔｒａｌ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページ、及びＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）ページ毎に１つずつ保存される。一実施形態による読み取り動作では、変位レベルΔが回復コードを通じて計算及びアップデートされることにより、ワードライン別の劣化補償レベルが逆抽出（又は、逆追跡）される。そのようなワードライン別の劣化補償レベルは、ワードライン別のスキュー量の特徴を代弁する数式によって逆抽出される。
図１９Ａを参照すると、例示的な実施形態の場合、メモリブロックＢＬＫ別に保存された変位レベルΔが増加するほど、下段ワードラインＷＬ＿Ｂｏｔに対する劣化補償レベルＶｄｅｌも、上述の数式などによって増加する。一方、比較例による劣化補償レベルは事前評価を通じて一律的に決定されているため、比較例による劣化補償レベルはメモリブロックＢＬＫ別に保存された変位レベルΔとは関係なく一定である。
図１９Ｂを参照すると、下段ワードラインＷＬ＿Ｂｏｔに対する劣化補償レベルＶｄｃｌも、メモリブロックＢＬＫ別に保存された変位レベルΔによって変更される。但し、チャネルホールのサイズの差により、上段ワードラインＷＬ＿Ｔｏｐの劣化が下段ワードラインＷＬ＿Ｂｏｔの劣化よりも相対的に少ないため、上段ワードラインＷＬ＿Ｔｏｐに対する劣化補償レベルＶｄｃｌは、全般的に下段ワードラインＷＬ＿Ｂｏｔに対する劣化補償レベルＶｄｃｌよりも低い傾向がある。一方、比較例は、メモリブロックＢＬＫ別に保存された変位レベルΔとは関係なく一定である。
図２０は、本発明の一実施形態によるメモリシステムを示すブロック図である。
図２０を参照すると、メモリシステム１５は、メモリコントローラ１６、及びメモリ装置１７を含む。メモリシステム１５は複数のチャネル（ＣＨ１～ＣＨｍ）を支援し、メモリコントローラ１６とメモリ装置１７とは複数のチャネル（ＣＨ１～ＣＨｍ）を通じて連結される。例えば、メモリシステム１５は、ＳＳＤのようなストレージ装置によって具現される。メモリシステム１５は、回復コードを実行するように具現される。
メモリコントローラ１６は、複数のチャネル（ＣＨ１～ＣＨｍ）を通じて、メモリ装置１７と信号を送受信する。例えば、メモリコントローラ１６は、チャネル（ＣＨ１～ＣＨｍ）を通じてコマンド（ＣＭＤａ～ＣＭＤｍ）、アドレス（ＡＤＤＲａ～ＡＤＤＲｍ）、及びデータ（ＤＡＴＡａ～ＤＡＴＡｍ）をメモリ装置１７に伝送するか又はメモリ装置１７からデータ（ＤＡＴＡａ～ＤＡＴＡｍ）を受信する。
メモリコントローラ１６は、それぞれのチャネルを通じて、当該チャネルに連結された不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）のうちの１つを選択し、選択された不揮発性メモリ装置と信号を送受信する。例えば、メモリコントローラ１６は、第１チャネルＣＨ１に連結された不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭ１ｎ）のうちから不揮発性メモリ装置ＮＶＭ１１を選択する。メモリコントローラ１６は、選択された不揮発性メモリ装置ＮＶＭ１１に第１チャネルＣＨ１を通じてコマンドＣＭＤａ、アドレスＡＤＤＲａ、及びデータＤＡＴＡａを伝送するか又は選択された不揮発性メモリ装置ＮＶＭ１１からデータＤＡＴＡａを受信する。
メモリコントローラ１６は、それぞれ異なるチャネルを通じてメモリ装置１７と信号を並列的に送受信する。例えば、メモリコントローラ１６は、第１チャネルＣＨ１を通じてメモリ装置１７にコマンドＣＭＤａを伝送する間、第２チャネルＣＨ２を通じてメモリ装置１７にコマンドＣＭＤｂを伝送する。例えば、メモリコントローラ１６は、第１チャネルＣＨ１を通じてメモリ装置１７からデータＤＡＴＡａを受信する間、第２チャネルＣＨ２を通じてメモリ装置１７からデータＤＡＴＡｂを受信する。
メモリコントローラ１６は、メモリ装置１７の全般的な動作を制御する。メモリコントローラ１６は、チャネル（ＣＨ１～ＣＨｍ）に信号を伝送し、チャネル（ＣＨ１～ＣＨｍ）に連結された不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）のそれぞれを制御する。例えば、メモリコントローラ１６は、第１チャネルＣＨ１にコマンドＣＭＤａ及びアドレスＡＤＤＲａを伝送し、不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭ１ｎ）のうちから選択された１つを制御する。
メモリ装置１７は、複数の不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）を含む。不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）のそれぞれは、対応するウェイ（ｗａｙ）を通じて複数のチャネル（ＣＨ１～ＣＨｍ）のうちの１つに連結される。例えば、不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭ１ｎ）はウェイ（Ｗ１１～Ｗ１ｎ）を通じて第１チャネルＣＨ１に連結され、不揮発性メモリ装置（ＮＶＭ２１～ＮＶＭ２ｎ）はウェイ（Ｗ２１～Ｗ２ｎ）を通じて第２チャネルＣＨ２に連結され、不揮発性メモリ装置（ＮＶＭｍ１～ＮＶＭｍｎ）はウェイ（Ｗｍ１～Ｗｍｎ）を通じて第ｍチャネルＣＨｍに連結される。一実施形態において、不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）のそれぞれは、メモリコントローラ１６からの個々の命令によって動作可能な任意のメモリ単位で具現される。例えば、不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）のそれぞれは、チップ（ｃｈｉｐ）又はダイ（ｄｉｅ）によって具現されるが、本発明はそれに限定されるものではない。
不揮発性メモリ装置（ＮＶＭ１１～ＮＶＭｍｎ）のそれぞれは、メモリコントローラ１６の制御によって動作する。例えば、不揮発性メモリ装置ＮＶＭ１１は、第１チャネルＣＨ１に提供されるコマンドＣＭＤａ、アドレスＡＤＤＲａ、及びデータＤＡＴＡａによってデータＤＡＴＡａをプログラムする。例えば、不揮発性メモリ装置ＮＶＭ２１は、第２チャネルＣＨ２に提供されるコマンドＣＭＤｂ及びアドレスＡＤＤＲｂによってデータＤＡＴＡｂを読み取り、読み取られたデータＤＡＴＡｂをメモリコントローラ１６に伝送する。
図２０では、メモリ装置１７がｍ個のチャネルを通じてメモリコントローラ１６と通信し、メモリ装置１７がそれぞれのチャネルに対応してｎ個の不揮発性メモリ装置を含むものとして示しているが、チャネルの個数と１つのチャネルに連結された不揮発性メモリ装置の個数とは、多様に変更可能である。
一方、本発明の実施形態による不揮発性メモリ装置は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造で具現される。Ｃ２Ｃ構造を有する不揮発性メモリ装置に関する説明は、図２３を参照して後述する。
図２１は、本発明の一実施形態によるストレージ装置を適用したシステムを示すブロック図である。
図２１を参照すると、システム１０００は、基本的にモバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ、ウェアラブル機器、ヘルスケア機器、又はＩｏＴ（ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）機器のようなモバイルシステムである。しかし、図２１のシステム１０００は、必ずしもモバイルシステムに限定されるものではなく、ＰＣ、ラップトップ（ｌａｐｔｏｐ）コンピュータ、サーバ（ｓｅｒｖｅｒ）、メディアプレーヤー（ｍｅｄｉａ ｐｌａｙｅｒ）、又はナビゲーション（ｎａｖｉｇａｔｉｏｎ）のような車両用装備（ａｕｔｏｍｏｔｉｖｅ ｄｅｖｉｃｅ）である。
システム１０００は、メインプロセッサ（ｍａｉｎ ｐｒｏｃｅｓｓｏｒ）１１００、メモリ（１２００ａ、１２００ｂ）、及びストレージ装置（１３００ａ、１３００ｂ）を含み、撮影装置（ｉｍａｇｅ ｃａｐｔｕｒｉｎｇ ｄｅｖｉｃｅ）１４１０、ユーザ入力装置（ｕｓｅｒ ｉｎｐｕｔ ｄｅｖｉｃｅ）１４２０、センサ１４３０、通信装置１４４０、ディスプレイ１４５０、スピーカ１４６０、電力供給装置（ｐｏｗｅｒ ｓｕｐｐｌｙｉｎｇ ｄｅｖｉｃｅ）１４７０、及び連結インターフェース（ｃｏｎｎｅｃｔｉｎｇ ｉｎｔｅｒｆａｃｅ）１４８０のうちの１以上を更に含む。
メインプロセッサ１１００は、システム１０００の全般的な動作、より具体的にはシステム１０００をなす他の構成要素の動作を制御する。メインプロセッサ１１００は、汎用プロセッサ、専用プロセッサ、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）などによって具現される。
メインプロセッサ１１００は、１以上のＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）コア１１１０を含み、メモリ（１２００ａ、１２００ｂ）及び／又はストレージ装置（１３００ａ、１３００ｂ）を制御するためのコントローラ１１２０を更に含む。実施形態によって、メインプロセッサ１１００は、ＡＩ（ａｒｔｉｆｉｃｉａｌ ｉｎｔｅｌｌｉｇｅｎｃｅ）データ演算などの高速データ演算のための専用回路である加速器（ａｃｃｅｌｅｒａｔｏｒ）１１３０を更に含む。加速器１１３０は、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＰＵ（Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などを含み、メインプロセッサ１１００の他の構成要素とは物理的に独立した別個のチップ（ｃｈｉｐ）によって具現される。
メモリ（１２００ａ、１２００ｂ）は、システム１０００の主記憶装置として使用され、ＳＲＡＭ、ＤＲＡＭなどの揮発性メモリを含み、フラッシュメモリ、ＰＲＡＭ、ＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などの不揮発性メモリを含む。メモリ（１２００ａ、１２００ｂ）は、メインプロセッサ１１００と同一パッケージ内に具現される。
ストレージ装置（１３００ａ、１３００ｂ）は、電源供給の有無に関係なくデータを保存する不揮発性ストレージ装置として機能し、メモリ（１２００ａ、１２００ｂ）に比べて相対的に大きい保存容量を有する。ストレージ装置（１３００ａ、１３００ｂ）は、ストレージコントローラ（１３１０ａ、１３１０ｂ）とストレージコントローラ（１３１０ａ、１３１０ｂ）の制御下でデータを保存する不揮発性メモリ（１３２０ａ、１３２０ｂ）とを含む。不揮発性メモリ（１３２０ａ、１３２０ｂ）は、２Ｄ（２－ｄｉｍｅｎｓｉｏｎａｌ）又は３Ｄ Ｖ－ＮＡＮＤ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ）構造のフラッシュメモリを含み、ＰＲＡＭ、ＲＲＡＭなどの他の種類の不揮発性メモリを含む。
ストレージ装置（１３００ａ、１３００ｂ）は、メインプロセッサ１１００とは物理的に分離された状態でシステム１０００に含まれ、メインプロセッサ１１００と同一パッケージ内に具現される。また、ストレージ装置（１３００ａ、１３００ｂ）は、ＳＳＤ又はメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）のような形態を有することにより、後述する連結インターフェース１４８０のようなインターフェースを通じてシステム１０００の他の構成要素と脱着可能に結合される。ストレージ装置（１３００ａ、１３００ｂ）は、ＵＦＳ、ｅＭＭＣ、又はＮＶＭｅ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）のような標準規約が適用される装置であるが、必ずしもそれに限定されるものではない。
撮影装置１４１０は、静止画像又は動画像を撮影し、カメラ（ｃａｍｅｒａ）、カムコーダ（ｃａｍｃｏｒｄｅｒ）、ウェブカム（ｗｅｂｃａｍ）などである。ユーザ入力装置１４２０は、システム１０００のユーザから入力された多様な類型のデータを受信し、タッチパッド（ｔｏｕｃｈ ｐａｄ）、キーパッド（ｋｅｙｐａｄ）、キーボード（ｋｅｙｂｏａｒｄ）、マウス（ｍｏｕｓｅ）、マイク（ｍｉｃｒｏｐｈｏｎｅ）などである。センサ１４３０は、システム１０００の外部から獲得可能な多様な類型の物理量を感知し、感知された物理量を電気信号に変換する。センサ１４３０は、温度センサ、圧力センサ、照度センサ、位置センサ、加速度センサ、バイオセンサ（ｂｉｏｓｅｎｓｏｒ）、ジャイロスコープ（ｇｙｒｏｓｃｏｐｅ）センサなどである。通信装置１４４０は、多様な通信規約によって、システム１０００外部の他の装置との間で信号の送信及び受信を行う。通信装置１４４０は、アンテナ、トランシーバ（ｔｒａｎｓｃｅｉｖｅｒ）、モデム（ｍｏｄｅｍ）などを含む。
ディスプレイ１４５０及びスピーカ１４６０は、システム１０００のユーザにそれぞれ視覚的情報と聴覚的情報とを出力する出力装置として機能する。電力供給装置１４７０は、システム１０００に内蔵されたバッテリー（図示せず）及び／又は外部電源から供給される電力を適切に変換し、システム１０００の各構成要素に供給する。連結インターフェース１４８０は、システム１０００と、システム１０００に連結されてシステム１０００とデータを交換可能な外部装置との連結を提供する。連結インターフェース１４８０は、ＡＴＡインターフェース、ＳＡＴＡインターフェース、ｅ－ＳＡＴＡインターフェース、ＳＣＳＩ、ＳＡＳ、ＰＣＩインターフェース、ＰＣＩ－Ｅインターフェース、ＮＶＭｅインターフェース、ＩＥＥＥ１３９４、ＵＳＢインターフェース、ＳＤカード（登録商標）インターフェース、ＭＭＣインターフェース、ｅＭＭＣインターフェース、ＵＦＳインターフェース、ｅＵＦＳ（ｅｍｂｅｄｄｅｄ ＵＦＳ）インターフェース、ＣＦカードインターフェースのような多様なインターフェース方式によって具現される。
図２２は、本発明の一実施形態によるストレージシステムを示すブロック図である。
図２２を参照すると、ホスト・ストレージシステム２０００は、ホスト２１００及びストレージ装置２２００を含む。また、ストレージ装置２２００は、ストレージコントローラ２２１０及び不揮発性メモリ（ＮＶＭ）２２２０を含む。また、本発明の一実施形態によって、ホスト２１００は、ホストコントローラ２１１０及びホストメモリ２１２０を含む。ホストメモリ２１２０は、ストレージ装置２２００に伝送されるデータ又はストレージ装置２２００から伝送されたデータを臨時に保存するためのバッファメモリとして機能する。
ストレージ装置２２００は、ホスト２１００からの要請によってデータを保存するための記録媒体を含む。一例として、ストレージ装置２２００は、ＳＳＤ、組み込み（ｅｍｂｅｄｄｅｄ）メモリ、及び脱着可能な外装（ｅｘｔｅｒｎａｌ）メモリのうちの少なくとも１つを含む。ストレージ装置２２００がＳＳＤである場合、ストレージ装置２２００はＮＶＭｅ標準による装置である。ストレージ装置２２００が組み込みメモリ又は外装メモリである場合、ストレージ装置２２００はＵＦＳ標準又はｅＭＭＣ標準による装置である。ホスト２１００及びストレージ装置２２００は、それぞれ採用された標準プロトコルによるパケットを生成して、それを伝送する。
ストレージ装置２２００の不揮発性メモリ２２２０がフラッシュメモリを含む場合、フラッシュメモリは、２ＤＮＡＮＤメモリアレイや３Ｄ（又は、垂直型）ＮＡＮＤ（ＶＮＡＮＤ）メモリアレイを含む。他の例として、ストレージ装置２２００は、他の多様な種類の不揮発性メモリを含む。例えば、ストレージ装置２２００は、ＭＲＡＭ、スピン伝達トルクＭＲＡＭ（Ｓｐｉｎ－Ｔｒａｎｓｆｅｒ Ｔｏｒｇｕｅ ＭＲＡＭ）、ＣＢＲＡＭ（Ｃｏｎｄｕｃｔｉｖｅ ｂｒｉｄｇｉｎｇ ＲＡＭ）、ＦｅＲＡＭ、ＰＲＡＭ、ＲＲＡＭ、及び他の多様な種類のメモリが適用される。
一実施形態によって、ホストコントローラ２１１０及びホストメモリ２１２０は、別途の半導体チップによって具現される。或いは、他の実施形態において、ホストコントローラ２１１０及びホストメモリ２１２０は、同一半導体チップに集積される。一例として、ホストコントローラ２１１０はアプリケーションプロセッサに具備される複数のモジュールのうちのいずれか１つであり、アプリケーションプロセッサはシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）によって具現される。また、ホストメモリ２１２０は、アプリケーションプロセッサ内に具備される組み込みメモリであるか、或いはアプリケーションプロセッサの外部に配置される不揮発性メモリ又はメモリモジュールである。
ホストコントローラ２１１０は、ホストメモリ２１２０のバッファ領域のデータ（例えば、ライト（Ｗｒｉｔｅ）データ）を不揮発性メモリ２２２０に保存するか、又は不揮発性メモリ２２２０のデータ（例えば、リード（Ｒｅａｄ）データ）をバッファ領域に保存する動作を管理する。
ストレージコントローラ２２１０は、ホストインターフェース２２１１、メモリインターフェース２２１２、及びＣＰＵ２２１３を含む。また、ストレージコントローラ２２１０は、フラッシュ変換レイヤー（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）２２１４、パケットマネージャ２２１５、バッファメモリ２２１６、ＥＣＣエンジン２２１７、及びＡＥＳ（ａｄｖａｎｃｅｄ ｅｎｃｒｙｐｔｉｏｎ ｓｔａｎｄａｒｄ）エンジン２２１８を更に含む。ストレージコントローラ２２１０は、フラッシュ変換レイヤー２２１４がローディングされるワーキングメモリ（図示せず）を更に含み、ＣＰＵ２２１３がフラッシュ変換レイヤーを実行することにより、不揮発性メモリ２２２０に対する書き込み動作及び読み取り動作が制御される。
ホストインターフェース２２１１は、ホスト２１００とパケットを送受信する。ホスト２１００からホストインターフェース２２１１に伝送されるパケットは、コマンド（ｃｏｍｍａｎｄ）、不揮発性メモリ２２２０に保存されるデータなどを含み、ホストインターフェース２２１１からホスト２１００に伝送されるパケットは、コマンドに対する応答（ｒｅｓｐｏｎｓｅ）、不揮発性メモリ２２２０からリードされたデータなどを含む。メモリインターフェース２２１２は、不揮発性メモリ２２２０に保存されるデータを不揮発性メモリ２２２０に送信するか、又はは不揮発性メモリ２２２０からリードされたデータを受信する。メモリインターフェース２２１２は、トグル（Ｔｏｇｇｌｅ）又はＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）のような標準規約を守るように具現される。
フラッシュ変換レイヤー２２１４は、アドレスマッピング（ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ）、ウェアレベリング（ｗｅａｒ－ｌｅｖｅｌｉｎｇ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）のような多くの機能を行う。アドレスマッピング動作は、ホスト２１００から受信した論理アドレス（ｌｏｇｉｃａｌ ａｄｄｒｅｓｓ）を、不揮発性メモリ２２２０内にデータを実際に保存するのに使用される物理アドレス（ｐｈｙｓｉｃａｌ ａｄｄｒｅｓｓ）に変える動作である。ウェアレベリングは、不揮発性メモリ２２２０内のブロックが均一に使用されるようにし、特定ブロックの過度な劣化を防止するための技術であって、例えば物理ブロック（ｐｈｙｓｉｃａｌ ｂｌｏｃｋ）の消去カウントをバランシングするファームウェア技術によって具現される。ガベージコレクションは、ブロックの有効データを新規ブロックにコピーした後、既存ブロックを消去する方式により、不揮発性メモリ２２２０内で使用可能な容量を確保するための技術である。
パケットマネージャ２２１５は、ホスト２１００と協議されたインターフェースのプロトコルによるパケットを生成したり、ホスト２１００から受信されたパケットから各種情報をパーシングしたりする。また、バッファメモリ２２１６は、不揮発性メモリ２２２０に保存されるデータ、又は不揮発性メモリ２２２０からリードされるデータを臨時に保存する。バッファメモリ２２１６は、ストレージコントローラ２２１０内に具備される構成であるが、ストレージコントローラ２２１０の外部に配置されてもよい。
ＥＣＣエンジン２２１７は、不揮発性メモリ２２２０からリードされるリードデータに対するエラー検出及び訂正機能を行う。より具体的に、ＥＣＣエンジン２２１７は不揮発性メモリ２２２０に保存されるライトデータに対してパリティービット（ｐａｒｉｔｙ ｂｉｔ）を生成し、このように生成されたパリティービットはライトデータと共に不揮発性メモリ２２２０内に保存される。不揮発性メモリ２２２０からデータをリードするとき、ＥＣＣエンジン２２１７は、リードデータと共に、不揮発性メモリ２２２０からリードされるパリティービットを利用してリードデータのエラーを訂正し、エラーが訂正されたリードデータを出力する。
ＡＥＳエンジン２２１８は、ストレージコントローラ２２１０に入力されるデータに対する暗号化（ｅｎｃｒｙｐｔｉｏｎ）動作及び復号化（ｄｅｃｒｙｐｔｉｏｎ）動作のうちの少なくとも１つを、対称キーアルゴリズム（ｓｙｍｍｅｔｒｉｃ－ｋｅｙ ａｌｇｏｒｉｔｈｍ）を利用して行う。
図２３は、本発明の一実施形態によるメモリ装置を説明するための図である。
図２３を参照すると、メモリ装置５００は、Ｃ２Ｃ構造である。ここで、Ｃ２Ｃ構造は、セル領域ＣＥＬＬを含む少なくとも１つの上部チップと周辺回路領域ＰＥＲＩを含む下部チップとをそれぞれ作製した後、少なくとも１つの上部チップと下部チップとをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに連結することを意味する。一例として、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルパターンと下部チップの最上部メタル層に形成されたボンディングメタルパターンとを互いに電気的に又は物理的に連結する方式を意味する。例えば、ボンディングメタルパターンが銅（Ｃｕ）で形成された場合、ボンディング方式は、Ｃｕ－Ｃｕボンディング方式である。他の例として、ボンディングメタルパターンは、アルミニウム（Ａｌ）又はタングステン（Ｗ）で形成される。
メモリ装置５００は、セル領域を含む上部チップを少なくとも１以上含む。例えば、メモリ装置５００は、２つの上部チップを含むように具現される。但し、これは例示的なものであり、上部チップの個数は、それに制限されない。メモリ装置５００が２つの上部チップを含むように具現される場合、第１セル領域ＣＥＬＬ１を含む第１上部チップ、第２セル領域ＣＥＬＬ２を含む第２上部チップ、及び周辺回路領域ＰＥＲＩを含む下部チップをそれぞれ製造した後、第１上部チップ、第２上部チップ、及び下部チップをボンディング方式によって互いに連結することによりメモリ装置５００が製造される。第１上部チップを反転し、下部チップにボンディング方式によって連結し、第２上部チップも反転し、第１上部チップにボンディング方式によって連結する。以下の説明では、第１上部チップ及び第２上部チップが反転する前を基準として、第１及び第２上部チップの上部及び下部を定義する。即ち、図２３において、下部チップの上部は、＋Ｚ軸方向を基準として定義された上部を意味し、第１及び第２上部チップのそれぞれの上部は、－Ｚ軸方向を基準として定義された上部を意味する。但し、これは例示的なものであり、第１上部チップ及び第２上部チップのうちのいずれか１つのみを反転し、ボンディング方式によって連結することも可能である。
メモリ装置５００の周辺回路領域ＰＥＲＩと第１及び第２セル領域（ＣＥＬＬ１、ＣＥＬＬ２）のそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含む。
周辺回路領域ＰＥＲＩは、第１基板２１０、及び第１基板２１０に形成される複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）を含む。複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）上には１つ又はそれ以上の絶縁層を含む層間絶縁層２１５が提供され、層間絶縁層２１５内には複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）を連結する複数のメタル配線が提供される。例えば、複数のメタル配線は、複数の回路素子（２２０ａ、２２０ｂ、２２０ｃ）のそれぞれに連結される第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）、及び第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）上に形成される第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）を含む。複数のメタル配線は、多様な導電性材料のうちの少なくとも１つを含む。例えば、第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）は、相対的に電気的比抵抗が高いタングステンで形成され、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）は、相対的に電気的比抵抗が低い銅で形成される。
本明細書では、第１メタル配線（２３０ａ、２３０ｂ、２３０ｃ）及び第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）のみを図示して説明するが、それに限定されるものではなく、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）上に少なくとも１以上の追加メタル配線を更に形成することも可能である。この場合、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）は、アルミニウムによって形成される。そして、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）上に形成される追加メタル配線のうちの少なくとも一部は、第２メタル配線（２４０ａ、２４０ｂ、２４０ｃ）のアルミニウムよりも低い電気的比抵抗を有する銅によって形成される。
層間絶縁層２１５は、第１基板２１０上に配置され、シリコン酸化物、シリコン窒化物のような絶縁物質を含む。
第１及び第２セル領域（ＣＥＬＬ１、ＣＥＬＬ２）は、それぞれ少なくとも１つのメモリブロックを含む。第１セル領域ＣＥＬＬ１は、第２基板３１０と共通ソースライン３２０とを含む。第２基板３１０上には、第２基板３１０の上面に垂直な方向（Ｚ軸方向）に沿って複数のワードライン（３３１～３３８（３３０））が積層される。ワードライン３３０の上部及び下部にはストリング選択ラインと接地選択ラインとが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン３３０が配置される。同様に、第２セル領域ＣＥＬＬ２は第３基板４１０と共通ソースライン４２０とを含み、第３基板４１０の上面に垂直な方向（Ｚ軸方向）に沿って複数のワードライン（４３１～４３８（４３０））が積層される。第２基板３１０及び第３基板４１０は、多様な材料からなり、例えばシリコン基板、シリコン・ゲルマニウム基板、ゲルマニウム基板、又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン基板に成長させた単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を有する基板である。第１及び第２セル領域（ＣＥＬＬ１、ＣＥＬＬ２）のそれぞれには、複数のチャネル構造体ＣＨが形成される。
一実施形態において、図２３のＡ１に示したように、チャネル構造体ＣＨは、ビットラインボンディング領域ＢＬＢＡに提供され、第２基板３１０の上面に垂直な方向に延びて、ワードライン３３０、ストリング選択ライン、及び接地選択ラインを貫通する。チャネル構造体ＣＨは、データ保存層、チャネル層、埋め込み絶縁層などを含む。チャネル層は、ビットラインボンディング領域ＢＬＢＡにおいて、第１メタル配線３５０ｃ及び第２メタル配線３６０ｃに電気的に連結される。例えば、第２メタル配線３６０ｃは、ビットラインであり、第１メタル配線３５０ｃを通じてチャネル構造体ＣＨに連結される。ビットライン３６０ｃは、第２基板３１０の上面に平行な第１方向（Ｙ軸方向）に沿って延びる。
一実施形態において、図２３のＡ２に示したように、チャネル構造体ＣＨは、互いに連結された下部チャネルＬＣＨ及び上部チャネルＵＣＨを含む。例えば、チャネル構造体ＣＨは、下部チャネルＬＣＨに対する工程及び上部チャネルＵＣＨに対する工程によって形成される。下部チャネルＬＣＨは、第２基板３１０の上面に垂直な方向に延びて、共通ソースライン３２０及び下部ワードライン（３３１、３３２を）貫通する。下部チャネルＬＣＨは、データ保存層、チャネル層、埋め込み絶縁層などを含み、上部チャネルＵＣＨに連結される。上部チャネルＵＣＨは、上部ワードライン（３３３～３３８）を貫通する。上部チャネルＵＣＨは、データ保存層、チャネル層、埋め込み絶縁層などを含み、上部チャネルＵＣＨのチャネル層は、第１メタル配線３５０ｃ及び第２メタル配線３６０ｃに電気的に連結される。チャネルの長さが長くなるほど、工程上の理由により、一定の幅を有するチャネルを形成することは困難になる。本発明の実施形態によるメモリ装置５００は、順次の工程によって形成される下部チャネルＬＣＨ及び上部チャネルＵＣＨを通じて、改善された幅均一性を有するチャネルを具備することができる。
図２３のＡ２に示したように、チャネル構造体ＣＨが下部チャネルＬＣＨ及び上部チャネルＵＣＨを含むように形成された場合、下部チャネルＬＣＨ及び上部チャネルＵＣＨの境界付近に位置するワードラインは、ダミーワードラインである。例えば、下部チャネルＬＣＨ及び上部チャネルＵＣＨの境界を形成するワードライン３３２及びワードライン３３３は、ダミーワードラインである。この場合、ダミーワードラインに連結されたメモリセルには、データが保存されない。或いは、ダミーワードラインに連結されたメモリセルに対応するページの枚数は、一般ワードラインに連結されたメモリセルに対応するページの枚数よりも少ない。ダミーワードラインに印加される電圧レベルは、一般ワードラインに印加される電圧レベルとは異なり、これにより下部チャネルＬＣＨと上部チャネルＵＣＨとの不均一なチャネル幅がメモリ装置の動作に及ぶ影響を低減させる。
一方、Ａ２において、下部チャネルＬＣＨが貫通する下部ワードライン（３３１、３３２）の本数を、上部チャネルＵＣＨが貫通する上部ワードライン（３３３～３３８）の本数よりも少ないものとして示している。但し、これは例示的なものであり、本発明は、それに制限されない。他の例として、下部チャネルＬＣＨが貫通する下部ワードラインの本数を、上部チャネルＵＣＨが貫通する上部ワードラインの本数と同一であるか、又はそれより多く形成することも可能である。また、上述の第１セル領域ＣＥＬＬ１に配置されたチャネル構造体ＣＨの構造及び連結関係は、第２セル領域ＣＥＬＬ２に配置されたチャネル構造体ＣＨにも同様に適用される。
ビットラインボンディング領域ＢＬＢＡにおいて、第１セル領域ＣＥＬＬ１には第１貫通電極ＴＨＶ１が提供され、第２セル領域ＣＥＬＬ２には第２貫通電極ＴＨＶ２が提供される。第１貫通電極ＴＨＶ１は、共通ソースライン３２０及び複数のワードライン３３０を貫通する。但し、これは例示的なものであり、第１貫通電極ＴＨＶ１は、第２基板３１０を更に貫通し得る。第１貫通電極ＴＨＶ１は、導電性物質を含む。或いは、第１貫通電極ＴＨＶ１は、絶縁物質で取り囲まれた導電性物質を含む。第２貫通電極ＴＨＶ２も、第１貫通電極ＴＨＶ１と同様な形態及び構造によって提供される。
一実施形態において、第１貫通電極ＴＨＶ１及び第２貫通電極ＴＨＶ２は、第１貫通メタルパターン３７２ｄ及び第２貫通メタルパターン４７２ｄを通じて電気的に連結される。第１貫通メタルパターン３７２ｄは第１セル領域ＣＥＬＬ１を含む第１上部チップの下端に形成され、第２貫通メタルパターン４７２ｄは第２セル領域ＣＥＬＬ２を含む第２上部チップの上端に形成される。第１貫通電極ＴＨＶ１は、第１メタル配線３５０ｃ及び第２メタル配線３６０ｃに電気的に連結される。第１貫通電極ＴＨＶ１と第１貫通メタルパターン３７２ｄとの間に下部ビア３７１ｄが形成され、第２貫通電極ＴＨＶ２と第２貫通メタルパターン４７２ｄとの間に上部ビア４７１ｄが形成される。第１貫通メタルパターン３７２ｄと第２貫通メタルパターン４７２ｄとは、ボンディング方式によって連結される。
また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層には上部メタルパターン２５２が形成され、第１セル領域ＣＥＬＬ１の最上部メタル層には上部メタルパターン２５２と同一形態の上部メタルパターン３９２が形成される。第１セル領域ＣＥＬＬ１の上部メタルパターン３９２と周辺回路領域ＰＥＲＩの上部メタルパターン２５２とは、ボンディング方式によって互いに電気的に連結される。ビットラインボンディング領域ＢＬＢＡにおいて、ビットライン３６０ｃは、周辺回路領域ＰＥＲＩに含まれるページバッファに電気的に連結される。例えば、周辺回路領域ＰＥＲＩの回路素子２２０ｃのうちの一部はページバッファを提供し、ビットライン３６０ｃは第１セル領域ＣＥＬＬ１の上部ボンディングメタル３７０ｃと周辺回路領域ＰＥＲＩの上部ボンディングメタル２７０ｃとを通じて、ページバッファを提供する回路素子２２０ｃに電気的に連結される。
ワードラインボンディング領域ＷＬＢＡにおいて、第１セル領域ＣＥＬＬ１のワードライン３３０は、第２基板３１０の上面に平行な第２方向（Ｘ軸方向）に沿って延びて、複数のセルコンタクトプラグ（３４１～３４７（３４０））に連結される。ワードライン３３０に連結されるセルコンタクトプラグ３４０の上部には、第１メタル配線３５０ｂと第２メタル配線３６０ｂとが順に連結される。セルコンタクトプラグ３４０は、ワードラインボンディング領域ＷＬＢＡにおいて、第１セル領域ＣＥＬＬ１の上部ボンディングメタル３７０ｂと周辺回路領域ＰＥＲＩの上部ボンディングメタル２７０ｂとを通じて周辺回路領域ＰＥＲＩに連結される。
セルコンタクトプラグ３４０は、周辺回路領域ＰＥＲＩに含まれるロウデコーダに電気的に連結される。例えば、周辺回路領域ＰＥＲＩの回路素子２２０ｂのうちの一部はロウデコーダを提供し、セルコンタクトプラグ３４０は第１セル領域ＣＥＬＬ１の上部ボンディングメタル３７０ｂと周辺回路領域ＰＥＲＩの上部ボンディングメタル２７０ｂとを通じて、ロウデコーダを提供する回路素子２２０ｂに電気的に連結される。一実施形態において、ロウデコーダを提供する回路素子２２０ｂの動作電圧は、ページバッファを提供する回路素子２２０ｃの動作電圧とは異なる。例えば、ページバッファを提供する回路素子２２０ｃの動作電圧は、ロウデコーダを提供する回路素子２２０ｂの動作電圧よりも高い。
同様に、ワードラインボンディング領域ＷＬＢＡにおいて、第２セル領域ＣＥＬＬ２のワードライン４３０は、第３基板４１０の上面に平行な第２方向（Ｘ軸方向）に沿って延びて、複数のセルコンタクトプラグ（４４１～４４７（４４０））に連結される。セルコンタクトプラグ４４０は、第２セル領域ＣＥＬＬ２の上部メタルパターン、第１セル領域ＣＥＬＬ１の下部メタルパターン及び上部メタルパターン、並びにセルコンタクトプラグ３４８を通じて周辺回路領域ＰＥＲＩに連結される。
ワードラインボンディング領域ＷＬＢＡにおいて、第１セル領域ＣＥＬＬ１には上部ボンディングメタル３７０ｂが形成され、周辺回路領域ＰＥＲＩには上部ボンディングメタル２７０ｂが形成される。第１セル領域ＣＥＬＬ１の上部ボンディングメタル３７０ｂと周辺回路領域ＰＥＲＩの上部ボンディングメタル２７０ｂとは、ボンディング方式によって互いに電気的に連結される。上部ボンディングメタル３７０ｂ及び上部ボンディングメタル２７０ｂは、アルミニウム、銅、タングステンなどで形成される。
外部パッドボンディング領域ＰＡにおいて、第１セル領域ＣＥＬＬ１の下部には下部メタルパターン３７１ｅが形成され、第２セル領域ＣＥＬＬ２の上部には上部メタルパターン４７２ａが形成される。第１セル領域ＣＥＬＬ１の下部メタルパターン３７１ｅと第２セル領域ＣＥＬＬ２の上部メタルパターン４７２ａとは、外部パッドボンディング領域ＰＡにおいて、ボンディング方式によって連結される。同様に、第１セル領域ＣＥＬＬ１の上部には上部メタルパターン３７２ａが形成され、周辺回路領域ＰＥＲＩの上部には上部メタルパターン２７２ａが形成される。第１セル領域ＣＥＬＬ１の上部メタルパターン３７２ａと周辺回路領域ＰＥＲＩの上部メタルパターン２７２ａとは、ボンディング方式によって連結される。
外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ（３８０、４８０）が配置される。共通ソースラインコンタクトプラグ（３８０、４８０）は、金属、金属化合物、ドーピングされたポリシリコンなどの導電性物質で形成される。第１セル領域ＣＥＬＬ１の共通ソースラインコンタクトプラグ３８０は共通ソースライン３２０に電気的に連結され、第２セル領域ＣＥＬＬ２の共通ソースラインコンタクトプラグ４８０は共通ソースライン４２０に電気的に連結される。第１セル領域ＣＥＬＬ１の共通ソースラインコンタクトプラグ３８０の上部には第１メタル配線３５０ａと第２メタル配線３６０ａとが順に積層され、第２セル領域ＣＥＬＬ２の共通ソースラインコンタクトプラグ４８０の上部には第１メタル配線４５０ａと第２メタル配線４６０ａとが順に積層される。
外部パッドボンディング領域ＰＡには、入出力パッド（２０５、４０５、４０６）が配置される。下部絶縁膜２０１が第１基板２１０の下面を覆い、下部絶縁膜２０１上に第１入出力パッド２０５が形成される。第１入出力パッド２０５は、第１入出力コンタクトプラグ２０３を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子２２０ａのうちの少なくとも１つに連結され、下部絶縁膜２０１によって第１基板２１０から分離される。また、第１入出力コンタクトプラグ２０３と第１基板２１０との間には、側面絶縁膜が配置され、第１入出力コンタクトプラグ２０３と第１基板２１０とを電気的に分離する。
第３基板４１０の上部には、第３基板４１０の上面を覆う上部絶縁膜４０１が形成される。上部絶縁膜４０１上には、第２入出力パッド４０５及び／又は第３入出力パッド４０６が配置される。第２入出力パッド４０５は第２入出力コンタクトプラグ（４０３、３０３）を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子２２０ａのうちの少なくとも１つに連結され、第３入出力パッド４０６は第３入出力コンタクトプラグ（４０４、３０４）を通じて周辺回路領域ＰＥＲＩに配置される複数の回路素子２２０ａのうちの少なくとも１つに連結される。
一実施形態において、入出力コンタクトプラグが配置される領域には、第３基板４１０が配置されない。例えば、図２３のＢに示したように、第３入出力コンタクトプラグ４０４は、第３基板４１０の上面に平行な方向において第３基板４１０から分離され、第２セル領域ＣＥＬＬ２の層間絶縁層４１５を貫通して第３入出力パッド４０６に連結される。この場合、第３入出力コンタクトプラグ４０４は、多様な工程によって形成される。
例えば、図２３のＢ１に示したように、第３入出力コンタクトプラグ４０４は、第３方向（Ｚ軸方向）に延び、上部絶縁膜４０１に行くほど直径が大きくなるように形成される。即ち、Ａ１で説明したチャネル構造体ＣＨの直径は上部絶縁膜４０１に行くほど小さくなるように形成されるのに対し、第３入出力コンタクトプラグ４０４の直径は上部絶縁膜４０１に行くほど大きくなるように形成される。例えば、第３入出力コンタクトプラグ４０４は、第２セル領域ＣＥＬＬ２と第１セル領域ＣＥＬＬ１とがボンディング方式によって結合された後に形成される。
また、例えば、図２３のＢ２に示したように、第３入出力コンタクトプラグ４０４は、第３方向（Ｚ軸方向）に延びて、上部絶縁膜４０１に行くほど直径が小さくなるように形成される。即ち、第３入出力コンタクトプラグ４０４の直径は、チャネル構造体ＣＨと同様に上部絶縁膜４０１に行くほど小さくなるように形成される。例えば、第３入出力コンタクトプラグ４０４は、第２セル領域ＣＥＬＬ２と第１セル領域ＣＥＬＬ１とのボンディング結合前にセルコンタクトプラグ４４０と共に形成される。
他の実施形態において、入出力コンタクトプラグは、第３基板４１０にオーバーラップされるように配置される。例えば、図２３のＣに示したように、第２入出力コンタクトプラグ４０３は、第２セル領域ＣＥＬＬ２の層間絶縁層４１５を第３方向（Ｚ軸方向）に貫通して形成され、第３基板４１０を通じて第２入出力パッド４０５に電気的に連結される。この場合、第２入出力コンタクトプラグ４０３と第２入出力パッド４０５との連結構造は、多様な方式によって具現される。
例えば、図２３のＣ１に示したように、第３基板４１０を貫通する開口部４０８が形成され、第２入出力コンタクトプラグ４０３は、第３基板４１０に形成された開口部４０８を通じて直接第２入出力パッド４０５に連結される。この場合、図２３のＣ１に示したように、第２入出力コンタクトプラグ４０３の直径は、第２入出力パッド４０５に行くほど大きくなるように形成される。但し、これは例示的なものであり、第２入出力コンタクトプラグ４０３の直径は、第２入出力パッド４０５に行くほど小さくなるように形成され得る。
例えば、図２３のＣ２に示したように、第３基板４１０を貫通する開口部４０８が形成され、開口部４０８内には、コンタクト４０７が形成される。コンタクト４０７の一端部は第２入出力パッド４０５に連結され、他の端部は第２入出力コンタクトプラグ４０３に連結される。これにより、第２入出力コンタクトプラグ４０３は、開口部４０８内のコンタクト４０７を通じて第２入出力パッド４０５に電気的に連結される。この場合、図２３のＣ２に示したように、コンタクト４０７の直径は第２入出力パッド４０５に行くほど大きくなり、第２入出力コンタクトプラグ４０３の直径は第２入出力パッド４０５に行くほど小さくなるように形成される。例えば、第３入出力コンタクトプラグ４０３は第２セル領域ＣＥＬＬ２と第１セル領域ＣＥＬＬ１とのボンディング結合前にセルコンタクトプラグ４４０と共に形成され、コンタクト４０７は第２セル領域ＣＥＬＬ２と第１セル領域ＣＥＬＬ１とのボンディング結合後に形成される。
また、例えば、図２３のＣ３に示したように、第３基板４１０の開口部４０８の上面には、Ｃ２に比べてストッパ（ｓｔｏｐｐｅｒ）４０９が更に形成される。ストッパ４０９は、共通ソースライン４２０と同一層に形成されたメタル配線である。但し、これは例示的なものであり、ストッパ４０９は、ワードライン４３０のうちの少なくとも１つと同一層に形成されたメタル配線である。第２入出力コンタクトプラグ４０３は、コンタクト４０７及びストッパ４０９を通じて第２入出力パッド４０５に電気的に連結される。
一方、第２セル領域ＣＥＬＬ２の第２及び第３入出力コンタクトプラグ（４０３、４０４）と同様に、第１セル領域ＣＥＬＬ１の第２及び第３入出力コンタクトプラグ（３０３、３０４）は、それぞれ下部メタルパターン３７１ｅに行くほど直径が小さくなるか、又は下部メタルパターン３７１ｅに行くほど直径が大きくなるように形成される。
一方、実施形態によって、第３基板４１０にはスリット（ｓｌｉｔ）４１１が形成される。例えば、スリット４１１は、外部パッドボンディング領域ＰＡの任意の位置に形成される。一例として、図２３のＤに示したように、スリット４１１は、平面視において、第２入出力パッド４０５とセルコンタクトプラグ４４０との間に位置する。但し、これは例示的なものであり、平面視において、第２入出力パッド４０５がスリット４１１とセルコンタクトプラグ４４０との間に位置するようにスリット４１１を形成することも可能である。
例えば、図２３のＤ１に示したように、スリット４１１は、第３基板４１０を貫通するように形成される。スリット４１１は、例えば開口部４０８を形成する際に第３基板４１０が微細に割れることを防止する用途に使用される。但し、これは例示的なものであり、スリット４１１は、第３基板４１０の厚みに対して約６０～７０％の深さに形成される。
また、例えば、図２３のＤ２に示したように、スリット４１１内には、導電物質４１２が形成される。導電物質４１２は、例えば外部パッドボンディング領域ＰＡ内の回路素子の駆動中に発生した漏れ電流を外部に放電（ｄｉｓｃｈａｒｇｅ）するための用途に使用される。この場合、導電物質４１２は、外部の接地ラインに連結される。
また、例えば、図２３のＤ３に示したように、スリット４１１内には絶縁物質４１３が形成される。絶縁物質４１３は、例えば外部パッドボンディング領域ＰＡに配置された第２入出力パッド４０５及び第２入出力コンタクトプラグ４０３をワードラインボンディング領域ＷＬＢＡから電気的に分離するために形成される。スリット４１１内に絶縁物質４１３を形成することにより、第２入出力パッド４０５を通じて提供される電圧がワードラインボンディング領域ＷＬＢＡ内の第３基板４１０上に配置されたメタル層に影響を及ぼすことを遮断することができる。
一方、実施形態によって、第１～第３入出力パッド（２０５、４０５、４０６）は、選択的に形成可能である。例えば、メモリ装置５００は、第１基板２０１の上部に配置される第１入出力パッド２０５のみを含むか、第３基板４１０の上部に配置される第２入出力パッド４０５のみを含むか、又は上部絶縁膜４０１の上部に配置される第３入出力パッド４０６のみを含むように具現される。
一方、実施形態によって、第１セル領域ＣＥＬＬ１の第２基板３１０及び第２セル領域ＣＥＬＬ２の第３基板４１０のうちの少なくとも１つは、犠牲基板として使用され、ボンディング工程の前又は後に完全に又は一部のみ除去される。基板除去の後に追加膜が積層される。例えば、第１セル領域ＣＥＬＬ１の第２基板３１０は、周辺回路領域ＰＥＲＩと第１セル領域ＣＥＬＬ１とのボンディングの前又は後に除去され、共通ソースライン３２０の上面を覆う絶縁膜、又は連結のための導電膜が形成される。同様に、第２セル領域ＣＥＬＬ２の第３基板４１０は、第１セル領域ＣＥＬＬ１と第２セル領域ＣＥＬＬ２とのボンディングの前又は後に除去され、共通ソースライン４２０の上面を覆う上部絶縁膜４０１、又は連結のための導電膜が形成される。
上述のように、図面と明細書で例示的な実施形態を開示した。本明細書において、特定用語を使用して実施形態を説明したが、それは単に本発明の技術的思想を説明するための目的で使用したものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用したものではない。従って、当該技術分野における通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術思想から逸脱しない範囲内で多様に変更実施することが可能である。
１５ メモリシステム
１６ メモリコントローラ
１７、５００ メモリ装置
１００、１３００ａ、１３００ｂ、２２００ ストレージ装置
１１０ メモリコントローラ
１１１ キャッシュメモリ
１１２ 読み取り管理者
１１３ ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）回路
１２０、１３２０ａ、１３２０ｂ 不揮発性メモリ
１２１ メモリセルアレイ
１２２ ページバッファ
１２３ 制御ロジック
２００ 不揮発性メモリ
２０１ 下部絶縁膜
２０３ 第１入出力コンタクトプラグ
２０５、４０５、４０６ 第１～第３入出力パッド
２１０ メモリセルアレイ
２１０、３１０、４１０ 第１～第３基板
２１５ 層間絶縁層
２２０ 制御ロジック
２２０ａ、２２０ｂ、２２０ｃ 回路素子
２３０ 電圧生成器
２３０ａ、２３０ｂ、２３０ｃ 第１メタル配線
２４０ ロウデコーダ
２４０ａ、２４０ｂ、２４０ｃ 第２メタル配線
２５０ ページバッファ回路
２５２、２７２ａ、３７２ａ、３９２ 上部メタルパターン
３０３、４０３ 第２入出力コンタクトプラグ
３０４、４０４ 第３入出力コンタクトプラグ
３２０、４２０ 共通ソースライン
３３０、３３１～３３８、４３０、４３１～４３８ ワードライン
３４０、３４１～３４７、３４８ セルコンタクトプラグ
３５０ａ、３５０ｂ、３５０ｃ、３６０ａ、３６０ｂ、３６０ｃ ビットライン
３５０ａ、３５０ｃ、４５０ａ 第１メタル配線
３６０ａ、３６０ｃ、４６０ａ 第２メタル配線
３７０ｂ、３７０ｃ 上部ボンディングメタル
３７１ｅ 下部メタルパターン
３７１ｄ 下部ビア
３７２ｄ、４７２ｄ 第１、第２貫通メタルパターン
３８０、４８０ 共通ソースラインコンタクトプラグ
４０１ 上部絶縁膜
４０７ コンタクト
４０８ 開口部
４０９ ストッパ（ｓｔｏｐｐｅｒ）
４１１ スリット（ｓｌｉｔ）
４１２ 導電物質
４１３ 絶縁物質
４１５ 層間絶縁層
４４０、４４１～４４７ セルコンタクトプラグ
４７１ｄ 上部ビア
４７２ａ 上部メタルパターン
１０００ システム
１１００ メインプロセッサ（ｍａｉｎ ｐｒｏｃｅｓｓｏｒ）
１１１０ ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）コア
１１２０ コントローラ
１１３０ 加速器（ａｃｃｅｌｅｒａｔｏｒ）
１２００ａ、１２００ｂ メモリ
１３１０ａ、１３１０ｂ ストレージコントローラ
１４１０ 撮影装置（ｉｍａｇｅ ｃａｐｔｕｒｉｎｇ ｄｅｖｉｃｅ）
１４２０ ユーザ入力装置（ｕｓｅｒ ｉｎｐｕｔ ｄｅｖｉｃｅ）
１４３０ センサ
１４４０ 通信装置
１４５０ ディスプレイ
１４６０ スピーカ
１４７０ 電力供給装置（ｐｏｗｅｒ ｓｕｐｐｌｙｉｎｇ ｄｅｖｉｃｅ）
１４８０ 連結インターフェース（ｃｏｎｎｅｃｔｉｎｇ ｉｎｔｅｒｆａｃｅ）
２０００ ホスト・ストレージシステム
２１００ ホスト
２１１０ ホストコントローラ
２１２０ ホストメモリ
２２１０ ストレージコントローラ
２２１１ ホストインターフェース
２２１２ メモリインターフェース
２２１３ ＣＰＵ
２２１４ フラッシュ変換レイヤー（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：ＦＴＬ）
２２１５ パケットマネージャ
２２１６ バッファメモリ
２２１７ ＥＣＣエンジン
２２１８ ＡＥＳ（ａｄｖａｎｃｅｄ ｅｎｃｒｙｐｔｉｏｎ ｓｔａｎｄａｒｄ）エンジン
２２２０ 不揮発性メモリ（ＮＶＭ）
ＡＤＤ、ＡＤＤＲ、ＡＤＤＲａ、ＡＤＤＲｂ、ＡＤＤＲｍ アドレス
ＢＬ ビットライン（ｂｉｔ ｌｉｎｅ）
ＢＬ１～ＢＬ３ 第１～第３ビットライン
ＢＬＢＡ ビットラインボンディング領域
ＢＬＫ、ＢＬＫａ、ＢＬＫｂ、ＢＬＫ１～ＢＬＫｚ （メモリ）ブロック
ＣＥＬＬ１、ＣＥＬＬ２ 第１、第２セル領域
ＣＭＤ、ＣＭＤａ、ＣＭＤｂ、ＣＭＤｍ コマンド
ＣＨ チャネル、チャネル構造体
ＣＨ１～ＣＨｍ チャネル
ＣＳ 電荷保存層
ＣＳＬ 共通ソースライン
ＣＴＲＬ 制御信号
ＣＴＲＬ＿ｖｏｌ 電圧制御信号
ＤＡＴＡ、ＤＡＴＡａ、ＤＡＴＡｂ、ＤＡＴＡｍ データ
ＤＲ ドレイン
Ｅ 消去状態
ＧＥ ゲート電極
ＧＳＬ グラウンド選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）
ＧＳＬ１～ＧＳＬ３ グラウンド選択ライン
ＧＳＴ グラウンド選択トランジスタ
Ｉ ピラーの内部層
ＩＬ 絶縁膜
ＬＣＨ 下部チャネル
ＭＣｓ メモリセル
ＮＳ１１、ＮＳ２１、ＮＳ３１、ＮＳ１２、ＮＳ２２、ＮＳ３２、ＮＳ１３、ＮＳ２３、ＮＳ３３ ＮＡＮＤストリング
ＮＶＭ１１～ＮＶＭ１ｎ、ＮＶＭ２１～ＮＶＭ２ｎ、ＮＶＭｍ１～ＮＶＭｍｎ 不揮発性メモリ装置
Ｐ ピラー
Ｐ１～Ｐ７、Ｐａ、Ｐｂ プログラム状態
ＰＡ 外部パッドボンディング領域
ＰＥＲＩ 周辺回路領域
Ｒ１～ＲＮ ワードライン領域
ＲＰ１～ＲＰ７ 状態読み取り電圧
ＲＰＶＬＬ＿１、ＲＰＶＬＬ＿２、ＲＰＶＬＭ＿１、ＲＰＶＬＭ＿２、ＲＰＶＬＴ＿１、ＲＰＶＬＴ＿２ 読み取り電圧
Ｓ ピラーの表面層
ＳＴ、ＳＴ１、ＳＴ２ メモリスタック
ＳＳＬ、ＳＳＬ１～ＳＳＬ３ ストリング選択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｌｉｎｅ）
ＳＳＴ ストリング選択トランジスタ
ＳＵＢ 基板
ＴＨＶ１、ＴＨＶ２ 第１、第２貫通電極
ＵＣＨ 上部チャネル
Ｖ１、Ｖ２ 第１、第２電圧
Ｖｒ１～Ｖｒ７、Ｖｒ７’、Ｖｒｉ、Ｖｒｊ、Ｖｒｋ 読み取り電圧
ＶＷＬ ワードライン電圧
Ｗ１１～Ｗ１ｎ、Ｗ２１～Ｗ２ｎ、Ｗｍ１～Ｗｍｎ ウェイ
ＷＬ、ＷＬ１～ＷＬ８、ＷＬｉ、ＷＬｊ、ＷＬｋ ワードライン
ＷＬ＿Ｂｏｔ 下段ワードライン
ＷＬ＿Ｍｉｄ 中段ワードライン
ＷＬ＿Ｔｏｐ 上段ワードライン
ＷＬＢＡ ワードラインボンディング領域
Ｘ－ＡＤＤＲ ロウアドレス
Ｙ－ＡＤＤＲ カラムアドレス

Claims (20)

  1. メモリコントローラ及び不揮発性メモリを含むストレージ装置の動作方法であって、
    ホストから提供された読み取り要請に応答して、デフォルト読み取り電圧セットに基づいて前記不揮発性メモリに保存されたデータを読み取る第１読み取り動作を行う段階と、
    前記第１読み取り動作がフェイルである場合、ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む少なくとも１つの加重値テーブル、前記ワードライングループと前記状態読み取り電圧とによって予め設定されたオフセットレベルを含む少なくとも１つのオフセットテーブル、及び前記デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルと最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する変位レベルに基づいて劣化補償レベルを計算し、前記デフォルト読み取り電圧セットと前記劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、前記ヒストリー読み取り電圧セットに基づいて前記データを読み取る第２読み取り動作を行う段階と、を有することを特徴とするストレージ装置の動作方法。
  2. 前記第２読み取り動作を行う段階は、
    前記少なくとも１つの加重値テーブルから、前記データが保存された物理ページに対応するワードラインによって加重値を選択する段階と、
    前記少なくとも１つのオフセットテーブルから、前記ワードラインによってオフセットレベルを選択する段階と、
    選択された加重値、選択されたオフセットレベル、及び前記変位レベルに基づいて前記劣化補償レベルを計算する段階と、を含むことを特徴とする請求項１に記載のストレージ装置の動作方法。
  3. 前記劣化補償レベルを計算する段階は、前記選択された加重値、前記選択されたオフセットレベル、及び前記変位レベルを予め設定された演算関数に代入して前記劣化補償レベルを計算することを特徴とする請求項２に記載のストレージ装置の動作方法。
  4. 前記劣化補償レベルを計算する段階は、前記選択された加重値、前記選択されたオフセットレベル、及び前記変位レベルを予め学習されたマシンラーニングモデルに入力して前記マシンラーニングモデルから出力された値を前記劣化補償レベルとして計算することを特徴とする請求項２に記載のストレージ装置の動作方法。
  5. 前記少なくとも１つの加重値テーブル及び前記少なくとも１つのオフセットテーブルのそれぞれの個数は、２以上であり、
    前記第２読み取り動作を行う段階は、
    複数の加重値テーブルのうちから、劣化パラメータによって加重値テーブルを選択する段階と、
    複数のオフセットテーブルのうちから、前記劣化パラメータによってオフセットテーブルを選択する段階と、を含むことを特徴とする請求項１に記載のストレージ装置の動作方法。
  6. 前記複数の加重値テーブルは、第１加重値テーブル及び第２加重値テーブルを含み、
    同一ワードライングループと同一状態読み取り電圧とを基準として、前記第１加重値テーブルの加重値は、前記第２加重値テーブルの加重値よりも小さく、
    前記複数のオフセットテーブルは、第１オフセットテーブル及び第２オフセットテーブルを含み、
    前記同一ワードライングループと前記同一状態読み取り電圧とを基準として、前記第１オフセットテーブルのオフセットレベルは、前記第２オフセットテーブルのオフセットレベルよりも小さく、
    前記加重値テーブルを選択する段階は、
    前記劣化パラメータの値が第１範囲に含まれる場合、前記第１加重値テーブルを選択し、
    前記劣化パラメータの値が前記第１範囲の最大値よりも大きい最小値を含む第２範囲に含まれる場合、前記第２加重値テーブルを選択し、
    前記オフセットテーブルを選択する段階は、
    前記劣化パラメータの値が前記第１範囲に含まれる場合、前記第１オフセットテーブルを選択し、
    前記劣化パラメータの値が前記第２範囲に含まれる場合、前記第２オフセットテーブルを選択することを特徴とする請求項５に記載のストレージ装置の動作方法。
  7. 前記第２読み取り動作がフェイルである場合、回復コードを実行して新規の最適な読み取り電圧セットを検索し、前記デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルから、検索された最適な読み取り電圧セットの最適な読み取り電圧レベルにシフトされた値を前記変位レベルとして計算して保存し、前記新規の最適な読み取り電圧セットに基づいて第３読み取り動作を行う段階を更に含むことを特徴とする請求項１に記載のストレージ装置の動作方法。
  8. 前記デフォルト読み取り電圧セットは、第１～第ｎデフォルト読み取り電圧を含み（ｎは、２以上の自然数）、
    第ｉデフォルト読み取り電圧（ｉは、１以上且つｎ－１以下の整数）に対応する劣化補償レベルは、第ｊデフォルト読み取り電圧（ｊは、ｉよりも大きく、ｎ以下の整数）に対応する劣化補償レベルよりも低いことを特徴とする請求項１に記載のストレージ装置の動作方法。
  9. 前記データが保存された物理ページに対応するワードラインの位置が前記不揮発性メモリの下部基板を基準として高くなるほど、前記ワードラインに対応する劣化補償レベルが低下することを特徴とする請求項１に記載のストレージ装置の動作方法。
  10. 複数のワードラインを含む不揮発性メモリを制御するメモリコントローラであって、
    ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む少なくとも１つの加重値テーブル、前記ワードライングループと前記状態読み取り電圧とによって予め設定されたオフセットレベルを含む少なくとも１つのオフセットテーブル、及びデフォルト読み取り電圧セットのデフォルト読み取り電圧レベルと最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する変位レベルを保存するように構成されたメモリと、
    ホストから提供された読み取り要請に応答して、前記不揮発性メモリに保存されたデータを読み取るように前記不揮発性メモリを制御するように構成された読み取り管理者と、を備え、
    前記読み取り管理者は、前記少なくとも１つの加重値テーブル、前記少なくとも１つのオフセットテーブル、及び前記変位レベルに基づいて劣化補償レベルを計算し、前記デフォルト読み取り電圧セットと前記劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、前記ヒストリー読み取り電圧セットに基づいて前記データを読み取るヒストリー読み取り動作を行うように前記不揮発性メモリを制御することを特徴とするメモリコントローラ。
  11. 前記読み取り管理者は、
    前記少なくとも１つの加重値テーブルから、前記複数のワードラインのうちの前記データが保存された物理ページに対応する選択ワードラインによって加重値を選択し、
    前記少なくとも１つのオフセットテーブルから、前記選択ワードラインによってオフセットレベルを選択し、
    選択された加重値、選択されたオフセットレベル、及び前記変位レベルに基づいて前記劣化補償レベルを計算することを特徴とする請求項１０に記載のメモリコントローラ。
  12. 前記メモリは、
    複数の加重値テーブル及び複数のオフセットテーブルを保存し、
    複数のメモリブロックの各々に劣化パラメータの値を含む劣化パラメータテーブルを更に保存し、
    前記読み取り管理者は、
    前記劣化パラメータテーブルから、複数のメモリブロックのうちの前記データが保存された物理ページに対応する選択ワードラインを含む選択メモリブロックの劣化パラメータを検出し、
    前記複数の加重値テーブルのうちから、前記選択メモリブロックの劣化パラメータによって加重値テーブルを選択し、
    前記複数のオフセットテーブルのうちから、前記選択メモリブロックの劣化パラメータによってオフセットテーブルを選択することを特徴とする請求項１０に記載のメモリコントローラ。
  13. 前記データのエラーを検出して前記エラーを訂正するように構成されたエラー訂正コード回路を更に含み、
    前記メモリは、回復コードを更に保存し、
    前記読み取り管理者は、
    前記エラーが訂正されるか否かによって前記ヒストリー読み取り動作をパスするか否かを判断し、
    前記ヒストリー読み取り動作がフェイルである場合、前記回復コードを実行して新規の最適な読み取り電圧セットを検索し、前記デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルから、検索された最適な読み取り電圧セットの最適な読み取り電圧レベルにシフトされた値を前記変位レベルとして計算し、前記新規の最適な読み取り電圧セットに基づいて前記データを読み取る読み取り動作を行うように前記不揮発性メモリを制御することを特徴とする請求項１０に記載のメモリコントローラ。
  14. 前記読み取り管理者は、前記回復コードによって計算された変位レベルを前記メモリにアップデートすることを特徴とする請求項１３に記載のメモリコントローラ。
  15. 前記デフォルト読み取り電圧セットは、第１～第ｎデフォルト読み取り電圧を含み（ｎは、２以上の自然数）、
    第ｉデフォルト読み取り電圧（ｉは、１以上且つｎ－１以下の整数）に対応する劣化補償レベルは、第ｊデフォルト読み取り電圧（ｊは、ｉよりも大きく、ｎ以下の整数）に対応する劣化補償レベルよりも低いことを特徴とする請求項１０に記載のメモリコントローラ。
  16. 前記データが保存された物理ページに対応するワードラインの位置が前記不揮発性メモリの下部基板を基準として高くなるほど、前記ワードラインに対応する劣化補償レベルが低下することを特徴とする請求項１０に記載のメモリコントローラ。
  17. 複数のワードラインに連結された複数のメモリブロックを含む不揮発性メモリと、
    ホストから提供された読み取り要請に応答して、前記不揮発性メモリに保存されたデータを読み取るように前記不揮発性メモリを制御するメモリコントローラと、を備え、
    前記メモリコントローラは、
    ワードライングループと状態読み取り電圧とによって予め設定された加重値を含む加重値テーブル、前記ワードライングループと前記状態読み取り電圧とによって予め設定されたオフセットレベルを含むオフセットテーブル、及びデフォルト読み取り電圧セットのデフォルト読み取り電圧レベルと最適な読み取り電圧セットの最適な読み取り電圧レベルとの差に対応する変位レベルに基づいて劣化補償レベルを計算し、
    前記デフォルト読み取り電圧セットと前記劣化補償レベルとを演算してヒストリー読み取り電圧セットを計算し、
    前記ヒストリー読み取り電圧セットに基づいて前記データを読み取るように前記不揮発性メモリを制御することを特徴とするストレージ装置。
  18. 前記メモリコントローラは、
    前記少なくとも１つの加重値テーブルから、前記複数のワードラインのうちの前記データが保存された物理ページに対応する選択ワードラインによって加重値を選択し、
    前記少なくとも１つのオフセットテーブルから、前記選択ワードラインによってオフセットレベルを選択し、
    選択された加重値、選択されたオフセットレベル、及び前記変位レベルに基づいて前記劣化補償レベルを計算することを特徴とする請求項１７に記載のストレージ装置。
  19. 前記メモリコントローラは、前記変位レベルに前記選択された加重値を適用し、適用された値に前記選択されたオフセットレベル及び前記変位レベルを演算して前記劣化補償レベルを計算することを特徴とする請求項１８に記載のストレージ装置。
  20. 前記メモリコントローラは、
    前記データのエラーを検出して前記エラーを訂正し、
    前記エラーが訂正されるか否かによって前記不揮発性メモリの読み取り動作をパスするか否かを判断し、
    前記読み取り動作がフェイルである場合、回復コードを実行して新規の最適な読み取り電圧セットを検索し、
    前記最適な読み取り電圧セットに基づいて前記データを読み取るように前記不揮発性メモリを制御し、
    前記デフォルト読み取り電圧セットのデフォルト読み取り電圧レベルから、検索された最適な読み取り電圧セットの最適な読み取り電圧レベルにシフトされた値を前記変位レベルとして計算して前記変位レベルを保存することを特徴とする請求項１９に記載のストレージ装置。

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