TW202324114A - 記憶體系統和操作記憶體控制器的方法 - Google Patents

記憶體系統和操作記憶體控制器的方法 Download PDF

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金珤暻
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Abstract

一種記憶體系統包括：記憶體控制器，被配置成對記憶體裝置進行控制；以及子緩衝記憶體，佈置於記憶體控制器之外。所述記憶體控制器包括：處理器，被配置成對記憶體裝置的記憶體操作進行控制；主緩衝記憶體，與子緩衝記憶體不同且佈置於記憶體控制器中；以及緩衝器分配電路，被配置成對子緩衝記憶體與主緩衝記憶體之間的分配比率進行控制。所述處理器將緩衝器分配電路的操作模式設定為其中分配比率固定的操作。

Description

記憶體系統和操作記憶體控制器的方法
本揭露是有關於一種記憶體控制器，且更具體而言是有關於一種對緩衝記憶體的分配比率進行控制的記憶體控制器、包括所述記憶體控制器的記憶體系統以及所述記憶體控制器的操作方法。 [相關申請案的交叉參考]
本申請案是基於在2021年9月9日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0153376號以及在2022年7月1日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0081505號且主張優先於所述韓國專利申請案，所述韓國專利申請案中的每一者的揭露內容全文併入本案供參考。
作為非揮發性記憶體，快閃記憶體可在電源被切斷時維持所儲存的資料。包括固態碟（solid state disk，SSD）的反及（NAND）快閃記憶體的儲存裝置對於儲存或移動大量資料是有用的。
藉由使用主機與反及快閃記憶體之間的並行處理來增大頻寬，可改善SSD的效能。此時，使用緩衝記憶體對主機與反及快閃記憶體之間的效能差異進行補償。為了達成高速效能，使用靜態隨機存取記憶體（static random access memory，SRAM）作為緩衝記憶體。隨著技術的發展，晶片大小逐漸減小。然而，隨著儲存裝置所需效能的增加，緩衝記憶體的作用可能不僅由SRAM來實行，且可另外地引入動態RAM（dynamic RAM，DRAM）。因此，需要一種高效且同時使用DRAM與SRAM作為緩衝記憶體的方法。
一個態樣提供一種對異質緩衝記憶體組件之間的分配比率進行控制的記憶體控制器、包括所述記憶體控制器的記憶體系統以及所述記憶體控制器的操作方法。
根據一或多個實施例的一個態樣，提供一種記憶體系統，所述記憶體系統包括：記憶體控制器，被配置成對記憶體裝置進行控制；以及子緩衝記憶體，佈置於所述記憶體控制器之外。所述記憶體控制器包括：處理器，被配置成對所述記憶體裝置的記憶體操作進行控制；主緩衝記憶體，與所述子緩衝記憶體不同且佈置於所述記憶體控制器中；以及緩衝器分配電路，被配置成對所述子緩衝記憶體與所述主緩衝記憶體之間的分配比率進行控制。所述處理器對所述緩衝器分配電路的操作模式進行設定且所述緩衝器分配電路基於所述操作模式對所述分配比率進行控制。
根據一或多個實施例的另一態樣，提供一種記憶體系統，所述記憶體系統包括：記憶體控制器，被配置成對記憶體裝置進行控制；以及子緩衝記憶體，佈置於所述記憶體控制器之外。所述記憶體控制器包括：處理器，被配置成對所述記憶體裝置的記憶體操作進行控制；主緩衝記憶體，與所述子緩衝記憶體不同且佈置於所述記憶體控制器中；以及緩衝器分配電路，被配置成對所述子緩衝記憶體與所述主緩衝記憶體之間的分配比率進行控制。所述處理器將所述緩衝器分配電路設定成其中所述緩衝器分配電路以可變方式對所述分配比率進行設定的操作模式。
根據一或多個實施例的又一態樣，提供一種方法，所述方法包括：自主機接收命令；將記憶體控制器中的緩衝器分配電路的操作模式確定為第一操作模式及第二操作模式中的一者；當所述緩衝器分配電路處於所述第一操作模式時，將佈置於所述記憶體控制器中的主緩衝記憶體與佈置於所述記憶體控制器之外的子緩衝記憶體之間的分配比率設定成預定義比率；以及當所述緩衝器分配電路處於所述第二操作模式時，基於所述命令的類型以可變方式對所述分配比率進行設定。
在下文中，將參照附圖詳細闡述各種實施例。
圖1是示出根據實施例的記憶體系統10的方塊圖。
參照圖1，記憶體系統10可包括記憶體裝置100、記憶體控制器200及子緩衝記憶體300。記憶體系統10可經由例如以下各種介面與主機HOST進行通訊：通用串列匯流排（universal serial bus，USB）、多媒體卡（multimedia card，MMC）、嵌入式MMC（embedded MMC，eMMC）、周邊組件互連（peripheral component interconnection，PCI）、快速PCI（PCI-express，PCI-E）、進階技術附接（advanced technology attachment，ATA）、串列ATA（serial-ATA）、並列ATA（parallel-ATA）、小型電腦小型介面（small computer small interface，SCSI）、增強型小型磁碟介面（enhanced small disk interface，ESDI）、積體驅動電子（integrated drive electronics，IDE）、火線（firewire）、通用快閃儲存器（universal flash storage，UFS）、快速非揮發性記憶體（non-volatile memory express，NVMe）及/或快速計算鏈路 TM（compute Express Link TM，CXL）。
在一些實施例中，記憶體系統10可包括可以例如以下各種形式中的一者安裝於電子裝置中或自電子裝置拆卸的記憶體：嵌入式通用快閃儲存器（UFS）記憶體裝置、嵌入式多媒體卡（eMMC）、固態驅動機（solid state drive，SSD）、UFS記憶體卡、壓縮快閃（compact flash，CF）卡、保全數位（secure digital，SD）卡、微型SD卡、迷你SD卡、極限數位（extreme digital，xD）卡或記憶條（memory stick）。另外，記憶體系統10可被稱為將資料儲存成非揮發性的儲存裝置。
根據各種實施例，記憶體裝置100可包括記憶體胞元陣列110及控制邏輯電路120。記憶體胞元陣列110可包括多個記憶體胞元。舉例而言，所述多個記憶體胞元可分別包括快閃記憶體胞元。在下文中，以其中所述多個記憶體胞元分別包括反及快閃記憶體胞元的情形作為實例來詳細闡述一些實施例。然而，實施例並非僅限於此。在一些實施例中，所述多個記憶體胞元可包括電阻式記憶體胞元，例如電阻式隨機存取記憶體（resistive random access memory，ReRAM）記憶體胞元、相變RAM（phase change RAM，PRAM）記憶體胞元或磁性RAM（magnetic RAM，MRAM）記憶體胞元。在實施例中，記憶體胞元陣列110可包括三維記憶體胞元陣列。三維記憶體胞元陣列可包括多個反及串，且所述多個反及串中的每一者可包括分別連接至垂直堆疊於基板上的字元線的記憶體胞元。然而，實施例並非僅限於此。在一些實施例中，記憶體胞元陣列110可包括二維記憶體胞元陣列，且所述二維記憶體胞元陣列可包括佈置成列及行的所述多個反及串。
控制邏輯電路120可對記憶體裝置100的所有操作進行操作。舉例而言，基於自記憶體控制器200接收的命令CMD、位址ADDR及控制訊號CTRL，控制邏輯電路120可輸出用於對記憶體胞元陣列110中的資料進行程式化或自記憶體胞元陣列110讀取資料的各種內部控制訊號。
根據各種實施例，記憶體控制器200可包括處理器201、緩衝器分配電路210及主緩衝記憶體220。
記憶體控制器200可因應於來自主機HOST的記錄/讀取請求而控制記憶體裝置100讀取儲存於記憶體裝置100的記憶體胞元陣列110中的資料或者將資料寫入於記憶體裝置100的記憶體胞元陣列110中。舉例而言，記憶體控制器200可包括可對記憶體控制器200中的所有操作進行控制的處理器201。在一些實施例中，處理器201可為中央處理單元（central processing unit，CPU）、微處理器、微控制器或硬體控制邏輯。在一些實施例中，可提供多個處理器201。處理器201可對記憶體裝置100的記憶體操作進行控制。具體而言，記憶體控制器200可向記憶體裝置100提供位址ADDR、命令CMD及控制訊號CTRL，以對記憶體裝置100的寫入操作、讀取操作及抹除操作進行控制。舉例而言，記憶體控制器200可向記憶體裝置100提供用於將資料記錄於記憶體裝置100中的依序寫入命令或隨機寫入命令。作為另一實例，記憶體控制器200可向記憶體裝置100提供用於讀取儲存於記憶體裝置100中的資料的依序讀取命令或隨機讀取命令。
根據實施例，記憶體控制器200可更包括緩衝器分配電路210及主緩衝記憶體220。作為安裝於記憶體控制器200中的緩衝記憶體的主緩衝記憶體220可被稱為內部緩衝記憶體。根據實施例，主緩衝記憶體220可包括用於高速操作的SRAM。由於主緩衝記憶體220安裝於記憶體控制器200中，因此記憶體控制器200的晶片的閘極計數值可能會增大。佈置於記憶體控制器200之外的子緩衝記憶體300可被稱為外部緩衝記憶體。根據實施例，子緩衝記憶體300可包括DRAM。
緩衝器分配電路210可對主緩衝記憶體220與子緩衝記憶體300之間的分配比率進行控制。可以[主緩衝記憶體]:[子緩衝記憶體]的形式表達分配比率。根據實施例，緩衝器分配電路210可基於由記憶體控制器200自主機HOST接收的命令的種類來對分配比率進行控制。舉例而言，記憶體控制器200可自主機HOST接收依序寫入命令。緩衝器分配電路210可因應於所接收的依序寫入命令而請求主緩衝記憶體220及子緩衝記憶體300基於預定義的第一比率來對緩衝器進行分配。預定義的第一比率可以主緩衝記憶體:子緩衝記憶體的形式表達且可為例如5:5。作為另一實例，記憶體控制器200可自主機HOST接收隨機寫入命令、依序讀取命令及隨機讀取命令中的一者。緩衝器分配電路210可因應於所接收的命令而僅請求子緩衝記憶體300基於預定義的第二比率來對緩衝器進行分配。亦即，預定義的第二比率可為例如0:10，或者預定義的第二比率可為1:9。
根據另一實施例，緩衝器分配電路210可基於記憶體控制器200的監視結果值來對主緩衝記憶體220與子緩衝記憶體300之間的分配比率進行控制。舉例而言，緩衝器分配電路210可更包括用於對記憶體控制器200的命令處理速度進行追蹤的監視電路。緩衝器分配電路210可自監視電路接收監視結果值，且當監視結果值小於臨限值時，緩衝器分配電路210可控制主緩衝記憶體220的分配比率增大，以提高命令處理速度，如以下詳細闡述。
圖2是示出根據實施例的記憶體裝置100的方塊圖。
參照圖1及圖2，除了記憶體胞元陣列110及控制邏輯電路120之外，記憶體裝置100可更包括頁緩衝電路130、電壓產生器140及列解碼器150。儘管未示出，然而記憶體裝置100可更包括介面電路，且介面電路可包括資料輸入/輸出電路及命令/位址輸入/輸出電路。
記憶體胞元陣列110可包括多個記憶體區塊BLK1至BLKz，其中z是正整數。所述多個記憶體區塊BLK1至BLKz中的每一者可包括多個頁，所述多個頁中的每一者可包括多個記憶體胞元。舉例而言，記憶體區塊可為抹除單位，且頁可為寫入及讀取單位。所述多個記憶體胞元中的每一者可儲存一或多個位元。具體而言，所述多個記憶體胞元中的每一者可用作單級胞元（single level cell，SLC）、多級胞元（multilevel cell，MLC）、三級胞元（triple level cell，TLC）或四級胞元（quadruple level cell，QLC）。
記憶體胞元陣列110可連接至多條字元線WL、多條串選擇線SSL、多條接地選擇線GSL及多條位元線BL。記憶體胞元陣列110可經由所述多條字元線WL、所述多條串選擇線SSL及所述多條接地選擇線GSL連接至列解碼器150且可經由所述多條位元線BL連接至頁緩衝電路130。在一些實施例中，記憶體胞元陣列110可進一步連接至閘極誘導汲極洩漏（gate induced drain leakage，GIDL）抹除控制線。
在實施例中，記憶體胞元陣列110可包括三維記憶體胞元陣列，且所述三維記憶體胞元陣列可包括多個胞元串或反及串。所述多個胞元串中的每一者可包括分別連接至垂直堆疊於基板上的所述多條字元線的多個記憶體胞元。美國專利出版品第7,679,133號；美國專利出版品第8,553,466號；美國專利出版品第8,654,587號；美國專利出版品第8,559,235號；以及美國專利申請案第2011/0233648號闡述示例性三維記憶體裝置的各個態樣且全文併入本案供參考。
基於自記憶體控制器200接收的命令CMD、位址ADDR及控制訊號CTRL，控制邏輯電路120可輸出用於將資料寫入於記憶體胞元陣列110中或自記憶體胞元陣列110讀取資料的各種控制訊號。控制邏輯電路120可對記憶體裝置100中的所有操作進行控制。具體而言，控制邏輯電路120可向電壓產生器140提供電壓控制訊號CTRL_vol，可向列解碼器150提供列位址X_ADDR且可向頁緩衝電路130提供行位址Y_ADDR。然而，實施例並非僅限於此，且控制邏輯電路120可進一步向電壓產生器140、列解碼器150及頁緩衝電路130提供其他控制訊號。
電壓產生器140可基於電壓控制訊號CTRL_vol產生用於實行程式化操作、讀取操作及抹除操作的各種種類的電壓。具體而言，電壓產生器140可產生字元線電壓VWL、串選擇線電壓VSSL及接地選擇線電壓VGSL，且可將字元線電壓VWL、串選擇線電壓VSSL及接地選擇線電壓VGSL提供至列解碼器150。舉例而言，電壓產生器140可產生程式化電壓、通路電壓（pass voltage）、讀取電壓、程式化驗證電壓或抹除電壓作為字元線電壓VWL。另外，電壓產生器140可進一步產生位元線電壓及共用源極線電壓。
列解碼器150可因應於列位址X_ADDR而選擇所述多條字元線WL中的一者及所述多條串選擇線SSL中的一者。舉例而言，在程式化操作期間，列解碼器150可將程式化電壓施加至程式化執行區段中的選擇字元線，且可將程式化驗證電壓施加至程式化驗證區段中的選擇字元線。頁緩衝電路130可因應於行位址Y_ADDR而選擇所述多條位元線BL中的至少一者。頁緩衝電路130可根據操作模式而作為寫入驅動器或感測放大器進行操作。
圖3是示出根據實施例的記憶體區塊BLK的電路圖。
參照圖3，記憶體區塊BLK可對應於圖2所示多個記憶體區塊BLK1至BLKz中的一者。記憶體區塊BLK可包括反及串或胞元串NS11至NS33，胞元串NS11至NS33可分別連接至位元線BL1至BL3、串選擇線SSL1至SSL3、字元線WL1至WL8及接地選擇線GSL1至GSL3且在垂直方向VD上延伸。此處，胞元串的數目、字元線的數目、位元線的數目、接地選擇線的數目以及串選擇線的數目可根據實施例而發生變化。
位元線BL1至BL3可在第一方向或第一水平方向HD1上延伸，且字元線WL1至WL8可在第二方向或第二水平方向HD2上延伸。胞元串NS11、NS21及NS31可位於第一位元線BL1與共用源極線CSL之間，胞元串NS12、NS22及NS32可位於第二位元線BL2與共用源極線CSL之間，且胞元串NS13、NS23及NS33可位於第三位元線BL3與共用源極線CSL之間。
舉例而言，胞元串NS11可包括串聯連接至彼此的串選擇電晶體SST、多個記憶體胞元MC及接地選擇電晶體GST。串選擇電晶體SST可連接至串選擇線SSL1，且記憶體胞元MC可分別連接至字元線WL1至WL8。接地選擇電晶體GST可連接至接地選擇線GSL1。
在一些實施例中，記憶體區塊BLK可更包括位於位元線BL1至BL3與串選擇線SSL1至SSL3之間的上部GIDL抹除控制線，且每一胞元串可更包括連接至至少一個上部GIDL抹除控制線的至少一個上部GIDL抹除控制電晶體。在一些實施例中，記憶體區塊BLK可更包括位於接地選擇線GSL1至GSL3與共用源極線CSL之間的下部GIDL抹除控制線，且每一胞元串可更包括連接至至少一個下部GIDL抹除控制線的至少一個下部GIDL抹除控制電晶體。
圖4是示出根據實施例的記憶體區塊BLKa的透視圖。
參照圖4，記憶體區塊BLKa可對應於圖2所示多個記憶體區塊BLK1至BLKz中的一者。記憶體區塊BLKa與基板SUB垂直地形成。
基板SUB具有第一導電類型（例如，p型）且在第二水平方向HD2上在基板SUB上延伸。在實施例中，可向基板SUB提供經第二導電類型（例如，n型）雜質摻雜的共用源極線CSL。在實施例中，基板SUB可包含複晶矽，且平板共用源極線CSL可佈置於基板SUB上。在基板SUB上，在第二水平方向HD2上延伸的多個絕緣層IL依序設置於垂直方向VD上且在垂直方向VD上彼此間隔開。舉例而言，所述多個絕緣層IL可包含絕緣材料（例如氧化矽）。
在基板SUB上設置有多個支柱P，所述多個支柱P依序佈置於第一水平方向HD1上且在垂直方向VD上通過所述多個絕緣層IL。舉例而言，所述多個支柱P通過所述多個絕緣層IL且與基板SUB接觸。具體而言，所述多個支柱P中的每一者的表面層S可包含具有第一類型的矽材料且可用作通道區。因此，在一些實施例中，所述多個支柱P中的每一者可被稱為通道結構或垂直通道結構。另一方面，所述多個支柱P中的每一者的內部層I可包含絕緣材料（例如氧化矽或空氣隙）。
沿著所述多個絕緣層IL的暴露表面、所述多個支柱P及基板SUB設置有電荷儲存層CS。電荷儲存層CS可包括閘極絕緣層（或被稱為「穿遂絕緣層」）、電荷陷獲層及阻擋絕緣層。舉例而言，電荷儲存層CS可具有氧化物-氮化物-氧化物（oxide-nitride-oxide，ONO）結構。另外，在電荷儲存層CS的暴露表面上設置有閘極電極GE，例如接地抹除控制線GIDL_GS、字元線WL1至WL8及串選擇線SSL。接地選擇線GSL的數目、字元線WL1至WL8的數目及串選擇線SSL的數目可根據實施例而發生變化。
在所述多個支柱P上分別設置有汲極接觸件或汲極DR。舉例而言，汲極DR可包含經第二導電類型雜質摻雜的矽材料。在汲極DR上設置有在第一水平方向HD1上延伸且在第二水平方向HD2上彼此間隔開特定距離的位元線BL1至BL3。
圖5是示出根據實施例的記憶體控制器200的方塊圖。
參照圖5，記憶體控制器200可包括處理器201、主機介面電路203、緩衝器分配電路210及主緩衝記憶體220，且主機介面電路203可連接至佈置於記憶體控制器200之內的主緩衝記憶體220及佈置於記憶體控制器200之外的子緩衝記憶體300。
主機介面電路203可實行主機HOST與記憶體系統10之間的介接。舉例而言，主機介面電路203可向緩衝器分配電路210提供自主機HOST接收的命令。具體而言，主機介面電路203可向緩衝器分配電路210的命令佇列管理電路213提供命令，使得對所接收的命令進行依序處理。舉例而言，主機介面電路203可請求分配及釋放緩衝記憶體。主機介面電路203可請求緩衝器分配電路210向作為緩衝記憶體的主緩衝記憶體220及子緩衝記憶體300分配緩衝器。主機介面電路203可自緩衝器分配電路210接收操作完成響應且可請求緩衝器分配電路210釋放所分配的緩衝記憶體。
根據各種實施例，緩衝器分配電路210可包括特殊功能暫存器211、命令佇列管理電路213、緩衝器分配處置電路215、緩衝器分配檢查器電路217及監視電路219。
特殊功能暫存器211可儲存緩衝器分配電路210的設定值。舉例而言，特殊功能暫存器211可儲存與多個比率對應的值。處理器201可向特殊功能暫存器211提供控制訊號，以基於表示所述多個比率中的一者的值來對主緩衝記憶體220與子緩衝記憶體300之間的分配比率進行控制。更具體而言，特殊功能暫存器211可自處理器201接收控制訊號且可確定由所接收的控制訊號表示的分配比率或者與控制訊號對應的分配比率。特殊功能暫存器211可向緩衝器分配處置電路215提供所辨識的分配比率。緩衝器分配處置電路215可基於分配比率向主機介面電路203返送緩衝器指標值，所述緩衝器指標值表示欲對主緩衝記憶體220及子緩衝記憶體300中的每一者實行寫入操作的起始點。當處理器201向特殊功能暫存器211提供控制訊號時，緩衝器分配檢查器電路217可被禁用。
特殊功能暫存器211可將監視結果返送至處理器201。監視結果可為藉由對記憶體系統10的效能進行數位化而獲得的值。舉例而言，效能可為每單位時間分配的緩衝記憶體的大小。處理器201可向特殊功能暫存器211提供表示用於監視的時間間隔的控制訊號。特殊功能暫存器211可自監視電路219接收監視結果且可基於控制訊號在每一時間間隔儲存所接收的監視結果。特殊功能暫存器211可接收處理器201的效能檢查請求且可因應於效能檢查請求而向處理器201提供監視結果。根據實施例，處理器201可將基於監視結果而使分配比率發生改變的控制訊號返送至特殊功能暫存器211。
命令佇列管理電路213可儲存及管理自主機HOST接收的命令。舉例而言，命令佇列管理電路213可按照接收次序儲存自主機介面電路203接收的多個命令之中未經處理的命令。舉例而言，命令佇列管理電路213可對命令佇列進行管理，使得可根據先進先出（first in first out，FIFO）來執行所述多個命令。
可基於記憶體控制器200的操作模式而啟用或禁用緩衝器分配檢查器電路217。舉例而言，記憶體控制器200可在第一操作模式下進行操作。在第一操作模式中，可根據預設比率來對緩衝記憶體進行分配，而不論監視結果如何。第一操作模式可被稱為各種用語中的一者，所述各種用語包括固定模式、確定性模式及不可變模式。亦即，當記憶體控制器200的操作模式是第一操作模式時，可根據由處理器201經由特殊功能暫存器211指定的比率來確定主緩衝記憶體220與子緩衝記憶體300之間的分配比率。在一些實施例中，在記憶體控制器200在第一操作模式下進行操作時，儘管自監視電路219輸出的效能結果值被即時降低，然而預設比率可不發生改變。在記憶體控制器200在第一操作模式下進行操作時，緩衝器分配檢查器電路217可被禁用。舉例而言，處理器201可將記憶體控制器200的操作模式設定為第一操作模式，且可因應於第一操作模式而向緩衝器分配檢查器電路217提供非現用（或去能）訊號。緩衝器分配檢查器電路217可因應於所述訊號而進入非現用狀態或閒置狀態。
舉例而言，記憶體控制器200可在第二操作模式下進行操作。在第二操作模式中，對緩衝記憶體進行分配的比率可根據監視結果而發生改變。第二操作模式可被稱為各種用語中的一者，所述各種用語包括浮動模式、靈活模式及自適應模式。舉例而言，處理器201可將記憶體控制器200的操作模式設定為第二操作模式，且可因應於第二操作模式而向緩衝器分配檢查器電路217提供現用（或賦能）訊號。緩衝器分配檢查器電路217可因應於所述訊號而進入現用狀態。緩衝器分配檢查器電路217可進入現用狀態且可自監視電路219接收效能結果值。當效能結果值小於臨限值時，緩衝器分配檢查器電路217可改變主緩衝記憶體220與子緩衝記憶體300之間的分配比率，以改善記憶體系統10的效能。
根據實施例，處理器201可因應於觸發事件而改變操作模式。舉例而言，在初始操作期間，處理器201可總是在第一操作模式下進行操作。處理器201可在每一時間間隔請求效能結果值。在一些實施例中，時間間隔可為預定義的或預設的。處理器201可確定出效能結果值小於觸發事件的臨限值。當效能結果值小於臨限值時，處理器201可將記憶體控制器200的操作模式自第一操作模式改變成第二操作模式，以改善記憶體系統10的效能。舉例而言，當效能結果值小於觸發事件的臨限值時，處理器201可向緩衝器分配檢查器電路217提供賦能訊號。
圖6是示出根據實施例的緩衝器分配處置電路215的操作的流程圖。
參照圖6，在操作610中，緩衝器分配處置電路215可接收分配請求。因應於自主機HOST接收的命令，主機介面電路203可將所接收的命令發射至緩衝器分配電路210的命令佇列管理電路213。命令佇列管理電路213可接收由主機介面電路203接收的命令且可對處理所述命令以向緩衝器分配處置電路215發射分配請求所需的緩衝器大小進行計算。舉例而言，命令佇列管理電路213可請求(M + N)的緩衝記憶體。
在操作620中，緩衝器分配處置電路215可判斷記憶體控制器200的操作模式是否是第一操作模式。舉例而言，記憶體控制器200可在第一操作模式及第二操作模式中的一者下進行操作，在第一操作模式中緩衝器分配電路210中的緩衝器分配檢查器電路217被禁用，在第二操作模式中緩衝器分配電路210中的緩衝器分配檢查器電路217被啟用。緩衝器分配處置電路215可向特殊功能暫存器211發射確定操作模式的請求，或者可向緩衝器分配檢查器電路217發射確定操作模式的狀態請求。
當操作模式是第一操作模式時（操作620，是（YES）），在操作630中，緩衝器分配處置電路215可自特殊功能暫存器211獲得關於主緩衝記憶體220與子緩衝記憶體300之間的分配比率的資訊。換言之，當在操作620中確定出操作模式是第一操作模式時，必須獲得固定的分配比率。因此，緩衝器分配處置電路215可向特殊功能暫存器211請求分配比率資訊且可獲得表示由處理器201設定的比率的分配比率資訊。
當操作模式不是第一操作模式時（操作620，否（NO）），在操作640中，緩衝器分配處置電路215可自緩衝器分配檢查器電路217獲得關於主緩衝記憶體220與子緩衝記憶體300之間的分配比率的資訊。換言之，當在操作620中確定出操作模式是第二操作模式時，分配比率可端視自監視電路219輸出的效能結果值而發生變化。因此，緩衝器分配處置電路215可藉由向緩衝器分配檢查器電路217請求主緩衝記憶體220與子緩衝記憶體300之間的分配比率來獲得分配比率資訊。
在操作650中，緩衝器分配處置電路215可判斷是否欲分配主緩衝記憶體220。當緩衝器分配處置電路215確定出不分配主緩衝記憶體220時（操作650，否），可分配子緩衝記憶體300且所述過程可進行至操作660。
在操作660中，緩衝器分配處置電路215可判斷子緩衝記憶體300當前是否處於完全佔用狀態。在一些實施例中，完全佔用狀態可指分配至子緩衝記憶體300的所有緩衝器容量皆被使用的狀態。在一些實施例中，完全佔用狀態可指藉由分配至子緩衝記憶體300的緩衝記憶體的大小來預先實行寫入操作的狀態。緩衝器分配處置電路215可向緩衝器分配檢查器電路217請求關於子緩衝記憶體300的佔用狀態的資訊。每當緩衝記憶體被分配至子緩衝記憶體300時，緩衝器分配檢查器電路217便可對預先分配的緩衝記憶體的大小進行監視。因此，當預先分配至子緩衝記憶體300的緩衝記憶體的大小等於子緩衝記憶體300的緩衝器容量時，緩衝器分配檢查器電路217可確定出子緩衝記憶體300處於完全佔用狀態。根據實施例，因應於來自緩衝器分配處置電路215的對關於子緩衝記憶體300的佔用狀態的資訊的請求，緩衝器分配檢查器電路217可僅對子緩衝記憶體300是否處於完全佔用狀態作出響應。舉例而言，當子緩衝記憶體300處於完全佔用狀態時，緩衝器分配檢查器電路217可使用一個「邏輯高」位元作出響應，且當子緩衝記憶體300不處於完全佔用狀態而是處於部分佔用狀態時，緩衝器分配檢查器電路217可使用一個「邏輯低」位元作出響應。根據實施例，緩衝器分配檢查器電路217亦可使用子緩衝記憶體300的預先分配的緩衝器容量的特定值來作出響應。在此種情形中，緩衝器分配檢查器電路217使用緩衝器分配處置電路215作出響應的訊號可包括多個位元。緩衝器分配處置電路215可自緩衝器分配檢查器電路217接收關於子緩衝記憶體300的佔用狀態的資訊。
當子緩衝記憶體300不處於完全佔用狀態時（操作660，否），由於可用於實行寫入操作的緩衝器容量保持於分配至子緩衝記憶體300的緩衝器容量中，因此在操作665中，可將緩衝記憶體分配至子緩衝記憶體300。舉例而言，緩衝器分配處置電路215可產生緩衝器指標，所述緩衝器指標表示寫入操作在子緩衝記憶體300中開始的位置。主機介面電路203可經由命令佇列管理電路213接收緩衝器指標且可對欲根據所述緩衝器指標所表示的子緩衝記憶體300的位址實行的寫入操作進行控制。根據各種實施例，在向緩衝器分配檢查器電路217請求關於子緩衝記憶體300的佔用狀態的資訊之前，緩衝器分配處置電路215可自主機介面電路203接收表示子緩衝記憶體300處於完全佔用狀態的資訊。舉例而言，子緩衝記憶體300可因應於所有緩衝記憶體的佔用而向主機介面電路203發射佔用旗標。佔用旗標可為表示緩衝記憶體（主緩衝記憶體220或子緩衝記憶體300）處於完全佔用狀態且緩衝記憶體必須被釋放的旗標訊號。主機介面電路203可將所接收的佔用旗標提供至緩衝器分配處置電路215且可表示子緩衝記憶體300處於完全佔用狀態。
在操作670中，緩衝器分配處置電路215可判斷主緩衝記憶體220當前是否處於完全佔用狀態。在一些實施例中，完全佔用狀態可指分配至主緩衝記憶體220的所有緩衝器容量皆被使用的狀態。在一些實施例中，完全佔用狀態可指藉由分配至主緩衝記憶體220的緩衝記憶體的大小來預先實行寫入操作的狀態。緩衝器分配處置電路215可向緩衝器分配檢查器電路217請求關於主緩衝記憶體220的佔用狀態的資訊。每當緩衝記憶體被分配至主緩衝記憶體220時，緩衝器分配檢查器電路217便可對預先分配的緩衝記憶體的大小進行監視。因此，當預先分配至主緩衝記憶體220的緩衝記憶體的大小等於主緩衝記憶體220的緩衝器容量時，緩衝器分配檢查器電路217可確定出主緩衝記憶體220處於完全佔用狀態。根據實施例，因應於來自緩衝器分配處置電路215的對關於主緩衝記憶體220的佔用狀態的資訊的請求，緩衝器分配檢查器電路217可僅對主緩衝記憶體220是否處於完全佔用狀態作出響應。舉例而言，當主緩衝記憶體220處於完全佔用狀態時，緩衝器分配檢查器電路217可使用一個「邏輯高」位元作出響應，且當主緩衝記憶體220不處於完全佔用狀態而是處於部分佔用狀態時，可使用一個「邏輯低」位元作出響應。根據另一實施例，緩衝器分配檢查器電路217亦可使用主緩衝記憶體220的預先分配的緩衝器容量的特定值來作出響應。在此種情形中，緩衝器分配檢查器電路217使用緩衝器分配處置電路215作出響應的訊號可包括多個位元。當主緩衝記憶體220不處於完全佔用狀態時（操作670，否），在操作695中，緩衝器分配處置電路215可將緩衝記憶體分配至主緩衝記憶體220。舉例而言，緩衝器分配處置電路215可產生緩衝器指標，所述緩衝器指標表示寫入操作在主緩衝記憶體220中開始的位置。主機介面電路203可經由命令佇列管理電路213接收緩衝器指標且可對欲根據所述緩衝器指標所表示的主緩衝記憶體220的位址實行的寫入操作進行控制。根據各種實施例，在向緩衝器分配檢查器電路217請求關於主緩衝記憶體220的佔用狀態的資訊之前，緩衝器分配處置電路215可自主機介面電路203接收表示主緩衝記憶體220處於完全佔用狀態的資訊。舉例而言，主緩衝記憶體220可因應於所有緩衝記憶體的佔用而向主機介面電路203發射佔用旗標。佔用旗標可為表示緩衝記憶體（主緩衝記憶體220或子緩衝記憶體300）處於完全佔用狀態且緩衝記憶體必須被釋放的旗標訊號。主機介面電路203可將所接收的佔用旗標提供至緩衝器分配處置電路215且可表示主緩衝記憶體220處於完全佔用狀態。
當主緩衝記憶體220處於完全佔用狀態時（操作670，是），在操作680中，緩衝器分配處置電路215可對命令進行延遲，直至主緩衝記憶體220被釋放。舉例而言，在操作670中，可確定出主緩衝記憶體220處於完全佔用狀態。換言之，由於在操作670中主緩衝記憶體220處於完全佔用狀態，因此在主緩衝記憶體220中不存在用於分配緩衝器的空閒空間。緩衝器分配處置電路215可對命令佇列管理電路213中的命令進行延遲，直至主緩衝記憶體220被釋放。根據實施例，緩衝器分配處置電路215可將命令延遲預定義時間。預定義時間可長於將主緩衝記憶體220自非佔用狀態轉變成完全佔用狀態並釋放主緩衝記憶體220所花費的平均時間。根據實施例，處理器201可將命令延遲預定義時間且可將經延遲的命令分配至主緩衝記憶體220，以改善記憶體系統10的效能。主緩衝記憶體220在記憶體控制器200的晶片中實施且具有較子緩衝記憶體300的處理速度高的處理速度。因此，當僅由於主緩衝記憶體220處於完全佔用狀態而將欲分配至主緩衝記憶體220的緩衝器分配至子緩衝記憶體300時，記憶體系統10的效能可能會劣化。當考慮到記憶體系統10的效能劣化（包括因將緩衝記憶體分配至記憶體控制器200的晶片之外的子緩衝記憶體300而發生的實體訊號延遲以及因具有低處理速度的子緩衝記憶體300而發生的處理延遲）時，即使命令佇列管理電路213中的命令被延遲預定義時間，當緩衝記憶體被分配至主緩衝記憶體220時，記憶體系統10的效能亦可得到改善。
在操作690中，緩衝器分配處置電路215可判斷主緩衝記憶體220當前是否處於完全佔用狀態。緩衝器分配處置電路215可因應於經過預定義時間而再次向緩衝器分配確認電路217請求關於主緩衝記憶體220的佔用狀態的資訊。當主緩衝記憶體220被釋放達預定義時間時，主緩衝記憶體220可不處於完全佔用狀態。當主緩衝記憶體220不處於完全佔用狀態時（操作690，否），在操作695中，緩衝器分配處置電路215可將緩衝記憶體分配至主緩衝記憶體220。舉例而言，緩衝器分配處置電路215可產生緩衝器指標，所述緩衝器指標表示寫入操作在主緩衝記憶體220中開始的位置。主機介面電路203可經由命令佇列管理電路213接收緩衝器指標且可對欲根據所述緩衝器指標所表示的主緩衝記憶體220的位址實行的寫入操作進行控制。在一個實施例中，緩衝器分配處置電路215可接收表示主緩衝記憶體220被完全佔用的旗標，基於所述旗標指示命令佇列管理電路213待機達預定義時間，且在已經過預定義時間且隨後未接收到所述旗標之後向主緩衝記憶體220分配緩衝器。
根據另一實施例，在操作690中已經過預定義時間之後，主緩衝記憶體220可能仍處於完全佔用狀態（操作690，是）。在此種情形中，緩衝器分配處置電路215可跳過對主緩衝記憶體220實行寫入操作，且可實行對子緩衝記憶體300實行寫入操作的操作660。
圖7是示出根據實施例的處理器201的操作的流程圖。
參照圖7，在操作710中，處理器201可將記憶體控制器200的操作模式設定為第一操作模式。處理器201可在分配緩衝器的過程的初始操作期間首先設定第一操作模式。換言之，處理器201可藉由向緩衝器分配檢查器電路217發射去能訊號來禁用緩衝器分配檢查器電路217。
在操作720中，處理器201可將控制訊號發射至特殊功能暫存器211。根據實施例，控制訊號可用於選擇儲存於特殊功能暫存器211中的所述多個分配比率中的一者。舉例而言，在一些實施例中，處理器201可藉由將控制訊號提供至特殊功能暫存器211來將主緩衝記憶體220與子緩衝記憶體300之間的分配比率設定為1:9。在一些實施例中，處理器201可將直接表示分配比率的分配比率資訊直接發射至特殊功能暫存器211。
在操作730中，處理器201可在每一時間間隔請求效能檢查。時間間隔可為預設的。舉例而言，處理器201可在每一時間間隔向特殊功能暫存器211發射效能檢查請求。特殊功能暫存器211可將自監視電路219接收且儲存於特殊功能暫存器211中的效能結果值提供至處理器201。根據另一實施例，處理器201可在每一預設時間間隔直接向監視電路219請求效能檢查。
在操作740中，處理器201可判斷單位時間內自監視電路219接收的子緩衝記憶體300的佔用旗標的數目是否大於臨限值。佔用旗標可用於表示子緩衝記憶體300處於完全佔用狀態。
當佔用旗標的數目大於臨限值時（操作740，是），在操作750中，處理器201可將記憶體控制器200的操作模式自第一操作模式改變成第二操作模式。當單位時間內接收的佔用旗標的數目大於臨限值時，可意指佔用旗標頻繁產生，此乃因在被固定成當前預設值的分配比率使子緩衝記憶體300處於完全佔用狀態之前命令未被快速處理。因此，處理器201可將其中記憶體控制器200以固定分配比率進行操作的第一操作模式改變成第二操作模式。
在操作760中，處理器201可根據監視結果值以可變方式對分配比率進行設定。因應於記憶體控制器200的操作模式自第一操作模式至第二操作模式的改變，緩衝器分配檢查器電路217可被啟用。緩衝器分配檢查器電路217可對主緩衝記憶體220及子緩衝記憶體300的其餘緩衝器大小進行即時監視。緩衝器分配檢查器電路217可基於監視結果值及其餘緩衝器大小來對主緩衝記憶體220與子緩衝記憶體300之間的分配比率進行控制。舉例而言，當主緩衝記憶體220與子緩衝記憶體300之間的分配比率在第一操作模式中為1:9時，緩衝器分配檢查器電路217可將主緩衝記憶體220與子緩衝記憶體300之間的分配比率控制成1:1，以在第二模式中改善記憶體系統10的效能。
根據各種實施例，當在第二操作模式中監視結果值小於目標效能時，處理器201可改變分配比率。舉例而言，當監視結果值小於目標效能時，處理器201可將主緩衝記憶體220與子緩衝記憶體300之間的分配比率設定為9：1。
圖8是示出根據實施例的緩衝器分配檢查器電路217的操作的流程圖。
參照圖8，在操作810中，緩衝器分配檢查器電路217可基於命令的類型確定主緩衝記憶體220與子緩衝記憶體300之間的第一比率。舉例而言，緩衝器分配檢查器電路217可根據命令佇列管理電路213中的命令的類型而以可變方式對第一比率進行設定。舉例而言，當命令的類型對應於依序寫入命令時，緩衝器分配檢查器電路217可將主緩衝記憶體220與子緩衝記憶體300之間的分配比率設定為1:1。作為另一實例，當命令的類型對應於隨機寫入命令時，緩衝器分配檢查器電路217可將主緩衝記憶體220與子緩衝記憶體300之間的分配比率設定為1:9，此乃因儘管大量的緩衝器容量被分配至子緩衝記憶體300，但可滿足最小效能請求。
在操作820中，緩衝器分配檢查器電路217可接收效能檢查請求且可獲得監視結果值。舉例而言，處理器201可在每一時間間隔向緩衝器分配檢查器電路217發射效能檢查請求。時間間隔可為預定義的或預設的。緩衝器分配檢查器電路217可因應於效能檢查請求自監視電路219接收效能結果值。
在操作830中，緩衝器分配檢查器電路217可判斷效能結果值是否小於臨限值。臨限值可端視命令佇列管理電路213中的命令的類型而發生變化。當效能結果值小於臨限值時（操作830，是），緩衝器分配檢查器電路217可實行操作840。否則，當效能結果值等於或大於臨限值時（操作830，否），所述過程返回至操作820。
在操作840中，緩衝器分配檢查器電路217可確定其餘緩衝器大小。每當緩衝器被分配至主緩衝記憶體220及子緩衝記憶體300時，緩衝器分配檢查器電路217便可記錄緩衝器分配，以對主緩衝記憶體220及子緩衝記憶體300的其餘緩衝器大小進行監視。
在操作850中，緩衝器分配檢查器電路217可將主緩衝記憶體220與子緩衝記憶體300之間的分配比率自第一比率改變成第二比率。舉例而言，當主緩衝記憶體220與子緩衝記憶體300之間的第一比率是1:9且子緩衝記憶體300的其餘緩衝器大小為小的時，緩衝器分配檢查器電路217可以可變方式增大主緩衝記憶體220的比率。舉例而言，緩衝器分配檢查器電路217可以可變方式將主緩衝記憶體220與子緩衝記憶體300之間的分配比率改變成2:8或3:7。
圖9是根據實施例的與記憶體系統的第一操作模式對應的訊號交換圖。
參照圖9，處理器201可向緩衝器分配電路210提供指示緩衝器分配檢查器電路217被禁用的控制訊號。亦即，緩衝器分配電路210可根據固定分配比率來對主緩衝記憶體220及子緩衝記憶體300進行分配。
主機介面電路203可向緩衝器分配電路210提供緩衝器分配請求。主機介面電路203可自主機HOST接收命令且可請求緩衝器分配電路210對用於執行所述命令的緩衝記憶體進行分配。
緩衝器分配電路210可確定出操作模式是第一操作模式。具體而言，在一些實施例中，緩衝器分配電路210可因應於緩衝器分配電路210的非現用狀態而確定出當前操作模式是第一操作模式。在一些實施例中，緩衝器分配電路210可請求特殊功能暫存器211返送操作模式且可基於返送值來確定當前操作模式。
緩衝器分配電路210可以預定義分配比率對緩衝記憶體進行分配。緩衝器分配電路210可因應於自主機介面電路203接收的緩衝器分配請求而經由特殊功能暫存器211獲得分配比率資訊。特殊功能暫存器211可自處理器201接收關於固定分配比率的資訊且可將所接收的資訊儲存於特殊功能暫存器211中。
緩衝器分配電路210可針對主緩衝記憶體220及子緩衝記憶體300中的每一者產生緩衝器指標，且可對主機介面電路203作出響應。舉例而言，緩衝器分配電路210可產生第一緩衝器指標，所述第一緩衝器指標被指定為主緩衝記憶體220的緩衝區且表示寫入操作開始的位置。緩衝器分配電路210可產生第二緩衝器指標，所述第二緩衝器指標被指定為子緩衝記憶體300的緩衝區且表示寫入操作開始的位置。第一緩衝器指標及第二緩衝器指標可由緩衝器分配電路210中的緩衝器分配處置電路215產生。緩衝器分配電路210可向主機介面電路203提供第一緩衝器指標及第二緩衝器指標。
主機介面電路203可基於自緩衝器分配電路210接收的第一緩衝器指標及第二緩衝器指標對主緩衝記憶體220及子緩衝記憶體300中的每一者實行寫入操作。在一些實施例中，主緩衝記憶體220的寫入操作可與子緩衝記憶體300的寫入操作並行實行。舉例而言，當自主機HOST接收到依序寫入命令時，依序寫入命令的至少一些資料被程式化至主緩衝記憶體220，且其餘資料可被程式化至子緩衝記憶體300。
處理器201可向緩衝器分配電路210發射效能檢查請求。可在每一時間間隔將效能檢查請求自處理器201發射至緩衝器分配電路210。時間間隔可為預定義的或預設的。由於緩衝器分配檢查器電路217在第一操作模式中被禁用，因此處理器201可在第一操作模式中在每一時間間隔向緩衝器分配電路210發射效能檢查請求。
緩衝器分配電路210可因應於效能檢查請求而向處理器201提供監視結果值。具體而言，緩衝器分配電路210中的監視電路219可監視並儲存每單位時間分配的緩衝記憶體的大小。舉例而言，監視電路219可對每單位時間分配的緩衝記憶體的大小進行監視且可將監視結果值儲存於特殊功能暫存器211中。緩衝器分配電路210可因應於自處理器201接收的效能檢查請求而經由特殊功能暫存器211對監視結果值作出響應。
處理器201可自緩衝器分配電路210接收監視結果值，且當監視結果值小於臨限值時，處理器201可向緩衝器分配電路210提供經改變分配比率資訊。舉例而言，當初始設定的分配比率是1:9且依序寫入命令被輸入時，監視結果值可被降低至小於臨限值。因此，處理器201可向緩衝器分配電路210提供表示1:1分配比率的經改變分配比率資訊，以改善效能。
主機介面電路203可自主緩衝記憶體220接收佔用旗標。佔用旗標可用於表示主緩衝記憶體220處於完全佔用狀態。主機介面電路203可向緩衝器分配電路210發射緩衝器釋放請求，以釋放主緩衝記憶體220。緩衝器分配電路210可釋放對主緩衝記憶體220的緩衝器分配且可向主機介面電路203發射釋放完成響應。主機介面電路203可基於釋放完成響應再次發射緩衝器分配請求。緩衝器分配電路210可產生緩衝器指標且可將所產生的緩衝器指標提供至主機介面電路203。在一些實施例中，緩衝器指標可對應於主緩衝記憶體220的第一緩衝器指標。主機介面電路203可基於緩衝器指標再次對資料進行程式化。
主機介面電路203可自子緩衝記憶體300接收佔用旗標。佔用旗標可用於表示子緩衝記憶體300處於完全佔用狀態。主機介面電路203可向緩衝器分配電路210發射緩衝器釋放請求，以釋放子緩衝記憶體300。緩衝器分配電路210可釋放對子緩衝記憶體300的緩衝器分配且可向主機介面電路203發射釋放完成響應。主機介面電路203可基於釋放完成響應再次發射緩衝器分配請求。緩衝器分配電路210可產生緩衝器指標且可將所產生的緩衝器指標提供至主機介面電路203。在一些實施例中，緩衝器指標可對應於子緩衝記憶體300的第二緩衝器指標。主機介面電路203可基於緩衝器指標再次對資料進行程式化。
圖10是根據實施例的與記憶體系統的第二操作模式對應的訊號交換圖。
參照圖10，處理器201可向緩衝器分配電路210提供指示緩衝器分配檢查器電路217被啟用的控制訊號。亦即，緩衝器分配電路210可在無需處理器201干預的情況下根據可變分配比率對主緩衝記憶體220及子緩衝記憶體300進行分配。
主機介面電路203可向緩衝器分配電路210提供緩衝器分配請求。主機介面電路203可自主機HOST接收命令且可請求緩衝器分配電路210對用於執行所述命令的緩衝記憶體進行分配。
緩衝器分配電路210可確定出操作模式是第二操作模式。具體而言，在一些實施例中，緩衝器分配電路210可因應於緩衝器分配電路210的現用狀態而確定出當前操作模式是第二操作模式。在一些實施例中，緩衝器分配電路210可請求特殊功能暫存器211返送操作模式且可基於返送值來確定當前操作模式。
緩衝器分配電路210可基於加載命令的類型而以分配比率對緩衝記憶體進行分配。緩衝器分配電路210可因應於自主機介面電路203接收的緩衝器分配請求來確定命令佇列管理電路213中的命令的類型。舉例而言，當依序寫入命令欲由命令佇列管理電路213進行處理時，主緩衝記憶體220與子緩衝記憶體300之間的分配比率可為1:1。作為另一實例，當隨機寫入命令、依序讀取命令及隨機讀取命令中的一者欲由命令佇列管理電路213進行處理時，主緩衝記憶體220與子緩衝記憶體300之間的分配比率可為1:9。
緩衝器分配電路210可針對主緩衝記憶體220及子緩衝記憶體300中的每一者產生緩衝器指標且可對主機介面電路203作出響應。舉例而言，緩衝器分配電路210可產生第一緩衝器指標，所述第一緩衝器指標被指定為主緩衝記憶體220的緩衝區且表示寫入操作開始的位置。緩衝器分配電路210可產生第二緩衝器指標，所述第二緩衝器指標被指定為子緩衝記憶體300的緩衝區且表示寫入操作開始的位置。第一緩衝器指標及第二緩衝器指標可由緩衝器分配電路210中的緩衝器分配處置電路215產生。緩衝器分配電路210可向主機介面電路203提供第一緩衝器指標及第二緩衝器指標。
主機介面電路203可基於自緩衝器分配電路210接收的第一緩衝器指標及第二緩衝器指標來對主緩衝記憶體220及子緩衝記憶體300中的每一者實行寫入操作。在一些實施例中，主緩衝記憶體220的寫入操作可與子緩衝記憶體300的寫入操作並行實行。舉例而言，當自主機HOST接收到依序寫入命令時，依序寫入命令的至少一些資料被程式化至主緩衝記憶體220，且其餘資料可被程式化至子緩衝記憶體300。
緩衝器分配電路210可經由監視電路219對效能進行追蹤。亦即，當監視結果值小於臨限值時，緩衝器分配電路210可對分配比率進行控制。舉例而言，當在執行隨機寫入命令時每單位時間分配的緩衝記憶體的大小小於臨限值時，主緩衝記憶體220的比率可自1:9的設定分配比率增大。
主機介面電路203可自主緩衝記憶體220接收佔用旗標。佔用旗標可用於表示主緩衝記憶體220處於完全佔用狀態。主機介面電路203可向緩衝器分配電路210發射緩衝器釋放請求，以釋放主緩衝記憶體220。緩衝器分配電路210可釋放對主緩衝記憶體220的緩衝器分配且可向主機介面電路203發射釋放完成響應。主機介面電路203可基於釋放完成響應再次發射緩衝器分配請求。緩衝器分配電路210可產生緩衝器指標且可將所產生的緩衝器指標提供至主機介面電路203。在一些實施例中，緩衝器指標可對應於主緩衝記憶體220的第一緩衝器指標。主機介面電路203可基於緩衝器指標再次對資料進行程式化。
主機介面電路203可自子緩衝記憶體300接收佔用旗標。佔用旗標可用於表示子緩衝記憶體220處於完全佔用狀態。主機介面電路203可向緩衝器分配電路210發射緩衝器釋放請求，以釋放子緩衝記憶體300。緩衝器分配電路210可釋放對子緩衝記憶體300的緩衝器分配且可向主機介面電路203發射釋放完成響應。主機介面電路203可基於釋放完成響應再次發射緩衝器分配請求。緩衝器分配電路210可產生緩衝器指標且可將所產生的緩衝器指標提供至主機介面電路203。在一些實施例中，緩衝器指標可對應於子緩衝記憶體300的第二緩衝器指標。主機介面電路203可基於緩衝器指標再次對資料進行程式化。
圖11是示出根據實施例的將記憶體系統應用於固態驅動機（SSD）系統1000的實例的方塊圖。
參照圖11，SSD系統1000可包括主機1100及SSD 1200。SSD 1200經由訊號連接件1201向主機1100發射訊號及自主機1100接收訊號且經由電力連接件1202接收電力。SSD 1200可包括SSD控制器1210、非揮發性記憶體裝置1221至122n、輔助電源供應器1230及緩衝記憶體1240。緩衝記憶體1240可對應於圖1所示子緩衝記憶體300。非揮發性記憶體裝置1221至122n中的每一者可包括反及快閃記憶體。SSD 1200可使用以上參照圖1至圖10闡述的實施例來實施。亦即，根據上述實施例，SSD 1200中所包括的SSD控制器1210可基於命令佇列管理電路213中的命令的類型及效能結果值來自適應地確定不同緩衝記憶體（例如，主緩衝記憶體與子緩衝記憶體）之間的緩衝器分配比率。
儘管已作為實例具體示出並闡述了各種實施例，然而應理解，可在不背離以下申請專利範圍的範圍的條件下進行形式及細節上的各種改變。
10:記憶體系統 100:記憶體裝置 110:記憶體胞元陣列 120:控制邏輯電路 130:頁緩衝電路 140:電壓產生器 150:列解碼器 200:記憶體控制器 201:處理器 203:主機介面電路 210:緩衝器分配電路 211:特殊功能暫存器 213:命令佇列管理電路 215:緩衝器分配處置電路 217:緩衝器分配檢查器電路 219:監視電路 220:主緩衝記憶體 300:子緩衝記憶體 610、620、630、640、650、660、665、670、680、690、695、710、720、730、740、750、760、810、820、830、840、850:操作 1000:固態驅動機（SSD）系統 1100、HOST:主機 1200:固態驅動機（SSD） 1201:訊號連接件 1202:電力連接件 1210:SSD控制器 1221、1222～122n:非揮發性記憶體裝置 1230:輔助電源供應器 1240:緩衝記憶體 ADDR:位址 BL:位元線 BL1:位元線/第一位元線 BL2:位元線/第二位元線 BL3:位元線/第三位元線 BLK、BLK1、BLK2～BLKz、BLKa:記憶體區塊 CMD:命令 CS:電荷儲存層 CSL:共用源極線 CTRL:控制訊號 CTRL_vol:電壓控制訊號 DR:汲極接觸件/汲極 GE:閘極電極 GSL、GSL1、GSL2、GSL3:接地選擇線 GST:接地選擇電晶體 HD1:第一方向/第一水準方向 HD2:第二方向/第二水準方向 I:內部層 IL:絕緣層 MC:記憶體胞元 NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32、NS33:反及串/胞元串 P:支柱 PWR:電力 S:表面層 SIG:訊號 SSL、SSL1、SSL2、SSL3:串選擇線 SST:串選擇電晶體 SUB:基板 VD:垂直方向 VGSL:接地選擇線電壓 VSSL:串選擇線電壓 VWL:字元線電壓 WL、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8:字元線 X_ADDR:列位址 Y_ADDR:行位址
藉由結合附圖閱讀以下詳細說明，將更清楚地理解實施例，在附圖中： 圖1是示出根據實施例的記憶體系統的方塊圖。 圖2是示出根據實施例的記憶體裝置的方塊圖。 圖3是示出根據實施例的記憶體區塊的電路圖。 圖4是示出根據實施例的記憶體區塊的透視圖。 圖5是示出根據實施例的記憶體控制器的方塊圖。 圖6是示出根據實施例的緩衝器分配處置電路的操作的流程圖。 圖7是示出根據實施例的處理器的操作的流程圖。 圖8是示出根據實施例的緩衝器分配檢查器電路的操作的流程圖。 圖9是根據實施例的與記憶體系統的第一操作模式對應的訊號交換圖。 圖10是根據實施例的與記憶體系統的第二操作模式對應的訊號交換圖。 圖11是示出根據實施例的將記憶體系統應用於固態驅動機（SSD）系統的實例的方塊圖。
10:記憶體系統
100:記憶體裝置
110:記憶體胞元陣列
120:控制邏輯電路
200:記憶體控制器
201:處理器
210:緩衝器分配電路
220:主緩衝記憶體
300:子緩衝記憶體
ADDR:位址
CMD:命令
CTRL:控制訊號
HOST:主機

Claims (20)

  1. 一種記憶體系統，包括： 記憶體控制器，被配置成對記憶體裝置進行控制；以及 子緩衝記憶體，佈置於所述記憶體控制器之外， 其中所述記憶體控制器包括： 處理器，被配置成對所述記憶體裝置的記憶體操作進行控制； 主緩衝記憶體，與所述子緩衝記憶體不同且佈置於所述記憶體控制器中；以及 緩衝器分配電路，被配置成對所述子緩衝記憶體與所述主緩衝記憶體之間的分配比率進行控制， 其中所述處理器對所述緩衝器分配電路的操作模式進行設定且所述緩衝器分配電路基於所述操作模式對所述分配比率進行控制。
  2. 如請求項1所述的記憶體系統，其中所述主緩衝記憶體是靜態隨機存取記憶體（SRAM），且 其中所述子緩衝記憶體是動態隨機存取記憶體（DRAM）。
  3. 如請求項1所述的記憶體系統，其中所述緩衝器分配電路包括： 特殊功能暫存器，被配置成自所述處理器接收表示所述分配比率的分配比率資訊且將所述分配比率資訊儲存於所述特殊功能暫存器中； 命令佇列管理電路，被配置成對多個命令進行管理； 緩衝器分配處置電路，被配置成產生指標，所述指標表示對所述主緩衝記憶體及所述子緩衝記憶體的緩衝器分配開始的位置；以及 緩衝器分配檢查器電路，被配置成根據命令的類型以可變方式對所述分配比率進行設定。
  4. 如請求項3所述的記憶體系統，其中在所述緩衝器分配電路在其中所述分配比率固定的操作模式下進行操作時，所述緩衝器分配檢查器電路被禁用。
  5. 如請求項1所述的記憶體系統，其中所述處理器在每一時間間隔向所述緩衝器分配電路發射效能檢查請求且基於所述效能檢查請求接收效能結果值，且 當所述效能結果值小於臨限值時，所述處理器在所述分配比率中增加對所述主緩衝記憶體的分配。
  6. 如請求項3所述的記憶體系統，其中所述緩衝器分配處置電路被配置成： 接收表示所述主緩衝記憶體被完全佔用的旗標， 基於所述旗標指示所述命令佇列管理電路待機達預定義時間，以及 在已經過所述預定義時間且隨後未接收到所述旗標之後，向所述主緩衝記憶體分配緩衝器。
  7. 如請求項1所述的記憶體系統，其中所述記憶體控制器更包括主機介面電路，所述主機介面電路被配置成自主機接收命令且向所述緩衝器分配電路請求緩衝器分配。
  8. 一種記憶體系統，包括： 記憶體控制器，被配置成對記憶體裝置進行控制；以及 子緩衝記憶體，佈置於所述記憶體控制器之外， 其中所述記憶體控制器更包括： 處理器，被配置成對所述記憶體裝置的記憶體操作進行控制； 主緩衝記憶體，與所述子緩衝記憶體不同且佈置於所述記憶體控制器中；以及 緩衝器分配電路，被配置成對所述子緩衝記憶體與所述主緩衝記憶體之間的分配比率進行控制， 其中所述處理器將所述緩衝器分配電路設定成其中所述緩衝器分配電路以可變方式對所述分配比率進行設定的操作模式。
  9. 如請求項8所述的記憶體系統，其中所述主緩衝記憶體是靜態隨機存取記憶體（SRAM），且 其中所述子緩衝記憶體是動態隨機存取記憶體（DRAM）。
  10. 如請求項8所述的記憶體系統，其中所述緩衝器分配電路包括： 命令佇列管理電路，被配置成對多個命令進行管理； 緩衝器分配處置電路，被配置成產生指標，所述指標表示對所述主緩衝記憶體及所述子緩衝記憶體的緩衝器分配開始的位置；以及 緩衝器分配檢查器電路，被配置成根據命令的類型以可變方式對所述分配比率進行設定。
  11. 如請求項10所述的記憶體系統，其中在所述緩衝器分配電路在所述操作模式下進行操作時，所述緩衝器分配檢查器電路被啟用。
  12. 如請求項10所述的記憶體系統，其中所述緩衝器分配檢查器電路被配置成： 對所述主緩衝記憶體及所述子緩衝記憶體中的每一者的其餘緩衝器大小進行監視， 在每一時間間隔接收效能結果值，所述效能結果值表示每單位時間經由監視電路分配的緩衝器的大小，以及 當所述效能結果值小於臨限值時，所述緩衝器分配檢查器電路在所述分配比率中增加對所述主緩衝記憶體的分配。
  13. 如請求項11所述的記憶體系統，其中所述緩衝器分配處置電路被配置成： 接收表示所述主緩衝記憶體被完全佔用的旗標， 基於所述旗標指示所述命令佇列管理電路待機達預定義時間，以及 在已經過所述預定義時間且隨後未接收到所述旗標之後，向所述主緩衝記憶體分配緩衝器。
  14. 如請求項10所述的記憶體系統，其中當所述命令的所述類型對應於依序寫入命令時，所述緩衝器分配檢查器電路將對所述主緩衝記憶體的分配設定成等於對所述子緩衝記憶體的分配。
  15. 如請求項10所述的記憶體系統，其中當所述命令的所述類型對應於除依序寫入命令之外的其餘命令時，所述緩衝器分配檢查器電路將對所述子緩衝記憶體的分配設定成大於對所述主緩衝記憶體的分配。
  16. 如請求項8所述的記憶體系統，其中所述記憶體控制器更包括主機介面電路，所述主機介面電路被配置成自主機接收命令且向所述緩衝器分配電路請求緩衝器分配。
  17. 一種操作記憶體控制器的方法，包括： 自主機接收命令； 將所述記憶體控制器中的緩衝器分配電路的操作模式確定為第一操作模式及第二操作模式中的一者； 當所述緩衝器分配電路處於所述第一操作模式時，將佈置於所述記憶體控制器中的主緩衝記憶體與佈置於所述記憶體控制器之外的子緩衝記憶體之間的分配比率設定成預定義比率；以及 當所述緩衝器分配電路處於所述第二操作模式時，基於所述命令的類型以可變方式對所述分配比率進行設定。
  18. 如請求項17所述的方法，其中以可變方式對所述分配比率進行設定包括： 當所述命令的所述類型是依序寫入命令時，將對所述主緩衝記憶體的分配設定成等於對所述子緩衝記憶體的分配；以及 當所述命令的所述類型是除所述依序寫入命令之外的其餘命令時，將對所述子緩衝記憶體的所述分配設定成大於對所述主緩衝記憶體的所述分配。
  19. 如請求項17所述的方法，更包括： 接收表示所述主緩衝記憶體被完全佔用的旗標； 基於接收到所述旗標而將命令處理延遲預定義時間；以及 在已經過所述預定義時間且隨後未接收到所述旗標之後，向所述主緩衝記憶體分配緩衝器。
  20. 如請求項17所述的方法，更包括： 在每一時間間隔對表示每單位時間分配的緩衝器的大小的效能結果值進行監視；以及 當所述效能結果值小於臨限值時，在所述分配比率中增加對所述主緩衝記憶體的分配。
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US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
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US9563382B2 (en) * 2014-06-05 2017-02-07 Sandisk Technologies Llc Methods, systems, and computer readable media for providing flexible host memory buffer
KR102417977B1 (ko) * 2017-10-19 2022-07-07 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

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