KR20230050020A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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곽동훈
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Abstract

반도체 메모리 장치는 복수의 메모리 블록들 및 콘택 영역을 포함한다. 상기 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 상기 콘택 영역은 상기 복수의 메모리 블록들 사이에 형성된다. 상기 반도체 메모리 장치는 상기 복수의 메모리 블록들 중 상기 콘택 영역에 인접하지 않는 제1 메모리 블록과, 상기 콘택 영역에 인접하는 제2 메모리 블록을 상이하게 사용한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 동작 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 메모리 블록들 및 콘택 영역을 포함한다. 상기 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 상기 콘택 영역은 상기 복수의 메모리 블록들 사이에 형성된다. 상기 반도체 메모리 장치는 상기 복수의 메모리 블록들 중 상기 콘택 영역에 인접하지 않는 제1 메모리 블록과, 상기 콘택 영역에 인접하는 제2 메모리 블록을 상이하게 사용한다.
일 실시 예에서, 상기 반도체 메모리 장치는 비트 라인 및 로직 회로를 더 포함할 수 있다. 상기 비트 라인은 상기 복수의 메모리 블록들 및 상기 콘택 영역의 상부에 위치할 수 있다. 상기 로직 회로는 상기 복수의 메모리 블록들 및 상기 콘택 영역의 하부에 위치할 수 있다.
일 실시 예에서, 상기 로직 회로는 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 동작을 수행하는 주변 회로를 포함할 수 있다. 상기 주변 회로는 상기 선택된 메모리 블록이 상기 제1 메모리 블록인 경우, 상기 동작 시 제1 파라미터를 사용하고, 상기 선택된 메모리 블록이 상기 제2 메모리 블록인 경우, 상기 동작 시 상기 제1 파라미터와 상이한 제2 파라미터를 사용할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치는 상기 제1 메모리 블록에는 사용자 데이터를 저장하고, 상기 제2 메모리 블록에는 시스템 데이터를 저장할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록에 포함된 메모리 셀들에는 각각 N 비트가 저장되고, 상기 제2 메모리 블록에 포함된 메모리 셀들에는 각각 M 비트가 저장될 수 있다. 여기에서, 상기 N은 0보다 큰 자연수이고, 상기 M은 상기 N보다 큰 자연수일 수 있다.
일 실시 예에서, 상기 제1 메모리 블록에 포함된 메모리 셀들에는 각각 N 비트가 저장되고, 상기 제2 메모리 블록에 포함된 메모리 셀들에는 각각 M 비트가 저장될 수 있다. 여기에서, 상기 M은 0보다 큰 자연수이고, 상기 N은 상기 M보다 큰 자연수일 수 있다.
일 실시 예에서, 상기 제2 메모리 블록의 프로그램-소거 카운트 값이 미리 결정된 임계값을 초과하는 경우, 상기 반도체 메모리 장치는 상기 제2 메모리 블록을 상기 제1 메모리 블록과 실질적으로 동일하게 사용할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 메모리 컨트롤러로부터 복수의 메모리 블록들 중 타겟 메모리 블록에 대한 커맨드를 수신하고, 상기 타겟 메모리 블록의 타입에 기초하여, 상기 커맨드에 대응하는 동작을 수행하기 위한 동작 파라미터를 결정하며, 상기 결정된 동작 파라미터에 기초하여, 상기 타겟 메모리 블록을 대상으로 상기 동작을 수행한다.
일 실시 예에서, 상기 복수의 메모리 블록들 사이에 콘택 영역이 형성될 수 있다. 상기 복수의 메모리 블록들 중 상기 콘택 영역에 인접하지 않은 메모리 블록의 타입은 제1 메모리 블록이고, 상기 콘택 영역에 인접한 메모리 블록은 제2 메모리 블록일 수 있다.
일 실시 예에서, 상기 동작 파라미터를 결정하는 단계는 상기 타겟 메모리 블록의 타입을 확인하는 단계 및 상기 타겟 메모리 블록이 상기 제1 메모리 블록인 경우, 제1 파라미터를 선택하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 동작 파라미터를 결정하는 단계는, 상기 타겟 메모리 블록이 상기 제2 메모리 블록인 경우, 상기 제1 파라미터와 상이한 제2 파라미터를 선택하는 단계를 더 포함할 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 복수의 메모리 블록들 중, 콘택 영역에 인접하지 않는 메모리 블록들을 제1 메모리 블록으로 결정하고, 상기 콘택 영역에 인접하는 메모리 블록들을 제2 메모리 블록으로 결정하고, 상기 제2 메모리 블록들에 속하는 메모리 블록들 중 어느 하나를 타겟 메모리 블록으로 결정하며, 상기 타겟 메모리 블록의 프로그램-소거 카운트 값을 확인하고, 상기 프로그램-소거 카운트 값이 미리 결정된 임계값보다 큰 경우, 상기 타겟 메모리 블록을 상기 제1 메모리 블록으로 전환한다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 프로그램-소거 카운트 값이 미리 결정된 임계값보다 크지 않은 경우, 상기 타겟 메모리 블록을 상기 제2 메모리 블록으로 유지하는 단계를 더 포함할 수 있다.
본 기술은 동작 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 반도체 메모리 장치(10)를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 주변 회로(30)에 대한 일 실시 예를 나타내는 블록도이다.
도 3은 일 실시 예에 따른 메모리 블록을 나타내는 등가 회로도이다.
도 4는 메모리 셀 어레이의 비트 라인 상부에 위치하는 도전층을 나타내는 도면이다.
도 5는 메모리 셀 어레이에 포함되는 복수의 플레인들을 예시적으로 나타내는 도면이다.
도 6은 플레인 내에 속하는 복수의 메모리 블록들의 배치를 예시적으로 나타내는 도면이다.
도 7은 도 6의 메모리 블록들에 포함된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 그래프이다.
도 8은 콘택 영역과 인접한 메모리 블록들 및 그 이외의 메모리 블록들에 각각 포함된 메모리 셀들의 문턱 전압 분포 폭을 설명하기 위한 그래프이다.
도 9는 본 발명의 일 실시 예에 따라, 콘택 영역과 인접하지 않은 제1 메모리 블록들 및 콘택 영역과 인접한 제2 메모리 블록들의 동작 조건을 상이하게 적용하는 반도체 메모리 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 도 10의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 12는 본 발명의 또 다른 실시 예에 따라, 제1 메모리 블록들 및 제2 메모리 블록들의 용도를 상이하게 적용하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 실시 예에 따라, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수보다, 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 상대적으로 적은 반도체 메모리 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 또 다른 실시 예에 따라, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수보다, 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 상대적으로 많은 반도체 메모리 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 16은 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 17은 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 반도체 메모리 장치(10)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 로직 회로(LC) 및 메모리 셀 어레이(40)를 포함한다. 로직 회로(LC)는 내부 전압 생성부(Internal Voltage Generator: 20) 및 주변 회로(Peripheral Circuit: 30)을 포함할 수 있다.
내부 전압 생성부(20)는 외부 전압을 수신하여 다양한 내부 전압들을 생성하도록 구성될 수 있다. 일 실시 예로서 내부 전압들은 내부 접지 전압 및 내부전원전압을 포함할 수 있다.
주변 회로(30)는 메모리 셀 어레이(40)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(40)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(40)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(30)를 활성화시키기 위해 필요한 내부 전압들은 내부 전압 생성부(20)로부터 생성되어 주변 회로(30)로 공급될 수 있다.
도 2는 도 1에 도시된 주변 회로(30)에 대한 일 실시 예를 나타내는 블록도이다.
도 2를 참조하면, 주변 회로(30)는 제어 로직(Control Logic: 39), 동작 전압 생성부(Operation Voltage Generator: 31), 로우 디코더(Row decoder: 33), 소스 라인 드라이버(Source Line Driver: 37), 및 페이지 버퍼 그룹(Page Buffer Group: 35)을 포함할 수 있다.
메모리 셀 어레이(40)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 하나 이상의 드레인 셀렉트 라인들(DSLs), 다수의 워드 라인들(WLs), 하나 이상의 소스 셀렉트 라인들(SSLs), 다수의 비트 라인들(BLs) 및 적어도 하나의 공통 소스 라인(CSL)에 연결될 수 있다.
제어 로직(39)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(30)를 제어할 수 있다.
동작 전압 생성부(31)는 제어 로직(39)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(VOPs)을 생성할 수 있다. 동작 전압들(VOPs)은 프로그램 전압, 검증 전압, 패스 전압, 셀렉트 라인 전압 등을 포함할 수 있다.
로우디코더(33)는 제어 로직(39)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들(DSLs), 워드 라인들(WLs) 및 소스 셀렉트 라인들(SSLs)에 동작 전압들(VOPs)을 인가하도록 구성될 수 있다.
소스 라인 드라이버(37)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 소스 라인 드라이버(37)는 제어 로직(39)의 제어에 응답하여 공통 소스 라인(CSL)의 디스차지 동작을 수행하도록 구성될 수 있다. 소스 라인 드라이버(37)는 제어 로직(39)의 제어에 응답하여 소거 동작 시, 공통 소스 라인(CSL)에 프리 소거 전압 및 소거 전압을 인가할 수 있다.
페이지 버퍼 그룹(35)은 비트 라인들(BLs)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 페이지 버퍼 그룹(35)은 제어 로직(39)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 프로그램할 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(35)은 제어 로직(39)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BLs)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(35)은 제어 로직(39)의 제어에 응답하여 비트 라인들(BLs)을 선택적으로 플로팅시킬 수 있다.
내부 전압 생성부(20)로부터 출력된 내부 전압들은 주변 회로(30)로 공급될 수 있다. 일 실시 예로서, 내부 전압 생성부(20)로부터 내부 접지 전압(VSSI)이 출력될 수 있다. 내부 접지 전압(VSSI)은 메모리 셀 어레이(40)에 중첩된 배선을 경유하여 주변 회로(30)에 공급될 수 있다.
도 3은 일 실시 예에 따른 메모리 블록을 나타내는 등가 회로도이다.
도 3을 참조하면, 메모리 블록은 공통 소스 라인(CSL)에 공통으로 연결된 다수의 메모리 셀 스트링들(STR)을 포함할 수 있다. 메모리 셀 스트링들(STR)은 다수의 비트 라인들(BL1 내지 BLm)에 연결될 수 있다. 메모리 스트링들(STR)은 비트 라인들(BL1 내지 BLm)에 각각 연결된 다수의 컬럼 그룹들로 구분될 수 있다. 각 컬럼 그룹의 메모리 스트링들(STR)은 그에 대응하는 비트 라인에 병렬로 연결될 수 있다.
메모리 셀 스트링들(STR) 각각은 그에 대응하는 비트 라인과 공통 소스 라인(CSL) 사이에 배치된 하나 이상의 드레인 셀렉트 트랜지스터들, 다수의 메모리 셀들 및 하나 이상의 소스 셀렉트 트랜지스터들을 포함할 수 있다. 드레인 셀렉트 트랜지스터들 각각의 게이트는 그에 대응하는 드레인 셀렉트 라인에 연결되고, 메모리 셀들 각각의 게이트는 그에 대응하는 워드 라인에 연결되고, 소스 셀렉트 트랜지스터들 각각의 게이트는 그에 대응하는 소스 셀레트 라인에 연결될 수 있다.
일 실시 예로서, 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 라인(DSL), 다수의 워드 라인들(WL1 내지 WLn), 소스 셀렉트 라인(SSL)에 연결될 수 있다. 이 경우, 메모리 셀 스트링들(STR) 각각은 드레인 셀렉트 라인(DSL)에 연결된 드레인 셀렉트 트랜지스터(DST), 워드 라인들(WL1 내지 WLn)에 연결된 메모리 셀들(MC), 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다.
다수의 메모리 셀들(MC)은 직렬로 연결될 수 있다. 다수의 메모리 셀들(MC)과 그에 대응하는 비트 라인 사이에 드레인 셀렉트 트랜지스터(DST)가 배치될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 그에 대응하는 비트 라인에 연결된 접합 영역을 포함할 수 있다. 다수의 메모리 셀들(MC)과 공통 소스 라인(CSL) 사이에 소스 셀렉트 트랜지스터(SST)가 배치될 수 있다. 소스 셀렉트 트랜지스터(SST)는 공통 소스 라인(CSL)에 연결된 접합영역을 포함할 수 있다.
메모리 셀 스트링들(STR) 각각의 구조는 도 3에 도시된 실시 예로 제한되지 않는다. 일 실시 예로서, 각각의 메모리 스트링(STR)은, 직렬로 연결된 다수의 메모리 셀들(MC)과 그에 대응하는 비트 라인 사이에 배치됨과 아울러 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 이 경우, 비트 라인들(BL1 내지 BLm)과 워드 라인들(WL1 내지 WLn) 사이에 2개 이상의 드레인 셀렉트 라인들이 배치될 수 있다. 일 실시 예로서, 각각의 메모리 스트링(STR)은, 직렬로 연결된 다수의 메모리 셀들(MC)과 공통 소스 라인(CSL) 사이에 배치됨과 아울러 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들을 포함할 수 있다. 이 경우, 공통 소스 라인(CSL)과 워드 라인들(WL1 내지 WLn) 사이에 2개 이상의 소스 셀렉트 라인들이 배치될 수 있다.
일 실시 예로서, 워드 라인들(WL1 내지 WLn) 중 적어도 하나는 더미 워드 라인으로 이용될 수 있다. 예를 들어, 소스 셀렉트 라인(SSL)에 인접한 워드 라인(WL1) 또는 드레인 셀렉트 라인(DSL)에 인접한 워드 라인(WLn) 중 적어도 하나는 더미 워드 라인으로 이용될 수 있다.
도 4는 메모리 셀 어레이의 비트 라인 상부에 위치하는 도전층을 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(40)는 공통 소스 라인(CSL)과 비트 라인들(BL1 내지 BLm) 사이에 배치될 수 있다. 메모리 셀 어레이(40)는 게이트 적층체들(GST) 및 게이트 적층체들(GST)을 각각 관통하는 채널 구조들(CH)을 포함할 수 있다. 비트 라인들(BL1 내지 BLm)은 제1 방향(D1)으로 연장될 수 있다. 도 4에는 도시되어 있지 않으나, 복수의 워드 라인들이 제2 방향(D2)으로 연장될 수 있다. 한편, 채널 구조들(CH)은 제3 방향(D3)으로 연장될 수 있다.
게이트 적층체들(GST)은 서로 이격될 수 있다. 도 4는 도전성의 소스 콘택 구조(SCT)를 사이에 두고 서로 이격된 2개의 게이트 적층체들(GST)을 나타낸다. 메모리 셀 어레이(40)는 도 4에 도시된 구조 이외에, 서로 이격된 3개 이상의 다수의 게이트 적층체들(GST)을 포함할 수 있다.
채널 구조들(CH) 각각은 공통 소스 라인(CSL)에 연결된 일단 및 비트 라인들(BL1 내지 BLm) 중 그에 대응하는 비트 라인에 연결된 타단을 포함할 수 있다. 채널 구조들(CH) 각각과 공통 소스 라인(CSL)은 직접 연결될 수 있다. 또는 채널 구조들(CH) 각각과 공통 소스 라인(CSL) 사이에 이들을 연결하기 위한 하부 채널 구조 또는 콘택 구조가 형성될 수 있다. 채널 구조들(CH) 각각과 그에 대응하는 비트 라인은 직접 연결될 수 있다. 또는 채널 구조들(CH) 각각과 그에 대응하는 비트 라인 사이에 이들을 연결하기 위한 콘택구조가 형성될 수 있다.
채널 구조들(CH)은 그에 대응하는 게이트 적층체 내부에서 지그재그로 배열되거나, 매트릭스형으로 배열될 수 있다.
공통 소스 라인(CSL)은 로직 회로(LC)를 포함하는 기판 상에 형성될 수 있다. 공통 소스 라인(CSL)은 게이트 적층체들(GST)에 비중첩된 콘택 영역(CTA)을 포함할 수 있다. 일 실시 예로서, 공통 소스 라인(CSL)의 콘택 영역(CTA)은 서로 이웃한 게이트 적층체들(GST) 사이에 배치될 수 있다. 소스 콘택 구조(SCT)는 공통 소스 라인(CSL)의 콘택 영역(CTA)으로부터 상부 도전층(L1)을 향해 연장될 수 있다.
일 실시 예에서, 도 4에 도시된 바와 같이 상부 도전층(L1)은 공통 소스 라인(CSL)을 도 2에 도시된 소스 라인 드라이버(37)에 연결시키는데 이용될 수 있다. 이로써, 공통 소스 라인(CSL)의 전위 레벨은 상부 도전층(L1)을 경유하여 도 2에 도시된 소스 라인 드라이버(37)를 통해 디스차지될 수 있다. 또한, 소거 동작 동안 도 2에 도시된 소스 라인 드라이버(37)를 통해 제공되는 소거 전압이 상부 도전층(L1)을 경유하여 공통 소스 라인(CSL)에 전송할 수 있다. 그러나, 본 발명의 실시 예는 이에 한정되지 않는다. 본 발명의 실시 예에 따른 상부 도전층(L1)은 공통 소스 라인(CSL)과 연결되지 않을 수 있다. 이 경우, 상부 도전층(L1)은 공통 소스 라인(CSL)을 도 2에 도시된 소스 라인 드라이버(37)에 연결시키는 목적 이외의 다른 목적으로 사용될 수 있다. 예를 들어, 상부 도전층(L1)은 도 2에 도시된 내부 전압 생성부(20) 및 주변 회로(30)를 서로 연결하는 배선들로 이용될 수 있다.
한편, 도 4에서 비트 라인들(BL1 내지 BLm) 사이에 하나의 상부 도전층(L1)이 형성되는 것으로 도시되어 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 방향(D1) 또는 제2 방향(D2)으로 배치된 복수의 상부 도전층이 형성될 수도 있다. 또한, 제3 방향(D3)으로 배치된 복수의 상부 도전층이 형성될 수도 있다.
상부 도전층(L1)은 저저항 금속을 포함할 수 있다. 상부 도전층(L1)은 구리, 알루미늄 등의 금속을 포함할 수 있다.
도 4를 참조하면, 게이트 적층체들(GST)에 비중첩된 콘택 영역(CTA)을 통해 공통 소스 라인(CSL)이 상부 도전층과 연결된 것으로 도시되어 있다. 다른 실시 예에서, 콘택 영역(CTA)을 통해 비트 라인들(BL1~BLm)이 로직 회로(LC)에 연결될 수 있다.
도 5는 메모리 셀 어레이에 포함되는 복수의 플레인들을 예시적으로 나타내는 도면이다. 도 5를 참조하면, 메모리 셀 어레이(40)는 네 개의 플레인들(41~44)을 포함하는 것으로 도시되었다. 그러나, 이는 예시적인 것으로서 메모리 셀 어레이(40)에 포함되는 플레인의 개수는 이에 한정되지 않는다. 예를 들어, 메모리 셀 어레이(40)는 두 개의 플레인을 포함할 수도 있고, 하나의 플레인만을 포함할 수도 있다.
메모리 셀 어레이(40)에 포함된 각각의 플레인들(41~44)은 복수의 메모리 블록들을 포함할 수 있다. 한편, 메모리 셀 어레이(40)에 포함된 각각의 플레인들은 도 4의 게이트 적층체들(GST)로 구성될 수 있다.
도 6은 플레인 내에 속하는 복수의 메모리 블록들의 배치를 예시적으로 나타내는 도면이다. 도 6을 참조하면, 도 5의 플레인들(41~44) 중 플레인(41)의 구조를 예시적으로 도시하였다. 다만, 나머지 다른 플레인들(42~44) 또한 도 5의 플레인(41)과 동일한 구조를 가질 수 있다.
도 6을 참조하면, 플레인(41)은 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 제1 방향(D1)으로 연속적으로 배치될 수 있다. 한편, 메모리 블록들(BLK1~BLKz) 상부에서 비트 라인들(BL1~BLm)이 각각 제1 방향(D1)으로 연장될 수 있다. 비트 라인들(BL1~BLm)은 제2 방향(D2)으로 순차적으로 배치될 수 있다.
도 6에 도시된 메모리 블록들(BLK1~BLKz) 사이에 콘택 영역(CTA)이 형성될 수 있다. 도 4에 도시된 바와 같이, 콘택 영역(CTA)은 게이트 적층체(GST) 사이의 영역일 수 있다. 따라서, 도 6에서, 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 하나의 게이트 적층체(GST)를 형성할 수 있다. 또한, 제j 내지 제p 메모리 블록들(BLKj~BLKp)은 하나의 게이트 적층체(GST)를 형성할 수 있다. 한편, 제q 내지 제z 메모리 블록들(BLKq~BLKz) 또한 하나의 게이트 적층체(GST)를 형성할 수 있다.
콘택 영역(CTA)에서 비트 라인 콘택(BC)이 형성될 수 있다. 메모리 블록들(BLK1~BLKz) 상부에 형성된 비트 라인들(BL1~BLm)을 메모리 블록들 하부에 형성된 로직 회로(LC)와 연결하기 위해 비트 라인 콘택(BC)들이 콘택 영역(CTA)에 형성될 수 있다.
콘택 영역(CTA)에 인접하여 위치하지 않는 메모리 블록들(BLK1~BLK(i-1), BLK(j+1)~BLK(p-1), BLK(q+1)~BLKz)은, 다른 메모리 블록들에 의해 둘러 쌓이도록 형성된다. 이에 따라, 인접하여 위치하는 두 개의 메모리 블록들로부터 커플링에 의한 간섭 효과를 상대적으로 많이 받게 된다. 반면, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)는 다른 메모리 블록들과는 달리, 메모리 블록들에 둘려쌓여 있지 않다. 따라서, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)은 다른 메모리 블록들로부터 커플링에 의한 간섭 효과를 상대적으로 적게 받게 된다. 이에 따라, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)은 나머지 메모리 블록들(BLK1~BLK(i-1), BLK(j+1)~BLK(p-1), BLK(q+1)~BLKz)에 비하여 셀 특성이 우수하다.
본 발명의 실시 예들에 의하면, 셀 특성이 우수한 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)과 나머지 메모리 블록들(BLK1~BLK(i-1), BLK(j+1)~BLK(p-1), BLK(q+1)~BLKz)의 동작 조건 및 용도 등을 상이하게 적용한다. 이에 따라, 본 발명의 실시 예들에 의하면 메모리 셀 어레이에 포함된 메모리 블록들을 효율적으로 이용할 수 있다. 결과적으로, 반도체 메모리 장치의 동작 성능이 향상된다.
도 7은 도 6의 메모리 블록들에 포함된 메모리 셀들의 문턱 전압 분포를 설명하기 위한 그래프이다. 도 7의 그래프에서, 가로축은 메모리 셀의 문턱 전압(Vth)을 나타내고, 세로축은 각 문턱 전압(Vth)에 대응하는 메모리 셀들의 개수를 나타낸다.
도 7을 참조하면, 동일한 조건으로 프로그램 동작을 수행한 경우, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)에 포함된 메모리 셀들의 문턱 전압 분포(DSB1)와, 콘택 영역(CTA)에 인접하여 위치하지 않는 메모리 블록들(BLK1~BLK(i-1), BLK(j+1)~BLK(p-1), BLK(q+1)~BLKz)에 포함된 메모리 셀들의 문턱 전압 분포(DSB2)가 도시되어 있다. 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)에 포함된 메모리 셀들의 문턱 전압 분포(DSB1)의 경우, 제1 분포 폭(W1)을 가지며, 콘택 영역(CTA)에 인접하여 위치하지 않는 메모리 블록들(BLK1~BLK(i-1), BLK(j+1)~BLK(p-1), BLK(q+1)~BLKz)에 포함된 메모리 셀들의 문턱 전압 분포(DSB2)의 경우, 제2 분포 폭(W2)을 갖는다. 제1 분포 폭(W1)이 제2 분포 폭(W2)보다 좁기 때문에, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들(BLKi, BLKj, BLKp, BLKq)의 경우 프로그램 동작, 리드 동작 또는 소거 동작에 있어서 상대적으로 우수한 동작 특성을 가질 수 있다.
도 8은 콘택 영역과 인접한 메모리 블록들 및 그 이외의 메모리 블록들에 각각 포함된 메모리 셀들의 문턱 전압 분포 폭을 설명하기 위한 그래프이다. 도 8의 그래프에서, 가로축은 메모리 블록(BLK1)으로부터의 거리를 나타내고, 세로축은 메모리 블록(BLK1)으로부터의 거리에 따라 위치하는 메모리 블록들에 포함된 메모리 셀들의 문턱 전압 분포의 폭을 나타낸다.
도 8을 참조하면, 점선으로 표시된 위치에 콘택 영역(CTA)이 형성되어 있고, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들에 포함된 메모리 셀들의 문턱 전압은 제1 분포 폭(W1)을 갖는 것을 알 수 있다. 또한, 콘택 영역(CTA)에 인접하여 위치하지 않는 메모리 블록들에 포함된 메모리 셀들의 문턱 전압은 제1 분포 폭(W1)보다 큰 제2 분포 폭(W2)을 갖는 것을 알 수 있다. 이와 같이, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들과 나머지 메모리 블록들이 서로 다른 문턱 전압 분포 특성을 가지므로, 콘택 영역(CTA)에 인접하여 위치하는 메모리 블록들과 나머지 메모리 블록들의 동작 조건 및 용도 등을 상이하게 적용한다. 이에 따라, 본 발명의 실시 예들에 의하면 메모리 셀 어레이에 포함된 메모리 블록들을 효율적으로 이용할 수 있다. 결과적으로, 반도체 메모리 장치의 동작 성능이 향상된다.
도 9는 본 발명의 일 실시 예에 따라, 콘택 영역과 인접하지 않은 제1 메모리 블록들 및 콘택 영역과 인접한 제2 메모리 블록들의 동작 조건을 상이하게 적용하는 반도체 메모리 장치를 설명하기 위한 도면이다.
도 9를 참조하면, 제1 플레인(41)에 포함된 메모리 블록들(BLK1~BLKz)을 제1 메모리 블록들과 제2 메모리 블록들로 구분할 수 있다. 제1 메모리 블록들(BLK1~BLK(i-1), BLK(j+1)~BLK(p-1), BLK(q+1)~BLKz)은 콘택 영역(CTA)에 인접하지 않는 메모리 블록들이고, 제2 메모리 블록들(BLKi, BLKj, BLKp, BLKq)은 콘택 영역(CTA)에 인접하는 메모리 블록들이다. 도 9에서, 인접하는 메모리 블록들은 빗금으로 표시되었다.
본 발명의 일 실시 예에 의하면, 제1 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들과, 제2 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들을 상이하게 적용할 수 있다. 상기 동작은 프로그램 동작, 리드 동작 또는 소거 동작 중 어느 하나일 수 있다. 상기 동작 파라미터들은 프로그램 동작에 사용되는 파라미터들, 리드 동작에 사용되는 파라미터들 또는 소거 동작에 사용되는 파라미터들 중 어느 하나일 수 있다.
예를 들어, 프로그램 동작의 경우, 상기 동작 파라미터는 선택된 워드 라인에 인가되는 프로그램 전압, 비선택된 워드 라인에 인가되는 프로그램 패스 전압, 프로그램 허용 셀과 연결된 비트 라인에 인가되는 프로그램 허용 전압, 프로그램 금지 셀과 연결된 비트 라인에 인가되는 프로그램 금지 전압, 검증 동작에서 사용되는 검증 전압들 중 적어도 하나를 포함할 수 있다. 그 외에도, 프로그램 동작에서 사용되는 다양한 파라미터들이 상기 동작 파라미터에 포함될 수 있다.
다른 예로서, 리드 동작의 경우, 상기 동작 파라미터는 선택된 워드 라인에 인가되는 리드 전압, 비선택된 워드 라인에 인가되는 리드 패스 전압, 비트 라인 프리차지에 사용되는 프리차지 전압 또는 프리차지 시간 중 적어도 하나를 포함할 수 있다. 그 외에도, 리드 동작에서 사용되는 다양한 파라미터들이 상기 동작 파라미터에 포함될 수 있다.
또다른 예로서, 소거 동작의 경우, 상기 동작 파라미터는 선택된 메모리 블록과 연결된 공통 소스 라인 또는 비트 라인을 통해 인가되는 소거 전압, 메모리 셀을의 문턱 전압이 충분히 낮아졌는지 확인하기 위한 소거 검증 전압 중 적어도 하나를 포함할 수 있다. 그 외에도, 소거 동작에서 사용되는 다양한 파라미터들이 상기 동작 파라미터에 포함될 수 있다.
이와 같이, 제1 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들과, 제2 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들을 상이하게 적용함으로써, 제1 메모리 블록들 및 제2 메모리 블록들 각각의 동작 성능을 최대한으로 이끌어낼 수 있다. 제1 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들과, 제2 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들을 상이하게 적용하는 실시 예에 대해서는 도 10 및 도 11을 참조하여 보다 자세히 설명하기로 한다.
본 발명의 다른 실시 예에 의하면, 제1 메모리 블록들에 저장되는 데이터의 종류와, 제2 메모리 블록들에 저장되는 데이터의 종류를 상이하게 적용할 수 있다. 예를 들어, 상대적으로 넓은 문턱 전압 분포 폭을 갖는 메모리 셀들을 포함하는 제1 메모리 블록들에는 사용자 데이터를 저장하고, 상대적으로 좁은 문턱 전압 분포 폭을 갖는 메모리 셀들을 포함하는 제2 메모리 블록들에는 시스템 데이터를 저장할 수 있다. 사용자 데이터는 메모리 시스템의 외부로부터 메모리 시스템에 입력되는 데이터일 수 있다. 시스템 데이터는 반도체 메모리 장치의 동작에 필요한 데이터일 수 있다. 일 예로서, 시스템 데이터는 반도체 메모리 장치의 동작에 필요한 파라미터를 포함할 수 있다. 다른 예로서, 시스템 데이터는 외부의 메모리 컨트롤러가 반도체 메모리 장치의 동작을 제어하기 위해 필요로 하는 관리 정보를 포함할 수 있다. 예시적으로, 시스템 데이터는 메모리 시스템의 부팅 시 실행되는 부트 코드를 포함할 수 있다. 다른 예로서, 시스템 데이터는 반도체 메모리 장치에 저장된 데이터들에 대한 메타 데이터를 포함할 수 있다. 예시적으로, 메타 데이터는 논리 주소-물리 주소를 맵핑하는 맵핑 데이터를 포함할 수 있다. 또다른 예로서, 시스템 데이터는 반도체 메모리 장치에 저장된 데이터의 리드 시 에러 정정을 위해 사용되는 패리티 데이터를 포함할 수 있다.
이와 같이, 반도체 메모리 장치의 동작에 필요한 시스템 데이터를 보다 신뢰성이 높은 제2 메모리 블록들에 저장함으로써, 반도체 메모리 장치의 동작 안정성을 향상시킬 수 있다. 제1 메모리 블록들에 저장되는 데이터의 종류와, 제2 메모리 블록들에 저장되는 데이터의 종류를 상이하게 적용하는 실시 예에 대해서는 도 12를 참조하여 더욱 자세하게 설명하기로 한다.
본 발명의 또다른 실시 예에 의하면, 제1 메모리 블록들에 포함된 메모리 셀들에 각각 저장되는 비트 수와, 제2 메모리 블록들에 포함된 메모리 셀들에 각각 저장되는 비트 수를 서로 상이하게 적용할 수 있다. 일 예로서, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수 보다 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 적도록, 메모리 블록들을 이용할 수 있다. 다른 예로서, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수 보다 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 많도록, 메모리 블록들을 이용할 수 있다. 제1 메모리 블록들에 포함된 메모리 셀들에 각각 저장되는 비트 수와, 제2 메모리 블록들에 포함된 메모리 셀들에 각각 저장되는 비트 수를 서로 상이하게 적용하는 실시 예에 대해서는 도 13 및 도 14를 참조하여 더욱 자세하게 설명하기로 한다.
본 발명의 또다른 실시 예에 의하면, 콘택 영역(CTA)에 인접하여 위치함으로써 제2 메모리 블록들로 결정된 메모리 블록들 중, 프로그램-소거 횟수가 일정 기준을 넘은 메모리 블록을 제1 메모리 블록으로 전환할 수 있다. 제2 메모리 블록들은 콘택 영역(CTA)에 인접하여 위치하기 때문에 메모리 셀들의 문턱 전압 분포 특성이 상대적으로 양호하나, 제2 메모리 블록들의 사용 횟수가 누적됨에 따라 메모리 셀들의 문턱 전압 분포 특성이 점차 열화될 수 있다. 따라서, 제2 메모리 블록들 중 프로그램-소거 횟수가 일정 기준을 넘은 메모리 블록은 제1 메모리 블록으로 전환하여 사용할 수 있다. 프로그램-소거 횟수가 일정 기준을 넘은 제2 메모리 블록을 제1 메모리 블록으로 전환하는 실시 예에 대해서는 도 15를 참조하여 설명하기로 한다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 타겟 메모리 블록에 대한 커맨드를 수신하는 단계(S110), 타겟 메모리 블록의 타입에 기초하여 수신한 커맨드에 대응하는 동작을 수행하기 위한 동작 파라미터를 결정하는 단계(S130) 및 결정된 동작 파라미터에 기초하여, 타겟 메모리 블록을 대상으로 수신한 커맨드에 대응하는 동작을 수행하는 단계(S150)를 포함한다.
단계(S110)에서, 반도체 메모리 장치는 메모리 컨트롤러로부터 특정 동작을 수행할 것을 지시하는 커맨드와, 수신한 커맨드에 대응하는 동작의 대상이 되는 타겟 메모리 블록을 식별하는 어드레스를 수신할 수 있다. 예를 들어, 반도체 메모리 장치는 프로그램 커맨드 및 이에 대응하는 어드레스를 수신할 수 있다. 반도체 메모리 장치는 수신한 어드레스에 기초하여, 타겟 메모리 블록을 결정한다.
단계(S130)에서, 식별된 타겟 메모리 블록에 대하여, 수신한 커맨드에 대응하는 동작을 수행하는 데 사용되는 동작 파라미터를 결정할 수 있다. 즉, 단계(S130)에서는 타겟 메모리 블록이 도 9에 도시된 제1 메모리 블록인지, 또는 제2 메모리 블록인지에 따라 동작 파라미터를 결정한다. 단계(S130)에 대해서는 도 11을 참조하여 보다 자세히 설명하기로 한다.
단계(S150)에서, 결정된 동작 파라미터를 사용하여 수신한 커맨드에 대한 동작을 타겟 메모리 블록에 대해 수행할 수 있다.
도 11은 도 10의 단계(S130)의 예시적인 실시 예를 나타내는 순서도이다.
도 11을 참조하면, 단계(S130)는 타겟 메모리 블록의 타입을 확인하는 단계(S210) 및 타겟 메모리 블록이 제1 메모리 블록인지 여부를 판단하는 단계(S230)를 포함한다. 한편, 단계(S130)는 타겟 메모리 블록이 제1 메모리 블록인 경우(S230: 예), 제1 파라미터를 선택하는 단계를 더 포함할 수 있다. 다른 한편, 단계(S130)는 타겟 메모리 블록이 제2 메모리 블록인 경우(S230: 아니오), 제1 파라미터와 상이한 제2 파라미터를 선택하는 단계를 더 포함할 수 있다.
단계(S210)에서, 반도체 메모리 장치(10)의 제어 로직(39)은 커맨드와 함께 수신한 어드레스에 기초하여, 타겟 메모리 블록이 제1 메모리 블록인지, 또는 제2 메모리 블록인지를 확인한다. 이를 위해, 반도체 메모리 장치(100)는 제1 메모리 블록과 제2 메모리 블록을 식별하기 위한 정보를 저장할 수 있다.
단계(S230)의 판단 결과, 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하지 않는 메모리 블록, 즉 제1 메모리 블록인 경우(S230: 예), 제1 파라미터를 동작 파라미터로서 선택한다(S250). 선택된 제1 파라미터는 도 10의 단계(S150)에서 타겟 메모리 블록을 대상으로 수행하는 동작에 사용될 수 있다.
단계(S230)의 판단 결과, 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하는 메모리 블록, 즉 제2 메모리 블록인 경우(S230: 아니오), 제1 파라미터와 상이한 제2 파라미터를 동작 파라미터로서 선택한다(S270). 선택된 제2 파라미터는 도 10의 단계(S150)에서 타겟 메모리 블록을 대상으로 수행하는 동작에 사용될 수 있다.
예를 들어, 도 10의 단계(S110)에서 수신한 커맨드가 프로그램 커맨드인 경우, 도 11의 제1 파라미터 및 제2 파라미터는 프로그램 동작과 관련된 파라미터일 수 있다. 일 예로서, 상기 제1 및 제2 파라미터는 프로그램 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 인가되는 프로그램 전압의 크기를 나타낼 수 있다. 이 경우, 타겟 메모리 블록이 제1 메모리 블록인지 여부에 따라, 프로그램 동작에서 사용되는 프로그램 전압의 크기가 달라질 수 있다. 다른 예로서, 상기 제1 및 제2 파라미터는 프로그램 패스 전압의 크기, 프로그램 허용 전압의 크기, 프로그램 금지 전압의 크기, 검증 전압의 크기 중 적어도 하나를 나타낼 수 있다. 그 외에도, 제1 및 제2 파라미터는 프로그램 동작에서 사용되는 다양한 값들을 나타낼 수 있다.
다른 예로서, 도 10의 단계(S110)에서 수신한 커맨드가 리드 커맨드인 경우, 도 11의 제1 파라미터 및 제2 파라미터는 리드 동작과 관련된 파라미터일 수 있다. 일 예로서, 상기 제1 및 제2 파라미터는 리드 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 인가되는 리드 전압의 크기를 나타낼 수 있다. 이 경우, 타겟 메모리 블록이 제1 메모리 블록인지 여부에 따라, 데이터 리드 시 선택된 워드 라인에 인가되는 리드 전압의 크기가 달라질 수 있다. 다른 예로서, 상기 제1 및 제2 파라미터는 리드 패스 전압의 크기, 비트 라인 프리차지 전압의 크기, 비트 라인 프리차지 시간의 길이 중 적어도 하나를 나타낼 수 있다. 그 외에도, 제1 및 제2 파라미터는 리드 동작에서 사용되는 다양한 값들을 나타낼 수 있다.
또 다른 예로서, 도 10의 단계(S110)에서 수신한 커맨드가 소거 커맨드인 경우, 도 11의 제1 파라미터 및 제2 파라미터는 소거 동작과 관련된 파라미터일 수 있다. 일 예로서, 상기 제1 및 제2 파라미터는 소거 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인에 인가되는 소거 전압을 나타낼 수 있다. 다른 예로서, 상기 제1 및 제2 파라미터는 소거 대상으로 선택된 메모리 블록과 연결된 비트 라인에 인가되는 전압, 또는 소거 검증 전압 중 적어도 하나를 나타낼 수 있다. 그 외에도, 제1 및 제2 파라미터는 소거 동작에서 사용되는 다양한 값들을 나타낼 수 있다.
이와 같이, 제1 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들과, 제2 메모리 블록들에 대한 동작에서 사용되는 동작 파라미터들을 상이하게 적용함으로써, 제1 메모리 블록들 및 제2 메모리 블록들 각각의 동작 성능을 최대한으로 이끌어낼 수 있다.
도 12는 본 발명의 또 다른 실시 예에 따라, 제1 메모리 블록들 및 제2 메모리 블록들의 용도를 상이하게 적용하는 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하지 않는 메모리 블록, 즉 제1 메모리 블록을 노말 블록으로 사용하고, 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하는 메모리 블록, 즉 제2 메모리 블록을 시스템 블록으로 사용할 수 있다. 본 발명의 일 실시 예에 따르면, 노말 블록과 시스템 블록에 각각 저장되는 데이터의 종류는 상이하다.
예를 들어, 상대적으로 넓은 문턱 전압 분포 폭을 갖는 메모리 셀들을 포함하는 제1 메모리 블록들은 사용자 데이터를 저장하는 노말 블록으로서 사용할 수 있다. 한편, 상대적으로 좁은 문턱 전압 분포 폭을 갖는 메모리 셀들을 포함하는 제2 메모리 블록들은 시스템 데이터를 저장하는 시스템 블록으로 사용할 수 있다.
전술한 바와 같이, 사용자 데이터는 메모리 시스템의 외부로부터 메모리 시스템에 입력되는 데이터일 수 있다. 한편, 시스템 데이터는 반도체 메모리 장치의 동작에 필요한 데이터로서, 반도체 메모리 장치의 동작에 필요한 동작 파라미터, 메모리 컨트롤러가 반도체 메모리 장치의 동작을 제어하기 위해 필요로 하는 관리 정보를 포함할 수 있다. 예를 들어, 시스템 데이터는 부트 코드, 메타 데이터, 맵핑 데이터, 패리티 데이터 중 어느 하나를 포함할 수 있다.
이와 같이, 반도체 메모리 장치의 동작에 필요한 시스템 데이터를 보다 신뢰성이 높은 제2 메모리 블록들에 저장함으로써, 반도체 메모리 장치의 동작 안정성을 향상시킬 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따라, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수보다, 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 상대적으로 적은 반도체 메모리 장치를 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하지 않는 메모리 블록, 즉 제1 메모리 블록을 트리플-레벨 셀(triple-level cell; TLC) 블록으로 사용하고, 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하는 메모리 블록, 즉 제2 메모리 블록을 싱글-레벨 셀(single-level cell; SLC) 블록으로 사용할 수 있다. 이에 따라, 제1 메모리 블록에 포함된 메모리 셀들에는 3 비트의 데이터가 저장되고, 제2 메모리 블록에 포함된 메모리 셀들에는 1 비트의 데이터가 저장될 수 있다. 즉, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수보다, 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 상대적으로 적다. 이 경우, 상대적으로 분포 특성이 좋은 제2 메모리 블록들의 메모리 셀들에 보다 적은 수의 비트를 저장하도록 함으로써, 동작 성능을 더욱 향상시킬 수 있다. 그 결과, 제2 메모리 블록들은 제1 메모리 블록들보다 고속으로 동작할 수 있으며, 제2 메모리 블록들의 데이터 신뢰성도 제1 메모리 블록보다 높다.
이러한 특성을 활용하여, 제2 메모리 블록들은 반도체 메모리 장치의 SLC 버퍼로서 사용될 수 있다. 제2 메모리 블록이 SLC 버퍼로 사용되는 경우, 제1 메모리 블록에 저장될 데이터가 1차적으로 제2 메모리 블록에 임시 프로그램 되고, 이후 제2 메모리 블록의 데이터가 제1 메모리 블록으로 마이그레이션 된다. 이와 같이 제2 메모리 블록을 SLC 버퍼로 사용하는 경우, SLC 버퍼를 이용하는 프로그램 동작의 속도를 향상시킬 수 있다.
한편, 도 13의 실시 예는 도 12의 실시 예와 결합하여 사용될 수 있다. 즉, 제2 메모리 블록들을 SLC 블록으로 사용함으로써, 시스템 데이터들을 제2 메모리 블록에 저장할 수 있다. 이 경우 시스템 데이터에 대한 높은 신뢰성을 얻을 수 있고, 시스템 데이터의 프로그램 및 리드 속도가 비약적으로 향상될 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따라, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수보다, 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 상대적으로 많은 반도체 메모리 장치를 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하지 않는 메모리 블록, 즉 제1 메모리 블록을 트리플-레벨 셀(triple-level cell; TLC) 블록으로 사용하고, 타겟 메모리 블록이 콘택 영역(CTA)과 인접하여 위치하는 메모리 블록, 즉 제2 메모리 블록을 쿼드-레벨 셀(quad-level cell; QLC) 블록으로 사용할 수 있다. 이에 따라, 제1 메모리 블록에 포함된 메모리 셀들에는 3 비트의 데이터가 저장되고, 제2 메모리 블록에 포함된 메모리 셀들에는 4 비트의 데이터가 저장될 수 있다. 즉, 제1 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수보다, 제2 메모리 블록들에 포함된 메모리 셀들에 저장되는 비트 수가 상대적으로 많다. 이 경우, 상대적으로 분포 특성이 좋은 제2 메모리 블록들의 메모리 셀들에 보다 많은 수의 비트를 저장하면서도, 제1 메모리 블록과 유사한 동작 안정성을 확보할 수 있다. 그 결과, 반도체 메모리 장치의 저장 공간을 최대한으로 확보할 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15를 참조하면, 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 콘택 영역(CTA)에 인접하지 않는 메모리 블록들을 제1 메모리 블록으로 결정하고, 콘택 영역에 인접하는 메모리 블록들을 제2 메모리 블록으로 결정하는 단계(S310), 제2 메모리 블록에 속하는 메모리 블록들 중 어느 하나를 타겟 메모리 블록으로 결정하는 단계(S320), 타겟 메모리 블록의 프로그램-소거 카운트 값(NPE)을 확인하는 단계(S330) 및 프로그램-소거 카운트 값(NPE)이 미리 결정된 임계값(NTH)보다 큰지 여부를 판단하는 단계를 포함할 수 있다. 한편, 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 프로그램-소거 카운트 값(NPE)이 미리 결정된 임계값(NTH)보다 큰 경우(S340: 예), 타겟 메모리 블록을 제2 메모리 블록에서 제1 메모리 블록으로 전환하는 단계(S350)를 더 포함할 수 있다. 또한, 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 프로그램-소거 카운트 값(NPE)이 미리 결정된 임계값(NTH)보다 크지 않은 경우(S340: 아니오), 타겟 메모리 블록을 제2 메모리 블록으로 유지하는 단계(S360)를 더 포함할 수 있다.
일 실시 예에서, 단계(S310)는 반도체 메모리 장치(10)를 포함하는 메모리 시스템이 턴-온되는 경우에 수행될 수 있다. 다른 실시 예에서, 단계(S310)는 반도체 메모리 장치(10)가 제작된 직후 수행될 수도 있다. 단계(S310)에서는, 도 9에 도시된 바와 같이 콘택 영역(CTA)에 인접하지 않은 메모리 블록들을 제1 메모리 블록으로 결정하고, 콘택 영역(CTA)에 인접한 메모리 블록들을 제2 메모리 블록으로 결정한다. 단계(S310)의 수행 이후에, 제1 메모리 블록과 제2 메모리 블록을 식별하는 정보가 생성될 수 있다. 상기 정보는 반도체 메모리 장치(10) 내부에 저장될 수도 있고, 반도체 메모리 장치(10) 외부의 메모리 컨트롤러에 저장될 수도 있다.
단계(S320)는, 메모리 컨트롤러가 특정 커맨드를 반도체 메모리 장치(10)로 전달할 때에 수행될 수 있다. 이 경우, 상기 특정 커맨드의 대상이 되는 메모리 블록이 제2 메모리 블록에 해당하는 경우, 상기 메모리 블록을 타겟 메모리 블록으로 결정할 수 있다. 즉, 제2 메모리 블록에 대한 특정 동작, 예를 들어 소거 동작, 프로그램 동작 또는 리드 동작이 수행될 때, 선택된 제2 메모리 블록을 타겟 블록으로 결정하여, 타겟 메모리 블록이 제1 메모리 블록으로 전환되는지 여부를 결정할 수 있다.
다른 실시 예로서, 단계(S320)는 커맨드와는 무관하게 주기적으로 수행될 수 있다. 이 경우, 반도체 메모리 장치(10)가 유휴 상태일 때 제2 메모리 블록들에 대해 단계(S320)가 수행될 수 있다. 즉, 반도체 메모리 장치(10)의 유휴 시간에, 제2 메모리 블록들에 대해 순차적으로 모니터링 동작이 수행될 수 있다. 모니터링 동작에 의해, 반도체 메모리 장치(10)에 포함된 제2 메모리 블록들 각각이 제1 메모리 블록으로 전환되는지 여부를 결정할 수 있다.
단계(S330)에서, 타겟 메모리 블록의 프로그램-소거 카운트 값(NPE)을 확인한다. 프로그램-소거 카운트 값(NPE)은 반도체 메모리 장치(10)가 생산된 이후, 얼마나 많은 횟수의 프로그램 동작 또는 소거 동작이 수행되었는지를 나타내는 값일 수 있다. 프로그램-소거 카운트 값(NPE)은 메모리 블록마다 결정된다. 이에 따라, 반도체 메모리 장치(10)는 각 메모리 블록들 각각의 프로그램-소거 카운트 값(NPE)을 저장할 수 있다. 다른 실시 예에서, 메모리 컨트롤러가 각 메모리 블록들 각각의 프로그램-소거 카운트 값(NPE)을 저장할 수도 있다.
단계(S340)의 판단 결과, 프로그램-소거 카운트 값(NPE)이 임계값(NTH)보다 큰 경우, 이는 제2 메모리 블록인 해당 타겟 메모리 블록에 대해 상대적으로 많은 횟수의 프로그램 동작 또는 소거 동작이 수행되었음을 의미한다. 따라서, 타겟 메모리 블록의 메모리 셀들의 특성이 열화되었을 것으로 예상된다. 따라서, 타겟 메모리 블록을 제1 메모리 블록으로 전환한다(S350). 단계(S350)의 수행 이후에, 제1 메모리 블록과 제2 메모리 블록을 식별하는 정보를 업데이트할 수 있다.
단계(S340)의 판단 결과, 프로그램-소거 카운트 값(NPE)이 임계값(NTH)보다 크지 않은 경우, 이는 제2 메모리 블록인 해당 타겟 메모리 블록에 대해 상대적으로 적은 횟수의 프로그램 동작 또는 소거 동작이 수행되었음을 의미한다. 따라서, 타겟 메모리 블록의 메모리 셀들의 특성이 아직 열화되지 않았을 것으로 예상된다. 따라서, 타겟 메모리 블록을 제2 메모리 블록으로 유지한다(S360).
도 16은 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 일 실시 예로서, 메모리 소자(1120)는 메모리 셀 어레이, 메모리 셀 어레이에 연결된 비트라인들, 및 비트라인들에 중첩되고 비트라인들로부터 서로 다른 거리로 이격된 제1 상부배선 및 제2 상부배선을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), 에러 정정 블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
일 실시 예에서, 메모리 소자(1120) 내 복수의 메모리 블록들 각각이 제1 메모리 블록인지, 제2 메모리 블록인지를 식별하는 정보는 메모리 소자(1120) 내부에 저장될 수 있다. 다른 실시 예에서, 복수의 메모리 블록들 각각이 제1 메모리 블록인지, 제2 메모리 블록인지를 식별하는 정보는 메모리 컨트롤러(1110)에 저장될 수 있다. 이 경우, 상기 정보는 SRAM(1111)에 저장될 수 있다.
도 17은 일 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 일 실시 예에서, 메모리 소자(1212) 내 복수의 메모리 블록들 각각이 제1 메모리 블록인지, 제2 메모리 블록인지를 식별하는 정보는 메모리 소자(1212) 내부에 저장될 수 있다. 다른 실시 예에서, 복수의 메모리 블록들 각각이 제1 메모리 블록인지, 제2 메모리 블록인지를 식별하는 정보는 메모리 컨트롤러(1211)에 저장될 수 있다. 또다른 실시 예에서, 복수의 메모리 블록들 각각이 제1 메모리 블록인지, 제2 메모리 블록인지를 식별하는 정보는 메모리 시스템(1210)에 저장될 수 있다. 예시적으로, 상기 정보는 컴퓨팅 시스템(1200)의 RAM(1230)에 저장될 수 있다.
10: 반도체 메모리 장치 20: 내부 전압 생성부
30: 주변 회로 31: 동작 전압 생성부
33: 로우 디코더 35: 페이지 버퍼 그룹
37: 소스 라인 드라이브 39: 제어 로직
40: 메모리 셀 어레이 41~44: 제1 내지 제4 플레인들
1100: 메모리 시스템 1111: SRAM
1112: CPU 1113: 호스트 인터페이스
1114: 에러 정정 블록 1115: 메모리 인터페이스
1120: 메모리 소자 1200: 컴퓨팅 시스템
1210: 메모리 시스템 1211: 메모리 컨트롤러
1212: 메모리 소자 1220: CPU
1230: RAM 1240: 유저 인터페이스
1250: 모뎀 1260: 시스템 버스

Claims (21)

  1. 복수의 메모리 셀들을 각각 포함하는 복수의 메모리 블록들; 및
    상기 복수의 메모리 블록들 사이에 형성되는 콘택 영역을 포함하고,
    상기 복수의 메모리 블록들 중 상기 콘택 영역에 인접하지 않는 제1 메모리 블록과, 상기 콘택 영역에 인접하는 제2 메모리 블록을 상이하게 사용하는, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 메모리 블록들 및 상기 콘택 영역의 상부에 위치하는 비트 라인; 및
    상기 복수의 메모리 블록들 및 상기 콘택 영역의 하부에 위치하는 로직 회로를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 로직 회로는 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 동작을 수행하는 주변 회로를 포함하고, 상기 주변 회로는:
    상기 선택된 메모리 블록이 상기 제1 메모리 블록인 경우, 상기 동작 시 제1 파라미터를 사용하고,
    상기 선택된 메모리 블록이 상기 제2 메모리 블록인 경우, 상기 동작 시 상기 제1 파라미터와 상이한 제2 파라미터를 사용하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 동작은 프로그램 동작이고,
    상기 제1 파라미터 및 상기 제2 파라미터는 상기 선택된 메모리 블록의 상기 프로그램 동작에 사용되는 전압값을 나타내는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 동작은 리드 동작이고,
    상기 제1 파라미터 및 상기 제2 파라미터는 상기 선택된 메모리 블록의 상기 리드 동작에 사용되는 전압값을 나타내는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 동작은 소거 동작이고,
    상기 제1 파라미터 및 상기 제2 파라미터는 상기 선택된 메모리 블록의 상기 소거 동작에 사용되는 전압값을 나타내는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제1 메모리 블록에는 사용자 데이터를 저장하고, 상기 제2 메모리 블록에는 시스템 데이터를 저장하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 시스템 데이터는 상기 복수의 메모리 블록들에 대한 동작에 사용되는 파라미터를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 시스템 데이터는 부트 코드, 메타 데이터, 맵핑 데이터 또는 패리티 데이터 중 어느 하나를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 제1 메모리 블록에 포함된 메모리 셀들에는 각각 N 비트가 저장되고, 상기 제2 메모리 블록에 포함된 메모리 셀들에는 각각 M 비트가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
    (상기 N은 0보다 큰 자연수이고, 상기 M은 상기 N보다 큰 자연수)
  11. 제1 항에 있어서, 상기 제1 메모리 블록에 포함된 메모리 셀들에는 각각 N 비트가 저장되고, 상기 제2 메모리 블록에 포함된 메모리 셀들에는 각각 M 비트가 저장되는 것을 특징으로 하는, 반도체 메모리 장치.
    (상기 M은 0보다 큰 자연수이고, 상기 N은 상기 M보다 큰 자연수)
  12. 제1 항에 있어서, 상기 제2 메모리 블록의 프로그램-소거 카운트 값이 미리 결정된 임계값을 초과하는 경우, 상기 제2 메모리 블록을 상기 제1 메모리 블록과 실질적으로 동일하게 사용하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 메모리 컨트롤러로부터 복수의 메모리 블록들 중 타겟 메모리 블록에 대한 커맨드를 수신하는 단계;
    상기 타겟 메모리 블록의 타입에 기초하여, 상기 커맨드에 대응하는 동작을 수행하기 위한 동작 파라미터를 결정하는 단계; 및
    상기 결정된 동작 파라미터에 기초하여, 상기 타겟 메모리 블록을 대상으로 상기 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 복수의 메모리 블록들 사이에 콘택 영역이 형성되고,
    상기 복수의 메모리 블록들 중 상기 콘택 영역에 인접하지 않은 메모리 블록의 타입은 제1 메모리 블록이고, 상기 콘택 영역에 인접한 메모리 블록은 제2 메모리 블록인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제14 항에 있어서, 상기 동작 파라미터를 결정하는 단계는:
    상기 타겟 메모리 블록의 타입을 확인하는 단계; 및
    상기 타겟 메모리 블록이 상기 제1 메모리 블록인 경우, 제1 파라미터를 선택하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 동작 파라미터를 결정하는 단계는:
    상기 타겟 메모리 블록이 상기 제2 메모리 블록인 경우, 상기 제1 파라미터와 상이한 제2 파라미터를 선택하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제13 항에 있어서, 상기 커맨드는 프로그램 커맨드이고, 상기 동작 파라미터는 상기 타겟 메모리 블록에 대한 프로그램 동작에 사용되는 파라미터인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제13 항에 있어서, 상기 커맨드는 리드 커맨드이고, 상기 동작 파라미터는 상기 타겟 메모리 블록에 대한 리드 동작에 사용되는 파라미터인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제13 항에 있어서, 상기 커맨드는 소거 커맨드이고, 상기 동작 파라미터는 상기 타겟 메모리 블록에 대한 소거 동작에 사용되는 파라미터인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 복수의 메모리 블록들 중, 콘택 영역에 인접하지 않는 메모리 블록들을 제1 메모리 블록으로 결정하고, 상기 콘택 영역에 인접하는 메모리 블록들을 제2 메모리 블록으로 결정하는 단계;
    상기 제2 메모리 블록들에 속하는 메모리 블록들 중 어느 하나를 타겟 메모리 블록으로 결정하는 단계;
    상기 타겟 메모리 블록의 프로그램-소거 카운트 값을 확인하는 단계; 및
    상기 프로그램-소거 카운트 값이 미리 결정된 임계값보다 큰 경우, 상기 타겟 메모리 블록을 상기 제1 메모리 블록으로 전환하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  21. 제20 항에 있어서, 상기 프로그램-소거 카운트 값이 미리 결정된 임계값보다 크지 않은 경우, 상기 타겟 메모리 블록을 상기 제2 메모리 블록으로 유지하는 단계를 더 포함하는, 반도체 메모리 장치의 동작 방법.
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