KR102417977B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 호스트와 교신하는 호스트 인터페이스를 통해 수행되는 제1 작업 그룹에 제1 버퍼 공간을 할당하고 비휘발성 메모리 장치와 교신하는 플래쉬 인터페이스를 통해 수행되는 제2 작업 그룹에 제2 버퍼 공간을 할당하는 초기화 단계; 상기 제1 작업 그룹 및 상기 제2 작업 그룹 각각에서 발생하는 레이턴시들을 모니터링 하는 모니터링 단계; 및 상기 모니터링 결과에 근거하여 상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 동적으로 조절하는 버퍼 제어 단계를 수행하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 호스트 인터페이스 및 플래쉬 인터페이스에서의 작업 처리의 성능을 모니터링 하고, 이에 기초하여 버퍼 메모리를 동적으로 할당하도록 구성된 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
메모리 장치는 다수의 메모리 블록들을 포함할 수 있다. 또한 각각의 메모리 블록은 다수의 메모리 셀들을 포함하고 있고, 하나의 메모리 블록에 포함된 메모리 셀들은 동시에 소거 동작이 수행될 수 있다.
메모리 시스템은 다수의 메모리 장치들을 포함할 수 있다. 또한 메모리 시스템은 다수의 메모리 장치들에 포함된 다수의 메모리 블록들을 둘 이상의 메모리 블록들로 구성되는 복수의 수퍼 블록들로 분할할 수 있다. 이러한 수퍼 블록 단위의 운용은 메모리 시스템이 다수의 메모리 블록들을 보다 효율적으로 관리할 수 있도록 한다.
메모리 시스템은 호스트 인터페이스에서의 작업 처리를 위한 메모리 공간 및 플래쉬 인터페이스에서의 작업 처리를 위한 메모리 공간으로 구성된 디램(DRAM)을 포함할 수 있다. 호스트 인터페이스에서의 작업 처리의 성능 및 플래쉬 인터페이스에서의 작업 처리의 성능은 각각을 위해 할당된 메모리 공간의 크기에 좌우될 수 있다.
본 발명의 실시예는 호스트 인터페이스 및 플래쉬 인터페이스에서의 작업 처리의 성능에 기초하여 효율적으로 버퍼 메모리를 재할당 하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 호스트와 교신하는 호스트 인터페이스를 통해 수행되는 제1 작업 그룹에 제1 버퍼 공간을 할당하고 비휘발성 메모리 장치와 교신하는 플래쉬 인터페이스를 통해 수행되는 제2 작업 그룹에 제2 버퍼 공간을 할당하는 초기화 단계; 상기 제1 작업 그룹 및 상기 제2 작업 그룹 각각에서 발생하는 레이턴시들을 모니터링 하는 모니터링 단계; 및 상기 모니터링 결과에 근거하여 상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 동적으로 조절하는 버퍼 제어 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 호스트와 통신하고, 상기 호스트로부터 수신된 호스트 작업들을 처리하도록 구성된 호스트 인터페이스; 비휘발성 메모리 장치와 통신하고, 상기 비휘발성 메모리 장치를 이용하여 플래쉬 작업들을 처리하도록 구성된 플래쉬 인터페이스; 상기 호스트 작업들 및 상기 플래쉬 작업들이 처리되는 성능들을 모니터링 하도록 구성된 성능 모니터링 관리부; 및 상기 호스트 작업들의 처리를 위해 할당된 호스트 작업 처리 공간 및 상기 플래쉬 작업들의 처리를 위해 할당된 플래쉬 작업 처리 공간을 포함한 버퍼 메모리를 포함하고, 상기 성능 모니터링 관리부는 상기 성능 모니터링의 결과에 근거하여 상기 호스트 작업 처리 공간 및 상기 플래쉬 작업 처리 공간의 크기를 동적으로 재할당 한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 호스트 인터페이스를 통한 제1 작업 처리를 위해 제1 대역폭을 설정하는 단계; 플래쉬 인터페이스를 통한 제2 작업 처리를 위해 제2 대역폭을 설정하는 단계; 상기 호스트 인터페이스를 통한 상기 제1 작업 처리의 서비스 품질(QoS)을 모니터링 하는 단계; 및 상기 모니터링 결과에 근거하여 상기 제1 대역폭 및 상기 제2 대역폭을 동적으로 가변하는 단계를 포함한다.
본 기술은 메모리 시스템의 동작에 있어, 호스트 인터페이스 및 플래쉬 인터페이스에서의 작업 처리를 위해 한정된 버퍼 메모리 공간을 동적으로 할당하여 메모리 시스템의 전체 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 버퍼 메모리 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 프로세서부를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 동적 성능 제어 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 동적 성능 제어 방법을 설명하기 위한 흐름도이다.
도 10은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래쉬 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다.
버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 비휘발성 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)는 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리 장치(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 커맨드 큐잉부(command queuing section; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control section; 750), 플래쉬 인터페이스(Flash Interface; 760), 버퍼 메모리 장치 인터페이스(Buffer Memory Device Interface; 780) 및 버스(Bus; 790)를 포함할 수 있다. 또한 플래쉬 인터페이스(Flash Interface; 760)는 에러 정정부(ECC; 7601) 및 데이터 랜더마이저(Data Randomizer; 7602)를 포함할 수 있다.
버스(790)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)를 제어할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
커맨드 큐잉부(730)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 커맨드 큐잉부(730)는 큐잉된 다수의 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다. 커맨드 큐잉부(730)는 임베디드 에스램(embedded SRAM)을 포함할 수 있다. 예시로서 커맨드 큐잉부(730)는 프로세서부(710)에 포함될 수 있다. 또한 다른 예시로서 커맨드 큐잉부(730)는 플래쉬 인터페이스(760)에 포함될 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 embedded SRAM(embedded Static RAM) 또는 embedded DRAM(embedded Dynamic RAM)을 포함할 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라 메모리 버퍼부(720)를 제어하도록 구성될 수 있다.
플래쉬 인터페이스(760)는 프로세서부(710)의 제어에 따라 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어부(750)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드(load)할 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
플래쉬 인터페이스(Flash Interface; 760)는 에러 정정부(ECC; 7601)를 포함할 수 있다. 에러 정정부(7601)는 에러 정정을 수행할 수 있다. 에러 정정부(7601)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(7601)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다.
플래쉬 인터페이스(Flash Interface; 760)는 데이터 랜더마이저(Data Randomizer; 7602)를 포함할 수 있다. 데이터 랜더마이저(7602)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(7602)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(7602)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(790)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 플래쉬 인터페이스(760) 및 버퍼 메모리 장치 인터페이스(780)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750), 플래쉬 인터페이스(760) 및 버퍼 메모리 장치 인터페이스(780)에 연결될 수 있다.
버퍼 메모리 장치 인터페이스(750)는 프로세서부(710)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 장치 인터페이스(750)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 통신할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 도 3은 메모리 컨트롤러(1200)와 다수의 채널들(CH1 내지 CHk)을 통해 메모리 컨트롤러(1200)에 연결된 다수의 비휘발성 메모리 장치들(1100)을 포함한 메모리 시스템(1000)을 도시한 것이다.
도 3을 참조하면, 메모리 컨트롤러(1200)는 다수의 채널들(CH1 내지 CHk)을 통해 다수의 비휘발성 메모리 장치들(1100)과 서로 교신할 수 있다. 메모리 컨트롤러(1200)는 다수의 채널 인터페이스(1201)를 포함하고, 다수의 채널들(CH1 내지 CHk) 각각은 다수의 채널 인터페이스들(1201) 중 어느 하나에 연결될 수 있다. 예시적으로 제1 채널(CH1)은 제1 채널 인터페이스(1201)에 연결되고, 제2 채널(CH2)은 제2 채널 인터페이스(1201)에 연결되고, 또한 제k 채널(CHk)은 제k 채널 인터페이스(1201)에 각각 연결될 수 있다. 다수의 채널들(CH1 내지 CHk) 각각은 하나 이상의 비휘발성 메모리 장치(1100)에 연결될 수 있다. 또한 서로 다른 채널에 연결된 비휘발성 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 다시 말해 제1 채널(CH1)에 연결된 비휘발성 메모리 장치(1100)와 제2 채널(CH2)에 연결된 비휘발성 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 예시적으로 메모리 컨트롤러(1200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치(1100)와 제1 채널(CH1)을 통해 데이터 또는 커맨드를 교신하는 중 병렬적으로 제2 채널(CH2)에 연결된 비휘발성 메모리 장치(1100)와 제2 채널(CH2)을 통해 데이터 또는 커맨드를 교신할 수 있다.
다수의 채널들(CH1 내지 CHk) 각각은 다수의 비휘발성 메모리 장치들(1100)에 연결될 수 있다. 이때 하나의 채널에 연결된 다수의 비휘발성 메모리 장치들(1100)은 서로 다른 웨이(Way)를 구성할 수 있다. 예시적으로 하나의 채널에 N개의 비휘발성 메모리 장치(1100)가 연결되고, 각각의 비휘발성 메모리 장치(1100)는 서로 다른 웨이를 구성할 수 있다. 즉 제1 채널(CH1)에 제1 내지 제N 비휘발성 메모리 장치들(1100)이 연결되고, 제1 비휘발성 메모리 장치(1100)는 제1 웨이(Way1)를 구성하고, 제2 비휘발성 메모리 장치(1100)는 제2 웨이(Way2)를 구성하고, 또한 제N 비휘발성 메모리 장치(1100)는 제N 웨이(WayN)을 구성할 수 있다. 또한 도 2와 달리 2 이상의 비휘발성 메모리 장치(1100)가 하나의 웨이(Way)를 구성할 수도 있다.
제1 채널(CH1)에 연결된 제1 내지 제N 비휘발성 메모리 장치들(1100) 각각은 서로 제1 채널(CH1)을 공유하므로 메모리 컨트롤러(1200)와 데이터 또는 커맨드를 병렬적으로 동시에 교신할 수 없고 순차적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)에 제1 채널(CH1)을 통해 데이터를 발신하는 동안, 제1 채널(CH1)의 제2 내지 제N 웨이(Way2 ~ WayN)를 구성하는 제2 내지 제N 비휘발성 메모리 장치(1100)는 제1 채널(CH1)을 통해 메모리 컨트롤러(1200)과 서로 데이터 또는 커맨드를 교신할 수 없는 것이다. 다시 말해 제1 채널(CH1)을 공유하는 제1 내지 제N 비휘발성 메모리 장치들(1100) 중 어느 하나가 제1 채널(CH1)을 점유하는 동안 제1 채널(CH1)에 연결된 다른 비휘발성 메모리 장치들(1100)은 제1 채널(CH1)을 사용할 수 없는 것이다.
제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제2 채널(CH2)의 제1 웨이(Way1)을 구성하는 제1 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)와 서로 독립적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제1 채널(CH1) 및 제1 채널 인터페이스(1201)를 통해 데이터를 주고 받는 동안, 동시에 메모리 컨트롤러(1200)는 제2 채널(CH2)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제2 채널(CH2) 및 제2 채널 인터페이스(1201)를 통해 데이터를 주고 받을 수 있다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
비휘발성 메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 메모리 블록(110)의 단위로 소거 동작을 수행할 수 있다. 예시적으로 하나의 메모리 블록(110)에 저장된 데이터의 일부를 업데이트 하기 위해서는 메모리 블록(110)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(110)에 프로그램 할 수 있다. 왜냐하면 비휘발성 메모리 장치(1100)의 동작에서 메모리 블록(110)이 소거 동작의 단위일 경우, 메모리 블록(110)에 저장된 데이터의 일부만 소거한 뒤 다시 새로운 데이터로 프로그램할 수 없을 수 없기 때문이다. 메모리 장치의 이러한 특성은 가비지 컬렉션(garbage collection) 동작을 복잡하게 만드는 요인 중 하나 일 수 있다. 또한 메모리 블록(110)에 포함된 메모리 셀들 중 일부가 사용 중 열화에 의해 오류가 발생한 경우 해당 메모리 블록(110)을 배드 블록으로 처리하고 배드 블록에 포함된 메모리 셀 전체를 사용하지 않도록 관리할 수 있다.
도 6은 본 발명의 실시예에 따른 버퍼 메모리 장치를 설명하기 위한 도면이다.
도 6을 참조하면, 버퍼 메모리 장치(1300)는 물리-논리 어드레스 맵핑 정보 저장 공간(physical-logical address mapping information storing region; 1301), 호스트 작업 처리 공간(host workload process region; 1302) 및 플래쉬 작업 처리 공간(flash workload process region; 1303)을 포함할 수 있다.
예시적으로 호스트(2000)로부터 메모리 시스템(1000)으로 리드 커맨드(read command) 및 리드 커맨드에 대응하는 논리 어드레스(logical address)가 입력된 때, 메모리 컨트롤러(1200)의 프로세서부(710)는 물리-논리 어드레스 맵핑 정보 저장 공간(1301)으로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 리드할 수 있다. 메모리 컨트롤러(1200)의 플래쉬 인터페이스(760)는 물리-논리 어드레스 맵핑 정보 저장 공간(1301)으로부터 독출된 물리 어드레스에 근거하여 비휘발성 메모리 장치(1100)로부터 리드 커맨드에 대응하는 데이터를 리드하는 동작을 수행하고, 리드된 데이터를 버퍼 메모리 장치(1300)의 플래쉬 작업 처리 공간(1303)에 일시 저장할 수 있다.
호스트(2000)로부터 입력되어 비휘발성 메모리 장치(1100)를 통해 수행되는 하나 이상의 커맨드는 도 2의 커맨드 큐잉부(730)에 큐잉될 수 있다. 메모리 시스템(1000)은 호스트(2000)로부터 다수의 커맨드들을 입력 받아 커맨드 큐잉부(730)에 큐잉할 수 있고, 큐잉된 커맨드들의 처리 순서를 가변할 수 있다.
또한 플래쉬 인터페이스(760)는 리드 커맨드 및 논리 어드레스에 대응하는 물리 어드레스(physical address)에 기초하여 비휘발성 메모리 장치(1100)로부터 리드 데이터를 독출하여 버퍼 메모리 장치(1300)의 플래쉬 작업 처리 공간(1303)에 일시 저장할 수 있다. 이때 플래쉬 작업 처리 공간(1303)의 메모리 공간이 부족할 경우 프로세서부(710)는 리드 커맨드를 비휘발성 메모리 장치(1100)에 입력하지 않고 대기할 수 있다. 다시 말해 프로세서부(710)는 리드 커맨드 처리를 위한 플래쉬 작업 처리 공간(1303)이 확보될 때까지 리드 커맨드 처리를 지연할 수 있다. 즉 플래쉬 작업 처리 공간(1303)의 메모리 공간이 부족할 경우 리드 커맨드 처리에 있어 레이턴시(latency)가 증가할 수 있다. 버퍼 메모리 장치(1300)의 플래쉬 작업 처리 공간(1303)에 일시 저장된 리드 데이터는 호스트(2000)로 출력될 수 있고, 이후 리드 데이터는 플래쉬 작업 처리 공간(1303)에서 삭제될 수 있고, 삭제된 공간은 다른 용도로 사용될 수 있다. 다시 말해 리드 데이터가 호스트(2000)로 출력된 후 리드 데이터는 플래쉬 작업 처리 공간(1303)에서 삭제될 수 있고, 리드 데이터가 삭제된 메모리 공간은 새로운 작업을 위해 할당(allocation)될 수 있다.
도 3을 통해 설명한 바와 같이 다수의 비휘발성 메모리 장치들(1100)은 커맨드 큐잉부(730)에 큐잉된 다수의 커맨드들을 병렬적으로 처리할 수 있다. 이때 플래쉬 작업 처리 공간(1303)이 작을 경우 비휘발성 메모리 장치들(1100)에서 처리되는 작업들을 위한 메모리 공간, 예시적으로 리드 커맨드들을 처리하여 독출되는 리드 데이터를 일시 저장할 메모리 공간이 부족할 수 있다. 그 결과 비휘발성 메모리 장치들(1100)에 의한 작업들의 처리 레이턴시가 증가할 수 있다.
다른 예시로서 호스트(2000)로부터 호스트 인터페이스(740)를 통해 프로그램 커맨드(program command), 프로그램 데이터(program data) 및 프로그램 커맨드에 대응하는 논리 어드레스(logical address)가 입력된 때, 호스트 인터페이스(740)는 메모리 컨트롤러(1200)의 프로세서부(710)로 논리 어드레스를 전달하고, 프로세서부(710)는 비휘발성 메모리 장치(1100) 내 프로그램 데이터를 저장할 메모리 블록(110)을 할당하고, 호스트 인터페이스(740)로부터 입력된 논리 어드레스와 할당된 메모리 블록(110)의 물리-논리 어드레스 맵핑 정보를 물리-논리 어드레스 맵핑 정보 저장 공간(1301)에 저장할 수 있다. 그리고 나서 메모리 컨트롤러(1200)의 프로세서부(710)는 물리 어드레스에 근거하여 비휘발성 메모리 장치(1100)의 할당된 메모리 블록(110)에 프로그램 데이터를 프로그램 하는 동작을 수행할 수 있다.
이때 호스트 인터페이스(740)는 호스트(2000)로부터 입력된 프로그램 데이터를 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)에 일시 저장할 수 있다. 그리고 나서 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)에 일시 저장된 프로그램 데이터는 비휘발성 메모리 장치(1100)에 프로그램 될 수 있고, 이후 프로그램 데이터는 호스트 작업 처리 공간(1302)에서 삭제될 수 있고, 삭제된 공간은 다른 용도로 사용될 수 있다. 다시 말해 프로그램 데이터가 비휘발성 메모리 장치(1100)에 프로그램 된 후 프로그램 데이터는 호스트 작업 처리 공간(1302)에서 삭제될 수 있고, 프로그램 데이터가 삭제된 메모리 공간은 새로운 작업을 위해 할당(allocation)될 수 있다. 이때 호스트 작업 처리 공간(1302)이 작을 경우 호스트 인터페이스(740)를 통해 처리되는 작업들을 위한 메모리 공간, 예시적으로 프로그램 커맨드들을 수신하고 프로그램 데이터를 일시 저장할 메모리 공간이 부족할 수 있다. 그 결과 호스트 인터페이스(740)를 통한 작업들의 처리 레이턴시가 증가할 수 있다.
다른 예시로서 물리-논리 어드레스 맵핑 정보 저장 공간(1301), 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)은 도 2의 메모리 버퍼부(720)에 포함될 수 있다. 상술한 바와 같이 메모리 버퍼부(720)는 임베디드 에스램(embedded SRAM)을 포함할 수 있다. 버퍼 메모리 장치(1300)과 메모리 버퍼부(720)를 통칭하여 버퍼 메모리(buffer memory)라고 부를 수 있다.
도 7은 본 발명의 실시예에 따른 프로세서부를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(1200)의 프로세서부(710)는 성능 모니터링 관리부(performance monitoring management section; 711) 및 메일박스(mailbox; 712)를 포함할 수 있다. 또한 성능 모니터링 관리부(711)는 인터페이스 성능 모니터링부(interface performance monitoring section; 7111), 동적 버퍼 할당부(dynamic buffer allocation section; 7112) 및 인터페이스 대역폭 제어부(interface bandwidth control section; 7113)을 포함할 수 있다.
인터페이스 성능 모니터링부(interface performance monitoring section; 7111)는 호스트 인터페이스(740)가 호스트(2000)로부터 수신된 호스트 작업들을 처리하는 성능을 모니터링 할 수 있다. 상기의 호스트 작업들을 통칭하여 호스트 작업 그룹이라고 부를 수 있다. 또한 호스트 인터페이스(740)에 의해 호스트 작업들이 처리되는 성능은 호스트 작업들의 처리에 소요되는 레이턴시(latency) 모니터링을 통해 도출될 수 있다. 다시 말해 인터페이스 성능 모니터링부(7111)는 호스트 인터페이스(740)에 의해 호스트로부터 수신된 호스트 작업들이 처리되는 데 소요되는 레이턴시를 모니터링 할 수 있다.
또한, 인터페이스 성능 모니터링부(interface performance monitoring section; 7111)는 호스트(2000)로부터 요청된 작업들에 대한 서비스 품질(Quality of Service, QoS)을 모니터링 할 수 있다. 호스트(2000)로부터 요청된 작업들에 대한 서비스 품질(QoS)은 각각의 작업들에서 발생하는 레이턴시들의 평균값을 의미할 수 있다. 다른 예시로서 호스트(2000)로부터 요청된 작업들에 대한 서비스 품질(QoS)은 각각의 작업들에서 발생하는 다수의 레이턴시들 중 크게 튀는 몇몇 레이턴시들에 의해 크게 열화될 수 있다. 따라서 메모리 시스템(1000)이 호스트(2000)로부터 요청된 작업들에 대한 서비스 품질(QoS)을 관리하고 개선하기 위하여 각각의 작업들에서 발생하는 레이턴시들이 예측 가능한 수준에서 크게 벗어나지 않도록 미리 예측하고 관리할 필요가 있다.
인터페이스 성능 모니터링부(interface performance monitoring section; 7111)는 플래쉬 인터페이스(760)가 비휘발성 메모리 장치(1100)를 통해 커맨드 큐잉부(730)에 큐잉된 커맨드들에 대응하는 플래쉬 작업들을 처리하는 성능을 모니터링 할 수 있다. 플래쉬 작업들은 플래쉬 인터페이스(760)에 의해 비휘발성 메모리 장치(1100)를 통해 처리될 수 있다. 상기의 플래쉬 작업들을 통칭하여 플래쉬 작업 그룹이라고 부를 수 있다. 또한 플래쉬 인터페이스(760)에 의해 플래쉬 작업들이 처리되는 성능은 플래쉬 작업들의 처리에 소요되는 레이턴시(latency)를 통해 도출될 수 있다. 다시 말해 인터페이스 성능 모니터링부(7111)는 플래쉬 인터페이스(760)에 의해 비휘발성 메모리 장치(1100)를 통해 플래쉬 작업들이 처리되는 데 소요되는 레이턴시를 모니터링 할 수 있다. 커맨드 큐잉부(730)에 큐잉된 커맨드들에 대응하는 플래쉬 작업들이 비휘발성 메모리 장치(1100)를 통해 처리 완료 된 후 대응하는 커맨드들은 커맨드 큐잉부(730)에서 삭제될 수 있다. 다시 말해 인터페이스 성능 모니터링부(7111)는 커맨드 큐잉부(730)에 큐잉되거나 삭제되는 커맨드들에 대응하는 플래쉬 작업들을 모니터링 하여 플래쉬 인터페이스(760)의 성능을 도출할 수 있다.
인터페이스 성능 모니터링부(interface performance monitoring section; 7111)는 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시 및 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시를 모니터링 하고, 두 레이턴시들의 비율을 계산할 수 있다. 호스트 작업 그룹의 레이턴시는 호스트 작업 그룹을 구성하는 다수의 호스트 작업들의 레이턴시들을 평균한 값일 수 있다. 또한 플래쉬 작업 그룹의 레이턴시는 플래쉬 작업 그룹을 구성하는 다수의 플래쉬 작업들의 레이턴시들을 평균한 값일 수 있다. 상기의 비율은 호스트 작업 그룹의 레이턴시를 플래쉬 작업 그룹의 레이턴시로 나눈 값일 수 있다. 예시적으로 상기의 비율이 1.2인 경우 호스트 작업 그룹의 레이턴시가 플래쉬 작업 그룹의 레이턴시 대비 1.2배일 수 있다. 이러한 경우 도 6을 통해 설명한 바와 같이 메모리 시스템(1000)은 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 확대하고, 상대적으로 플래쉬 작업 처리 공간(1303)을 축소하여 호스트 작업 그룹의 레이턴시는 감소시키고 플래쉬 작업 그룹의 레이턴시는 일부 증가되도록 허용할 수 있다.
동적 버퍼 할당부(dynamic buffer allocation section; 7112)는 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 각각 초기값으로 할당할 수 있다. 또한 동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시 및 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시에 기초하여 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 할당할 수 있다. 다시 말해 동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능 및 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능에 기초하여 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 할당할 수 있다. 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능은 호스트 인터페이스(740)가 호스트 작업 그룹에 포함된 다수의 호스트 작업 그룹들을 처리하는 성능들의 평균값일 수 있다. 또한 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능은 플래쉬 인터페이스(760)가 플래쉬 작업 그룹에 포함된 다수의 플래쉬 작업 그룹들을 처리하는 성능들의 평균값일 수 있다.
예시적으로 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시가 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시 대비 제1 기준값 이상인 때, 동적 버퍼 할당부(7112)는 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 확대하고 플래쉬 작업 처리 공간(1303)을 축소하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당(reallocation)할 수 있다. 반대로 동적 버퍼 할당부(7112)는 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시가 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시 대비 제2 기준값 이상인 때 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 축소하고 플래쉬 작업 처리 공간(1303)을 확대하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다.
다른 예시로서 동적 버퍼 할당부(7112)는 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능이 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능 대비 제1 기준값 이상인 때 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 축소하고 플래쉬 작업 처리 공간(1303)을 확대하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다. 반대로 동적 버퍼 할당부(7112)는 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능이 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능 대비 제2 기준값 이상인 때 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 확대하고 플래쉬 작업 처리 공간(1303)을 축소하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다.
또 다른 예시로서 동적 버퍼 할당부(7112)는 호스트 인터페이스(740)을 통해 처리되는 호스트 작업 그룹의 레이턴시를 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시로 나눈 값, 즉 호스트 작업 그룹의 레이턴시와 플래쉬 작업 그룹의 레이턴시의 비율이 제1 기준값 이상인 때 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 확대하고 플래쉬 작업 처리 공간(1303)을 축소하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다. 반대로 동적 버퍼 할당부(7112)는 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시를 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시로 나눈 값, 즉 호스트 작업 그룹의 레이턴시와 플래쉬 작업 그룹의 레이턴시의 비율이 제2 기준값 이하인 때 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)을 축소하고 플래쉬 작업 처리 공간(1303)을 확대하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다. 상기 제1 기준값과 제2 기준값은 동일할 수 있고, 또한 상이할 수도 있다.
동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트(2000)로부터 요청된 작업들에 대한 서비스 품질(Quality of Service, QoS)에 기초하여 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 할당할 수 있다. 예시적으로 동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 서비스 품질(Quality of Service, QoS)이 기준값 이하인 때 호스트 작업 처리 공간(1302)을 확대하고 플래쉬 작업 처리 공간(1303)을 축소하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다.
동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 플래쉬 인터페이스(760)가 비휘발성 메모리 장치(1100)를 통해 커맨드 큐잉부(730)에 큐잉된 커맨드들에 대응하는 플래쉬 작업들을 처리하는 성능에 기초하여 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 할당할 수 있다. 예시적으로 동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 커맨드 큐잉부(730)에 큐잉된 커맨드들에 대응하는 플래쉬 작업들이 처리되는 성능이 기준값 이하인 때 호스트 작업 처리 공간(1302)을 축소하고 플래쉬 작업 처리 공간(1303)을 확대하는 방향으로 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 동적으로 재할당할 수 있다.
버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 합한 전체 크기는 일정할 수 있다. 다시 말해 동적 버퍼 할당부(7112)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트 인터페이스(740) 및 플래쉬 인터페이스(760)의 성능에 기초하여 일정한 크기의 버퍼 메모리 공간을 동적으로 분할하여 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)에 할당할 수 있다. 다시 말해 호스트 작업 처리 공간(1302)이 확대되면 결과적으로 플래쉬 작업 처리 공간(1303)이 축소되고, 반대로 호스트 작업 처리 공간(1302)이 축소되면 결과적으로 플래쉬 작업 처리 공간(1303)이 확대될 수 있다.
인터페이스 대역폭 제어부(interface bandwidth control section; 7113)는 호스트 인터페이스(740)에 의한 호스트 작업 그룹 처리의 대역폭(bandwidth) 및 플래쉬 인터페이스(760)에 의한 플래쉬 작업 그룹 처리의 대역폭(bandwidth)을 각각 초기값으로 설정할 수 있다. 또한 인터페이스 대역폭 제어부(7113)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시 및 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시에 기초하여 호스트 작업 그룹 처리를 위한 호스트 인터페이스(740)의 동작 대역폭(bandwidth) 및 플래쉬 작업 그룹 처리를 위한 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 가변할 수 있다. 다시 말해 인터페이스 대역폭 제어부(7113)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능 및 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능에 기초하여 호스트 작업 그룹 처리를 위한 호스트 인터페이스(740)의 동작 대역폭(bandwidth) 및 플래쉬 작업 그룹 처리를 위한 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 가변할 수 있다.
예시적으로 인터페이스 대역폭 제어부(7113)는 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시가 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시 대비 기준값 이상으로 더 큰 때 호스트 인터페이스(740)의 호스트 작업 그룹 처리를 위한 동작 대역폭(bandwidth)을 증가시키고 플래쉬 인터페이스(760)의 플래쉬 작업 그룹 처리를 위한 동작 대역폭(bandwidth)을 감소시킬 수 있다. 반대로 인터페이스 대역폭 제어부(7113)는 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시가 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시 대비 기준값 이상으로 더 큰 때 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 감소시키고 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 증가시킬 수 있다.
다른 예시로서 인터페이스 대역폭 제어부(7113)는 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능이 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능 대비 기준값 이상으로 더 큰 때 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 감소시키고 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 증가시킬 수 있다. 반대로 인터페이스 대역폭 제어부(7113)는 플래쉬 인터페이스(760)가 플래쉬 작업 그룹을 처리하는 성능이 호스트 인터페이스(740)가 호스트 작업 그룹을 처리하는 성능 대비 기준값 이상으로 더 큰 때 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 증가시키고 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 감소시킬 수 있다.
또 다른 예시로서 인터페이스 대역폭 제어부(7113)는 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시를 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시로 나눈 값, 즉 호스트 작업 그룹의 레이턴시와 플래쉬 작업 그룹의 레이턴시의 비율이 제1 기준값 이상인 때 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 증가시키고 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 감소시킬 수 있다. 반대로 인터페이스 대역폭 제어부(7113)는 호스트 인터페이스(740)를 통해 처리되는 호스트 작업 그룹의 레이턴시를 플래쉬 인터페이스(760)를 통해 처리되는 플래쉬 작업 그룹의 레이턴시로 나눈 값, 즉 호스트 작업 그룹의 레이턴시와 플래쉬 작업 그룹의 레이턴시의 비율이 제2 기준값 이하인 때 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 감소시키고 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 증가시킬 수 있다. 상기 제1 기준값과 제2 기준값은 서로 동일하거나 서로 상이할 수도 있다.
인터페이스 대역폭 제어부(7113)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 호스트(2000)로부터 요청된 작업들에 대한 서비스 품질(Quality of Service, QoS)에 기초하여 호스트 인터페이스(740)의 동작 대역폭(bandwidth)과 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 동적으로 가변할 수 있다. 예시적으로 인터페이스 대역폭 제어부(7113)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 서비스 품질(Quality of Service, QoS)이 기준값 이하인 때 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 증가시키고 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 상대적으로 감소시킬 수 있다.
인터페이스 대역폭 제어부(7113)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 플래쉬 인터페이스(760)가 비휘발성 메모리 장치(1100)을 통해 커맨드 큐잉부(730)에 큐잉된 커맨드들에 대응하는 플래쉬 작업들을 처리하는 성능에 기초하여 호스트 인터페이스(740)의 동작 대역폭(bandwidth)과 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 동적으로 가변할 수 있다. 예시적으로 인터페이스 대역폭 제어부(7113)는 인터페이스 성능 모니터링부(7111)에 의해 모니터링 된 커맨드 큐잉부(730)에 큐잉된 커맨드들에 대응하는 플래쉬 작업들이 처리되는 성능이 기준값 이하인 때 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 증가시키고 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 상대적으로 감소시키고 시킬 수 있다.
인터페이스 대역폭 제어부(7113)는 동적 버퍼 할당부(7112)에 의해 재할당된 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기에 기초하여 호스트 인터페이스(740)의 동작 대역폭(bandwidth)과 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 동적으로 가변할 수 있다. 다시 말해 인터페이스 대역폭 제어부(7113)는 동적 버퍼 할당부(7112)에 의해 호스트 작업 처리 공간(1302)의 크기가 확대되고 플래쉬 작업 처리 공간(1303)의 크기가 축소되는 방향으로 재할당 된 경우 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 증가시키고 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 상대적으로 감소시키고 시킬 수 있다. 반대로 인터페이스 대역폭 제어부(7113)는 동적 버퍼 할당부(7112)에 의해 호스트 작업 처리 공간(1302)의 크기가 축소되고 플래쉬 작업 처리 공간(1303)의 크기가 확대되는 방향으로 재할당 된 경우 플래쉬 인터페이스(760)의 동작 대역폭(bandwidth)을 감소시키고 호스트 인터페이스(740)의 동작 대역폭(bandwidth)을 상대적으로 증가시키고 시킬 수 있다.
다른 예시로서 동적 버퍼 할당부(7112)는 인터페이스 대역폭 제어부(7113)에 의해 재설정된 호스트 인터페이스(740)의 대역폭(bandwidth)과 플래쉬 인터페이스(760)의 대역폭(bandwidth)에 기초하여 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)을 재할당 할 수 있다. 다시 말해 동적 버퍼 할당부(7112)는 인터페이스 대역폭 제어부(7113)가 플래쉬 인터페이스(760)의 대역폭(bandwidth)을 증가시키고 호스트 인터페이스(740)의 대역폭(bandwidth)을 상대적으로 감소시킨 경우 호스트 작업 처리 공간(1302)의 크기를 확대하고 플래쉬 작업 처리 공간(1303)의 크기를 축소되는 방향으로 재할당 할 수 있다. 반대로 동적 버퍼 할당부(7112)는 인터페이스 대역폭 제어부(7113)가 플래쉬 인터페이스(760)의 대역폭(bandwidth)을 감소시키고 호스트 인터페이스(740)의 대역폭(bandwidth)을 상대적으로 증가시킨 경우 호스트 작업 처리 공간(1302)의 크기를 축소하고 플래쉬 작업 처리 공간(1303)의 크기를 확대되는 방향으로 재할당 할 수 있다.
메일박스(mailbox; 712)는 프로세서부(710)가 프로그램 데이터, 리드 데이터 또는 리드 데이터에 관한 정보, 즉 논리 어드레스나 데이터의 유효(validity) 여부에 관한 정보를 호스트 인터페이스(740) 또는 플래쉬 인터페이스(760)와 교신할 때 사용되는 메모리 공간일 수 있다. 메일박스(mailbox; 712)는 임페디드 에스램(embedded SRAM)을 포함할 수 있다. 인터페이스 성능 모니터링부(7111)는 메일박스(mailbox; 712)를 통해 교신되는 데이터, 또는 논리 어드레스를 통해 호스트 인터페이스(740)에서 처리되는 호스트 작업 그룹의 작업량, 또는 호스트 인터페이스(740)의 작업 처리 성능 및 플래쉬 인터페이스(760)에서 처리되는 호스트 작업 그룹의 작업량, 또는 플래쉬 인터페이스(760)의 작업 처리 성능을 모니터링 할 수 있다.
도 8은 본 발명의 실시예에 따른 동적 성능 제어 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 메모리 시스템(1000)에서 동적 성능 제어 동작(dynamic performance control operation)을 시작되면, 먼저 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)이 각각 초기화 될 수 있다(단계 S801). 단계 S801을 통해 호스트 작업 공간(1302) 및 플래쉬 작업 처리 공간(1303) 각각은 초기 설정된 크기의 공간을 할당 받을 수 있다. 단계 S801은 동적 버퍼 할당부(7112)에 의해 수행될 수 있다. 또한 메모리 시스템(1000)의 호스트 인터페이스(740)와 플래쉬 인터페이스(760) 각각의 대역폭(bandwidth)이 초기화 될 수 있다(단계 S802). 단계 S802는 인터페이스 대역폭 제어부(7113)에 의해 수행될 수 있다. 단계 S802는 단계 S801 후 수행될 수 있고, 다른 예시로서 단계 S802는 단계 S801 전에 수행될 수 있다. 또는 단계 S802과 단계 S801은 동시에 수행될 수 있다.
단계 S801 및 단계 S802가 수행된 후 호스트 인터페이스(740) 및 플래쉬 인터페이스(760)에서 발생하는 작업 처리에 대한 레이턴시가 모니터링 될 수 있다(단계 S803). 단계 S803은 인터페이스 성능 모니터링부(7111)에 의해 수행될 수 있다. 호스트 인터페이스(740) 및 플래쉬 인터페이스(760)에서의 작업 처리에 있어 발생하는 레이턴시는 호스트 인터페이스(740) 및 플래쉬 인터페이스(760)에서의 작업 처리의 성능 지표일 수 있다. 다시 말해 인터페이스 성능 모니터링부(7111)는 호스트 인터페이스(740) 및 플래쉬 인터페이스(760)에서의 작업 처리에 있어 발생하는 레이턴시를 통해 호스트 인터페이스(740) 및 플래쉬 인터페이스(760)의 성능을 예측할 수 있다. 이때 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리에 있어서의 레이턴시 비율이 제1 기준값 이상인지 여부를 판단하고(단계 S804), 만일 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리에 있어서의 레이턴시 비율이 제1 기준값 이상인 경우(‘예’에 해당), 버퍼 메모리 장치(1300)의 공간 재할당, 즉 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)이 확대되고 플래쉬 작업 처리 공간(1303)이 축소 될 수 있다(단계 S805). 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리에 있어서의 레이턴시 비율은 호스트 인터페이스(740)에서의 작업 처리에 있어서의 레이턴시를 플래쉬 인터페이스(760)에서의 작업 처리에 있어서의 레이턴시로 나눈 값일 수 있다. 단계 S804는 인터페이스 성능 모니터링부(7111)에 의해 수행될 수 있고, 단계 S805는 동적 버퍼 할당부(7112)에 의해 수행될 수 있다.
만일 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제1 기준값 이상인 경우(‘예’에 해당), 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭이 가변될 수 있다. 다시 말해 단계 805를 통해 재할당된 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기에 기초하여 또는 호스트 인터페이스(740)의 작업에 가중치를 부여하여 호스트 인터페이스(740)의 호스트 작업 그룹 처리를 위한 대역폭을 증가시키고 또한 상대적으로 플래쉬 인터페이스(760)의 플래쉬 작업 그룹 처리를 위한 대역폭을 감소시킬 수 있다(단계 S806). 단계 S806은 인터페이스 대역폭 제어부(7113)에 의해 수행될 수 있다. 인터페이스 대역폭 제어부(7113)에 의한 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기와 독립적으로 단계 S804의 모니터링 결과에 따라 수행될 수 있다. 다시 말해 단계 S805, 즉 버퍼 메모리 장치(1300)의 공간 재할당 및 단계 S806, 즉 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 병렬적으로 수행될 수 있다. 다른 예시로서 단계 S805, 즉 버퍼 메모리 장치(1300)의 공간 재할당 수행 전 단계 S806, 즉 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변이 수행될 수 있다.
호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제1 기준값 이상인지 여부를 판단하고(단계 S804), 만일 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제1 기준값 미만인 경우(‘아니오’에 해당), 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제2 기준값 이하인지 여부가 판단될 수 있다(단계 S807). 만일 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제2 기준값 이하인 경우(‘예’에 해당), 버퍼 메모리 장치(1300)의 메모리 공간 재할당, 즉 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)이 축소되고 플래쉬 작업 처리 공간(1303)이 확대될 수 있다(단계 S808). 단계 S807는 인터페이스 성능 모니터링부(7111)에 의해 수행될 수 있고, 단계 S808는 동적 버퍼 할당부(7112)에 의해 수행될 수 있다.
또한 만일 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제2 기준값 이하인 경우(‘예’에 해당), 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭이 가변될 수 있다. 다시 말해 단계 S808을 통해 재할당된 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기에 기초하여 또는 플래쉬 인터페이스(760)의 작업에 가중치를 부여하여 호스트 인터페이스(740)의 호스트 작업 처리를 위한 대역폭을 감소시키고 또한 상대적으로 플래쉬 인터페이스(760)의 플래쉬 작업 처리를 위한 대역폭을 증가시킬 수 있다(단계 S809). 단계 S809는 인터페이스 대역폭 제어부(7113)에 의해 수행될 수 있다. 인터페이스 대역폭 제어부(7113)에 의한 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기와 독립적으로 단계 S807의 결과에 따라 수행될 수 있다. 다시 말해 단계 S808, 즉 버퍼 메모리 장치(1300)의 공간 재할당 및 단계 S809, 즉 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 병렬적으로 수행될 수 있다. 다른 예시로서, 버퍼 메모리 장치(1300)의 공간 재할당 수행(단계 S808) 이전에 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변(단계 S809)이 수행될 수 있다.
만일 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 작업 처리 레이턴시 비율이 제2 기준값 초과인 경우(‘아니오’에 해당) 단계 S808 내지 단계 S809는 수행되지 않고 단계 S803이 다시 수행될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 동적 성능 제어 방법을 설명하기 위한 흐름도이다.
도 9를 참조하면, 메모리 시스템(1000)에서 동적 성능 제어 동작이 시작되면, 먼저 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)이 각각 초기화 될 수 있다(단계 S901). 단계 S801을 통해 호스트 작업 공간(1302) 및 플래쉬 작업 처리 공간(1303) 각각은 초기 설정된 크기의 공간을 할당 받을 수 있다. 단계 S901은 동적 버퍼 할당부(7112)에 의해 수행될 수 있다. 또한 메모리 시스템(1000)의 호스트 인터페이스(740)와 플래쉬 인터페이스(760) 각각의 대역폭(bandwidth)이 초기화 될 수 있다(단계 S902). 단계 S802는 인터페이스 대역폭 제어부(7113)에 의해 수행될 수 있다. 단계 S902는 단계 S901 후 수행될 수 있고, 다른 예시로서 단계 S902는 단계 S901 전에 수행될 수 있다. 또는 단계 S902과 단계 S901은 동시에 수행될 수 있다.
단계 S901 및 단계 S902 후 호스트 인터페이스(740)에서 발생하는 작업 처리에 있어 서비스 품질(QoS)이 모니터링 될 수 있다(단계 S903). 단계 S903은 인터페이스 성능 모니터링부(7111)에 의해 수행될 수 있다. 호스트 인터페이스(740)에서의 작업 처리에 있어 서비스 품질(QoS)은 호스트 인터페이스(740)에서의 작업 처리의 성능 지표일 수 있다. 다시 말해 인터페이스 성능 모니터링부(7111)는 호스트 인터페이스(740)에서의 작업 처리에 있어 서비스 품질(QoS) 모니터링을 통해 호스트 인터페이스(740)의 성능을 예측할 수 있다. 이때 호스트 인터페이스(740) 모니터링을 통한 서비스 품질(QoS)이 제1 기준값 이하인지 여부를 판단하고(단계 S904), 만일 호스트 인터페이스(740)에서의 서비스 품질(QoS)이 제1 기준값 이하인 경우(‘예’에 해당), 버퍼 메모리 장치(1300)의 메모리 공간 재할당, 즉 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)이 확대되고 플래쉬 작업 처리 공간(1303)이 축소 될 수 있다(단계 S905). 단계 S904는 인터페이스 성능 모니터링부(7111)에 의해 수행될 수 있고, 단계 S905는 동적 버퍼 할당부(7112)에 의해 수행될 수 있다.
또한 만일 호스트 인터페이스(740)에서의 서비스 품질(QoS)이 제1 기준값 이하인 경우(‘예’에 해당), 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭이 가변될 수 있다. 다시 말해 단계 905를 통해 재할당된 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기에 기초하여 또는 호스트 인터페이스(740)의 작업에 가중치를 부여하여 호스트 인터페이스(740)의 호스트 작업 처리를 위한 대역폭을 증가시키고 또한 상대적으로 플래쉬 인터페이스(760)의 플래쉬 작업 처리를 위한 대역폭을 감소시킬 수 있다(단계 S906). 단계 S906은 인터페이스 대역폭 제어부(7113)에 의해 수행될 수 있다. 인터페이스 대역폭 제어부(7113)에 의한 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기와 독립적으로 단계 S904의 결과에 따라 수행될 수 있다. 다시 말해 단계 S905, 즉 버퍼 메모리 장치(1300)의 공간 재할당 및 단계 S906, 즉 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 병렬적으로 수행될 수 있다. 다른 예시로서, 버퍼 메모리 장치(1300)의 공간 재할당 수행(단계 S905) 이전에 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변(단계 S909)이 수행될 수 있다.
호스트 인터페이스(740)에서의 서비스 품질(QoS)이 제1 기준값 이하인지 여부를 판단하고(단계 S904), 만일 호스트 인터페이스(740)에서의 서비스 품질(QoS)이 제1 기준값 초과인 경우(‘아니오’에 해당), 커맨드 큐잉부(730)의 큐잉된 커맨드들의 수가 제2 기준값 이상인지 여부가 판단될 수 있다(단계 S907). 단계 S907은 인터페이스 성능 모니터링부(7111)에 의해 수행될 수 있다. 만일 커맨드 큐잉부(730)의 큐잉된 커맨드들의 수가 제2 기준값 이상인 경우(‘예’에 해당), 버퍼 메모리 장치(1300)의 공간 재할당, 즉 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302)이 축소되고 플래쉬 작업 처리 공간(1303)이 확대 될 수 있다(단계 S908). 단계 S908는 동적 버퍼 할당부(7112)에 의해 수행될 수 있다.
또한 만일 커맨드 큐잉부(730)의 큐잉된 커맨드들의 수가 제2 기준값 이상인 경우(‘예’에 해당), 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭이 가변될 수 있다. 다시 말해 단계 S908을 통해 재할당된 버퍼 메모리 장치(1300)의 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기에 기초하여 또는 플래쉬 인터페이스(760)의 작업에 가중치를 부여하여 호스트 인터페이스(740)의 호스트 작업 처리를 위한 대역폭을 감소시키고 또한 상대적으로 플래쉬 인터페이스(760)의 플래쉬 작업 처리를 위한 대역폭을 증가시킬 수 있다(단계 S909). 단계 S909는 인터페이스 대역폭 제어부(7113)에 의해 수행될 수 있다. 인터페이스 대역폭 제어부(7113)에 의한 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 호스트 작업 처리 공간(1302) 및 플래쉬 작업 처리 공간(1303)의 크기와 독립적으로 단계 S907의 결과에 따라 수행될 수 있다. 다시 말해 단계 S908, 즉 버퍼 메모리 장치(1300)의 공간 재할당 및 단계 S909, 즉 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변은 병렬적으로 수행될 수 있다. 다른 예시로서 단계 S908, 즉 버퍼 메모리 장치(1300)의 공간 재할당 수행 전 단계 S909, 즉 호스트 인터페이스(740)와 플래쉬 인터페이스(760)의 대역폭 가변이 수행될 수 있다.
만일 커맨드 큐잉부(730)의 큐잉된 커맨드들의 수가 제2 기준값 미만인 경우 (‘아니오’에 해당) 단계 S908 내지 단계 S909는 수행되지 않고 단계 S903이 다시 수행될 수 있다.
도 10은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 11은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 12는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 13은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 8에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 비휘발성 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 호스트와 교신하는 호스트 인터페이스를 통해 수행되는 제1 작업 그룹에 제1 버퍼 공간을 할당하고 비휘발성 메모리 장치와 교신하는 플래쉬 인터페이스를 통해 수행되는 제2 작업 그룹에 제2 버퍼 공간을 할당하는 단계;
    상기 호스트 인터페이스와 상기 플래쉬 인터페이스 각각의 대역폭을 초기화하는 단계;
    상기 제1 작업 그룹 및 상기 제2 작업 그룹 각각에서 발생하는 레이턴시들의 비율을 계산하는 단계;
    상기 레이턴시들의 비율에 근거하여 상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 조절하는 단계; 및
    상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 조절하는 단계에서 조절된 상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기에 근거하여 상기 호스트 인터페이스 및 상기 플래쉬 인터페이스 각각의 대역폭을 조절하는 단계;를 포함하고,
    상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 조절하는 단계 및 상기 대역폭을 조절하는 단계는 병렬적으로 수행되는 메모리 시스템의 동작 방법.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 버퍼 공간과 상기 제2 버퍼 공간의 크기의 합은 일정한 메모리 시스템의 동작 방법.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 조절하는 단계는,
    상기 레이턴시들의 비율이 제1 기준값 이상인 경우, 상기 제1 버퍼 공간을 확대 및 상기 제2 버퍼 공간을 축소하고, 상기 레이턴시들의 비율이 상기 제1 기준값 미만인 경우, 상기 레이턴시들의 비율이 제2 기준값 이하인지 여부를 판단하는 메모리 시스템의 동작방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 호스트 인터페이스에서의 서비스 품질(QoS)을 모니터링 하는 단계; 및
    상기 서비스 품질(QoS)을 모니터링한 결과에 근거하여 상기 제1 버퍼 공간 및 상기 제2 버퍼 공간의 크기를 조절하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    커맨드 큐잉부에 큐잉된 커맨드들의 수를 모니터링 하는 단계; 및
    상기 큐잉된 커맨드들의 수에 근거하여 상기 호스트 인터페이스 및 상기 플래쉬 인터페이스 각각의 대역폭을 조절하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 버퍼 공간 및 상기 제2 버퍼 공간은 디램(DRAM)인 메모리 시스템의 동작 방법.
  9. 호스트와 통신하고, 상기 호스트로부터 수신된 호스트 작업들을 처리하는 호스트 인터페이스;
    비휘발성 메모리 장치와 통신하고, 상기 비휘발성 메모리 장치를 이용하여 플래쉬 작업들을 처리하는 플래쉬 인터페이스;
    상기 호스트 작업들 및 상기 플래쉬 작업들이 처리되는 성능들을 모니터링 하는 성능 모니터링 관리부; 및
    상기 호스트 작업들의 처리를 위해 할당된 호스트 작업 처리 공간 및 상기 플래쉬 작업들의 처리를 위해 할당된 플래쉬 작업 처리 공간을 포함한 버퍼 메모리를 포함하고,
    상기 성능 모니터링 관리부는,
    상기 호스트 작업 및 상기 플래쉬 작업 각각에서 발생하는 레이턴시들의 비율을 계산하고,
    상기 레이턴시들의 비율에 근거하여 상기 호스트 작업 처리 공간과 상기 플래쉬 작업 처리 공간의 크기를 조절하고,
    상기 호스트 작업 처리 공간과 상기 플래쉬 작업 처리 공간의 크기를 조절하는 동안 병렬적으로 상기 호스트 인터페이스 및 상기 플래쉬 인터페이스 각각의 대역폭을 조절하는 메모리 시스템.
  10. 삭제
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 성능 모니터링 관리부는 상기 레이턴시들의 비율이 제1 기준값 이상인 경우, 상기 호스트 작업 처리 공간의 크기를 확대 및 상기 플래쉬 작업 처리 공간의 크기를 축소하고, 상기 레이턴시들의 비율이 상기 제1 기준값 미만인 경우, 상기 레이턴시들의 비율이 제2 기준값 이하인지 여부를 판단하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 호스트 작업 처리 공간 및 상기 플래쉬 작업 처리 공간의 합은 일정한 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 버퍼 메모리는 디램(DRAM)인 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 버퍼 메모리는 임베디드 에스램(embedded SRAM)인 메모리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 성능 모니터링 관리부는 상기 호스트 인터페이스에서의 서비스 품질(QoS)을 모니터링 하는 메모리 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 플래쉬 작업들에 대응하는 커맨드들을 큐잉하도록 구성된 커맨드 큐잉부를 더 포함하는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 버퍼 메모리는 물리-논리 어드레스 맵핑 정보를 저장하는 물리-논리 어드레스맵핑 정보 저장 공간을 더 포함하는 메모리 시스템.
  19. 삭제
  20. 삭제
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