KR102565895B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR102565895B1
KR102565895B1 KR1020170150660A KR20170150660A KR102565895B1 KR 102565895 B1 KR102565895 B1 KR 102565895B1 KR 1020170150660 A KR1020170150660 A KR 1020170150660A KR 20170150660 A KR20170150660 A KR 20170150660A KR 102565895 B1 KR102565895 B1 KR 102565895B1
Authority
KR
South Korea
Prior art keywords
host
buffer
memory
data
controller
Prior art date
Application number
KR1020170150660A
Other languages
English (en)
Other versions
KR20190054426A (ko
Inventor
이동섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170150660A priority Critical patent/KR102565895B1/ko
Priority to TW107123295A priority patent/TWI770218B/zh
Priority to US16/028,605 priority patent/US10678476B2/en
Priority to CN201810871446.XA priority patent/CN109783397B/zh
Publication of KR20190054426A publication Critical patent/KR20190054426A/ko
Application granted granted Critical
Publication of KR102565895B1 publication Critical patent/KR102565895B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술은 컨트롤러 버퍼 메모리; 호스트로부터 비선형 호스트 물리 어드레스들(non-linear host physical address) 및 기입 데이터를 수신하도록 구성된 호스트 인터페이스; 상기 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들(linear virtual address)에 맵핑 하도록 구성된 호스트 어드레스 변환부; 및 상기 선형 가상 어드레스들에 기초하여 상기 기입 데이터를 상기 컨트롤러 버퍼 메모리에 버퍼링 하는 동작을 제어하도록 구성된 호스트 제어부를 포함하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들로 변환하여 호스트 버퍼 메모리에 저장된 데이터를 메모리 시스템의 컨트롤러 버퍼 메모리에 버퍼링 하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
비휘발성 메모리 장치는 다수의 메모리 블록들을 포함할 수 있다. 또한 각각의 메모리 블록은 다수의 메모리 셀들을 포함하고 있고, 하나의 메모리 블록에 포함된 메모리 셀들은 동시에 소거 동작이 수행될 수 있다.
메모리 시스템은 호스트로부터 기입 커맨드(write command)와 논리 어드레스(logical address)를 입력 받은 경우 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 할당하고, 물리 어드레스(physical address)에 대응하는 메모리 영역에 데이터를 기입할 수 있다.
메모리 시스템은 어드레스 맵핑 정보를 버퍼 메모리에 일시 저장하고, 버퍼 메모리에 저장된 어드레스 맵핑 정보를 비휘발성 메모리 장치에 플러쉬 할 수 있다. 또한 메모리 시스템은 파워 온 시 비휘발성 메모리 장치에 저장된 어드레스 맵핑 정보를 버퍼 메모리에 다시 로드(load) 할 수 있다.
본 발명의 실시예는 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들로 변환하여 기입 동작 및 리드 동작을 효율적으로 수행할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 컨트롤러 버퍼 메모리; 호스트로부터 비선형 호스트 물리 어드레스들(non-linear host physical address) 및 기입 데이터를 수신하도록 구성된 호스트 인터페이스; 상기 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들(linear virtual address)에 맵핑 하도록 구성된 호스트 어드레스 변환부; 및 상기 선형 가상 어드레스들에 기초하여 상기 기입 데이터를 상기 컨트롤러 버퍼 메모리에 버퍼링 하는 동작을 제어하도록 구성된 호스트 제어부를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은, 데이터를 버퍼링 하는 다수의 컨트롤러 버퍼 유닛들을 포함하는 컨트롤러 버퍼 메모리; 물리-가상 어드레스 맵핑 테이블을 생성하도록 구성된 호스트 어드레스 변환부; 및 상기 물리-가상 어드레스 맵핑 테이블에 기초하여 상기 컨트롤러 버퍼 메모리에 버퍼링 된 상기 데이터를 호스트의 호스트 버퍼 메모리로 출력하도록 구성된 호스트 제어부를 포함하고, 상기 물리-가상 어드레스 맵핑 테이블은 상기 호스트 버퍼 메모리에 포함되는 다수의 호스트 버퍼 유닛들에 대응하는 다수의 비선형 호스트 버퍼 아이디들(non-linear host buffer ID)과 상기 컨트롤러 버퍼 유닛들에 대응하는 다수의 선형 가상 버퍼 아이디들(linear virtual buffer ID) 간의 맵핑 정보를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 호스트로부터 비선형 호스트 물리 어드레스들(non-linear host physical address)을 포함하는 기입 커맨드를 수신하는 단계; 상기 비선형 호스트 물리 어드레스들(non-linear host physical address)을 선형 가상 어드레스들(linear virtual address)로 맵핑하는 단계; 상기 비선형 호스트 물리 어드레스들에 기초하여 상기 호스트의 호스트 버퍼 메모리로부터 기입 데이터를 페치(fetch) 하는 단계; 및 상기 선형 가상 어드레스들에 기초하여 상기 기입 데이터를 컨트롤러 버퍼 메모리에 버퍼링 하는 단계를 포함한다.
본 기술은 메모리 시스템의 동작에 있어, 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들로 변환하여 기입 동작 및 리드 동작의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 6은 호스트 버퍼 메모리를 상세하게 설명하기 위한 도면이다.
도 7은 컨트롤러 버퍼 메모리를 상세하게 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 어드레스 맵핑 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 선형 가상 어드레스 맵핑을 통한 데이터 기입 및 리드 방법을 설명하기 위한 도면이다.
도 11은 입출력 프로세스에 호스트 버퍼 유닛을 할당하는 방법을 설명하기 위한 도면이다.
도 12는 입출력 프로세스에 가상 어드레스를 할당하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예에 따른 기입 동작을 설명하기 위한 흐름도이다.
도 14는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래쉬 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 비휘발성 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리 장치(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
실시예에 따라 메모리 시스템(1000)은 버퍼 메모리 장치(1300)를 포함하지 않을 수 있다.
호스트(2000)는 호스트 버퍼 메모리(Host Buffer Memory; 2100)를 포함할 수 있다. 예시로서 PCIe형 SSD의 경우 호스트(2000)는 동작을 기술하기 위해 특정한 형식의 커맨드 셋(command set)을 정의할 수 있다. 예시로서 리드 커맨드의 경우, 호스트 어드레스(Host Address), 논리 어드레스(Logical Address; LA) 및 데이터 크기(Data Size)를 포함하는 형식으로 구성될 수 있다. 다른 예시로서 기입 커맨드의 경우, 호스트 어드레스(Host Address), 논리 어드레스(Logical Address; LA) 및 데이터 크기(Data Size)를 포함하는 형식으로 구성될 수 있다. 이때 기입 커맨드의 경우 호스트 어드레스(Host Address)는 호스트 버퍼 메모리(Host Buffer Memory; 2100)내에 기입할 데이터가 저장된 메모리 공간의 위치를 가리키는 어드레스 일 수 있다. 또한 리드 커맨드의 경우 호스트 어드레스(Host Address)는 호스트 버퍼 메모리(Host Buffer Memory; 2100)내에 리드한 데이터가 저장될 메모리 공간의 물리적인 위치를 가리키는 어드레스 일 수 있고, 호스트 어드레스(Host Address)는 호스트 물리 어드레스(Host Physical Address)라고 명명될 수도 있다.
호스트(2000)는 논리 어드레스(Logical Address; LA)로 기입 하거나 리드 하고자 하는 데이터 저장 공간의 위치를 지정함과 동시에, 기입 하거나 리드 하고자 하는 데이터의 크기를 지정할 수 있다. 기입 하거나 리드 하고자 하는 데이터의 최소 단위는 예시로서 512B 혹은 4KB 일 수 있으며, 메모리 시스템(1000)이 구성된 후에는 가변적이지 않을 수 있다. 데이터의 크기는 최소 단위의 N배수(N은 자연수)로 정의될 수 있는데, 예시로서 최소 단위가 4KB인 경우, 데이터의 크기는 4KB 데이터 1개, 4KB 데이터 2개, 4KB 데이터 4개 등으로 표현될 수 있다. 예시로서 128KB의 경우는 4KB 데이터 32개로 표현될 수 있다. 다시 말해 기입 커맨드의 경우 데이터의 논리 어드레스(Logical Address; LA)가 ‘100’이고, 데이터의 크기가 최소 단위, 즉 4KB인 경우에 WRITE(HostAddress, 0x100, 0)로 표현될 수 있다. 다른 예시로서 기입 커맨드의 경우 데이터의 논리 어드레스(Logical Address; LA)가 ‘100’이고, 데이터의 크기가 최소 단위의 32배, 즉 128KB인 경우에 WRITE(HostAddress, 0x100, 31)로 표현될 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 에러 정정부(ECC; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control Circuit; 750), 플래쉬 인터페이스(Flash Interface; 760), 데이터 랜더마이저(Data Randomizer; 770), 버퍼 메모리 인터페이스(Buffer Memory Interface; 780) 및 버스(Bus; 790)를 포함할 수 있다.
버스(790)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 인터페이스(780)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)를 제어할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(710)는 큐잉된 다수의 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(730)는 에러 정정을 수행할 수 있다. 에러 정정부(730)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(730)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(730)는 플래쉬 인터페이스(760)의 구성 요소로서 플래쉬 인터페이스(760)에 포함될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라, 메모리 버퍼부(720)를 제어하도록 구성될 수 있다.
플래쉬 인터페이스(760)는 프로세서부(710)의 제어에 따라, 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어부(750)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
데이터 랜더마이저(Data Randomizer; 770)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(770)는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 플래쉬 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(770)는 비휘발성 메모리 장치(1100)로부터 플래쉬 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예시적으로, 데이터 랜더마이저(770)는 플래쉬 인터페이스(760)의 구성 요소로서 플래쉬 인터페이스(760)에 포함될 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(790)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 에러 정정부(730), 플래쉬 인터페이스(760) 및 버퍼 메모리 인터페이스(780)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750), 플래쉬 인터페이스(760) 및 버퍼 메모리 인터페이스(780)에 연결될 수 있다. 실시예에 따라 메모리 컨트롤러(1200)는 버퍼 메모리 인터페이스(780)를 포함하지 않을 수 있다.
버퍼 메모리 인터페이스(780)는 프로세서부(710)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 인터페이스(780)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 통신할 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신할 수 있다. 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간, 다시 말해 메모리 블록(110) 또는 페이지(page)를 할당할 수 있다. 다시 말해 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 물리 어드레스(physical address)는 호스트 물리 어드레스(host physical address)와 구분하여 플래쉬 물리 어드레스(Flash Logical Address)라고 부를 수 있고, 호스트(2000)로부터 수신한 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간에 대응하는 어드레스 일 수 있다.
메모리 시스템(1000)은 상술한 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 비휘발성 메모리 장치(1100)의 메모리 블록(110)에 저장할 수 있다. 이때 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 저장한 메모리 블록(110)을 시스템 블록(system block)이라고 부를 수 있다.
메모리 시스템(1000)이 부팅(booting)될 때 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)는 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(720)에 로드(load)될 수 있다. 또한 메모리 시스템(1000)은 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)에 대한 확인이 필요한 때 비휘발성 메모리 장치(1100)로부터 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 리드 하여 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(720)에 저장할 수 있다. 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(720)를 통칭하여 컨트롤러 버퍼 메모리(Controller Buffer Memory)라고 명명할 수 있다.
다른 예시로서 메모리 시스템(1000)은 호스트(2000)로부터 기입 커맨드(write command) 및 기입 데이터(write data), 그리고 논리 어드레스(logical address)를 수신한 경우, 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 기입 데이터(write data)를 저장할 비휘발성 메모리 장치(1100)의 물리적 저장 공간을 할당할 수 있다. 즉 메모리 컨트롤러(1200)는 기입 커맨드(write command)에 응답하여 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있고, 이때 새롭게 생성된 논리 어드레스(logical address)와 물리 어드레스(physical address) 간의 맵핑(mapping) 정보, 다시 말해 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)를 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(720)에 업데이트(update) 할 수 있다. 상술한 바와 같이 비휘발성 메모리 장치(1100) 내 데이터 저장 공간을 가리키는 물리 어드레스(physical address)를 플래쉬 물리 어드레스(Flash Logical Address)라고 부를 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 리드 커맨드(read command) 및 논리 어드레스(logical address)를 수신할 수 있다. 메모리 시스템(1000)은 리드 커맨드(read command)에 응답하여 비휘발성 메모리 장치(1100)에 저장된 논리-물리 어드레스 맵핑 정보(logical-physical address mapping information)로부터 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)에 대응하는 메모리 영역에 저장된 데이터를 리드 하여 호스트(2000)로 출력할 수 있다.
프로세서부(710)는 호스트 제어부(Host Control Section; 711), 플래쉬 제어부(Flash Control Section; 712) 및 플래쉬 변환부(Flash Translation Section; 713)를 포함할 수 있다.
호스트 제어부(Host Control Section; 711)는 호스트(2000)와 호스트 인터페이스(740) 및 컨트롤러 버퍼 메모리, 즉 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(Host Control Section; 711)는 호스트(2000)로부터 입력된 데이터를 호스트 인터페이스(740)를 거쳐 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다. 다른 예시로서 호스트 제어부(Host Control Section; 711)는 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring)된 데이터를 호스트 인터페이스(740)를 거쳐 호스트(2000)로 출력하는 동작을 제어할 수 있다.
예시로서 호스트 제어부(Host Control Section; 711)는 기입 커맨드에 응답하여 호스트(2000)의 호스트 버퍼 메모리(2100)에 저장된 데이터를 페치(fetch)하여 컨트롤러 버퍼 메모리, 즉 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링 하는 동작을 제어할 수 있다. 또한 호스트 제어부(Host Control Section; 711)는 기입 커맨드에 응답하여 컨트롤러 버퍼 메모리, 즉 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링 된 데이터를 호스트(2000)의 호스트 버퍼 메모리(2100)로 출력하는 동작을 제어할 수 있다.
플래쉬 제어부(Flash Control Section; 712)는 기입 동작시 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring)된 데이터를 비휘발성 메모리 장치(1100)에 전송하여 프로그램하는 동작을 제어할 수 있다. 다른 예시로서 플래쉬 제어부(Flash Control Section; 712)는 리드 동작시 비휘발성 메모리 장치(1100)로부터 리드 되어 출력된 데이터를 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링(bufferring) 하는 동작을 제어할 수 있다.
플래쉬 변환부(Flash Translation Section; 713)는 데이터 기입 동작시 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 대응하는 물리 어드레스(physical address)를 맵핑할 수 있다. 이때 데이터는 맵핑된 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 공간에 기입될 수 있다. 플래쉬 변환부(Flash Translation Section; 713)는 데이터 기입 동작시 호스트(2000)로부터 입력된 논리 어드레스(logical address)에 맵핑된 물리 어드레스(physical address)를 확인하고, 물리 어드레스(physical address)를 플래쉬 제어부(Flash Control Section; 712)로 전송할 수 있다. 플래쉬 제어부(Flash Control Section; 712)는 물리 어드레스(physical address)에 대응하는 비휘발성 메모리 장치(1100) 내 저장 공간으로부터 데이터를 리드 할 수 있다. 비휘발성 메모리 장치(1100) 내 저장 공간을 가리키는 물리 어드레스는 호스트 물리 어드레스와 구분하여 플래쉬 물리 어드레스라고 명명할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 구체적으로 도 3은 메모리 컨트롤러(1200)와 다수의 채널들(CH1 내지 CHk)을 통해 메모리 컨트롤러(1200)에 연결된 다수의 비휘발성 메모리 장치들(1100)을 포함한 메모리 시스템(1000)을 도시한 것이다.
도 3을 참조하면, 메모리 컨트롤러(1200)는 다수의 채널들(CH1 내지 CHk)을 통해 다수의 비휘발성 메모리 장치들(1100)과 서로 교신할 수 있다. 메모리 컨트롤러(1200)는 다수의 채널 인터페이스(1201)를 포함하고, 다수의 채널들(CH1 내지 CHk) 각각은 다수의 채널 인터페이스들(1201) 중 어느 하나에 연결될 수 있다. 예시적으로 제1 채널(CH1)은 제1 채널 인터페이스(1201)에 연결되고, 제2 채널(CH2)은 제2 채널 인터페이스(1201)에 연결되고, 또한 제k 채널(CHk)은 제k 채널 인터페이스(1201)에 각각 연결될 수 있다. 다수의 채널들(CH1 내지 CHk) 각각은 하나 이상의 비휘발성 메모리 장치(1100)에 연결될 수 있다. 또한 서로 다른 채널에 연결된 비휘발성 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 다시 말해 제1 채널(CH1)에 연결된 비휘발성 메모리 장치(1100)와 제2 채널(CH2)에 연결된 비휘발성 메모리 장치(1100)는 서로 독립적으로 동작할 수 있다. 예시적으로 메모리 컨트롤러(1200)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치(1100)와 제1 채널(CH1)을 통해 데이터 또는 커맨드를 교신하는 중 병렬적으로 제2 채널(CH2)에 연결된 비휘발성 메모리 장치(1100)와 제2 채널(CH2)을 통해 데이터 또는 커맨드를 교신할 수 있다.
다수의 채널들(CH1 내지 CHk) 각각은 다수의 비휘발성 메모리 장치들(1100)에 연결될 수 있다. 이때 하나의 채널에 연결된 다수의 비휘발성 메모리 장치들(1100)은 서로 다른 웨이(Way)를 구성할 수 있다. 예시적으로 하나의 채널에 N개의 비휘발성 메모리 장치(1100)가 연결되고, 각각의 비휘발성 메모리 장치(1100)는 서로 다른 웨이를 구성할 수 있다. 즉 제1 채널(CH1)에 제1 내지 제N 비휘발성 메모리 장치들(1100)이 연결되고, 제1 비휘발성 메모리 장치(1100)는 제1 웨이(Way1)를 구성하고, 제2 비휘발성 메모리 장치(1100)는 제2 웨이(Way2)를 구성하고, 또한 제N 비휘발성 메모리 장치(1100)는 제N 웨이(WayN)을 구성할 수 있다. 또한 도 2와 달리 2개 이상의 비휘발성 메모리 장치들(1100)이 하나의 웨이(Way)를 구성할 수도 있다.
제1 채널(CH1)에 연결된 제1 내지 제N 비휘발성 메모리 장치들(1100) 각각은 서로 제1 채널(CH1)을 공유하므로 메모리 컨트롤러(1200)와 데이터 또는 커맨드를 병렬적으로 동시에 교신할 수 없고 순차적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)에 제1 채널(CH1)을 통해 데이터를 발신하는 동안, 제1 채널(CH1)의 제2 내지 제N 웨이(Way2 ~ WayN)를 구성하는 제2 내지 제N 비휘발성 메모리 장치(1100)는 제1 채널(CH1)을 통해 메모리 컨트롤러(1200)와 서로 데이터 또는 커맨드를 교신할 수 없다. 다시 말해 제1 채널(CH1)을 공유하는 제1 내지 제N 비휘발성 메모리 장치들(1100) 중 어느 하나가 제1 채널(CH1)을 점유하는 동안 제1 채널(CH1)에 연결된 다른 비휘발성 메모리 장치들(1100)은 제1 채널(CH1)을 사용할 수 없다.
제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제2 채널(CH2)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)와 서로 독립적으로 교신할 수 있다. 다시 말해 메모리 컨트롤러(1200)가 제1 채널(CH1)의 제1 웨이(Way1)를 구성하는 제1 비휘발성 메모리 장치(1100)와 제1 채널(CH1) 및 제1 채널 인터페이스(1201)를 통해 데이터를 주고 받는 동안, 동시에 메모리 컨트롤러(1200)는 제2 채널(CH2)의 제1 웨이(Way1)을 구성하는 제1 비휘발성 메모리 장치(1100)와 제2 채널(CH2) 및 제2 채널 인터페이스(1201)를 통해 데이터를 주고 받을 수 있다.
도 4는 도 1의 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4를 참조하면, 비휘발성 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKm; 110 (m은 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKm; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(BLK1~BLKm; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(BLK1~BLKm; 110)에 공통으로 연결될 수 있다. 메모리 블록들(BLK1~BLKm; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
비휘발성 메모리 장치(1100)의 동작에 있어 각각의 메모리 블록(110)은 소거 동작의 단위 일 수 있다. 다시 말해 하나의 메모리 블록(110)에 포함된 다수의 메모리 셀들은 서로 동시에 소거되며, 선별적으로 소거되지 못할 수 있다.
도 5는 도 4의 메모리 블록을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
메모리 셀이 2비트의 데이터를 저장할 때 하나의 물리 페이지(PPG)는 2개의 페이지들(PG)을 포함할 수 있다. 이때 하나의 페이지(PG)는 하나의 논리 페이지(LPG) 데이터를 저장할 수 있다. 하나의 메모리 셀은 데이터에 따라 다수의 문턱 전압들(threshold voltage) 중 어느 하나를 가질 수 있고, 하나의 물리 페이지(PPG)에 포함된 다수의 페이지들(PG)은 문턱 전압(threshold voltage)의 차이로 표현될 수 있다.
하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 비휘발성 메모리 장치(1100)는 메모리 블록(110)의 단위로 소거 동작을 수행할 수 있다. 예시적으로 하나의 메모리 블록(110)에 저장된 데이터의 일부를 업데이트 하기 위해서는 메모리 블록(110)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(110)에 프로그램 할 수 있다.
도 6은 호스트 버퍼 메모리를 상세하게 설명하기 위한 도면이다.
도 6을 참조하면, 호스트 버퍼 메모리(2100)는 다수의 호스트 버퍼 유닛들(Host Buffer Unit; 2101)을 포함할 수 있다. 예시로서 호스트 버퍼 유닛(2101)은 512byte 또는 4KB의 데이터를 저장할 수 있는 메모리 크기를 가질 수 있다. 예시로서 호스트 버퍼 메모리(2100)는 DRAM으로 구현될 수 있다.
호스트 버퍼 메모리(2100)에 포함되는 다수의 호스트 버퍼 유닛들(Host Buffer Unit; 2101) 각각에 대해 물리 버퍼 아이디(Physical Buffer ID; PBID)가 부여될 수 있다. 예시로서 호스트 버퍼 메모리(2100)가 32개의 호스트 버퍼 유닛들(Host Buffer Unit; 2101)을 포함할 경우 32개의 호스트 버퍼 유닛들(Host Buffer Unit; 2101) 각각은 1에서 32의 물리 버퍼 아이디(Physical Buffer ID; PBID)를 부여 받을 수 있다. 물리 버퍼 아이디(Physical Buffer ID; PBID)는 호스트 물리 어드레스(Host Physical Address; HPA)를 간단한 자연수 형태로 표현한 것일 수 있다.
호스트(2000)는 동작을 기술하기 위해 특정한 형식의 커맨드 셋(command set)을 정의할 수 있다. 예시로서 리드 커맨드의 경우, 호스트 어드레스(Host Address), 논리 어드레스(Logical Address; LA) 및 데이터 크기(Data Size)를 포함하는 형식으로 구성될 수 있다. 이때 호스트 어드레스(Host Address)는 메모리 시스템(1000)의 리드 동작에 의해 출력된 데이터가 저장될 호스트 버퍼 메모리(2100) 내 호스트 버퍼 유닛(2101)을 가리키는 어드레스 일 수 있다. 호스트 어드레스(Host Address)는 호스트 버퍼 메모리(2100) 내 데이터가 저장된 물리적인 메모리 공간 또는 데이터가 저장될 물리적인 메모리 공간을 가리키는 어드레스 일 수 있고, 호스트 어드레스(Host Address)는 호스트 물리 어드레스(Host Physical Address; HPA)라고도 부를 수 있다.
다른 예시로서 기입 커맨드의 경우, 호스트 어드레스(Host Address), 논리 어드레스(Logical Address; LA) 및 데이터 크기(Data Size)를 포함하는 형식으로 구성될 수 있다. 이때 기입 커맨드의 경우 호스트 어드레스(Host Address)는 기입할 데이터가 저장된 호스트 버퍼 메모리(2100) 내 호스트 버퍼 유닛(2101)을 가리키는 어드레스 일 수 있다.
호스트(2000)는 그 특성상, 큰 데이터 전송(big data transfer), 즉 다수의 순차 어드레스들로 구성되는 커맨드에 대해 하나의 호스트 어드레스(Host Address)로 표현하지 못할 수 있다. 그 이유는 호스트(2000)가 호스트 버퍼 메모리(2100)를 관리하는 방식이 호스트 버퍼 유닛(2101)의 단위로 호스트 버퍼 메모리(2100)를 나누고 호스트 버퍼 유닛(2101) 단위로 데이터를 할당(allocation)하거나 또는 데이터를 추출하여 사용하기 때문이다. 다시 말해 하나의 호스트 어드레스(Host Address)는 하나의 호스트 버퍼 유닛(2101)에 대응될 수 있다. 즉 하나의 입출력 프로세스(input/output process)는 하나의 호스트 버퍼 유닛(2101)에 대응될 수 있다.
예시로서 호스트 버퍼 유닛(2101)의 크기가 4KB인 경우, 128KB 데이터에 대한 순차 리드 커맨드(sequential read command) 혹은 128KB 데이터에 대한 순차 기입 커맨드(sequential write command)를 표현하기 위해 호스트(2000)는 총 32개의 호스트 버퍼 유닛들(2101)에 대응하는 호스트 어드레스들(host address)을 사용해 커맨드를 표현할 수 있다. 이때 호스트 버퍼 유닛들(2101) 각각은 호스트 버퍼 메모리(2100)상에서 비선형 어드레스들(non-linear address), 즉 불연속적인 분산된(scattered) 어드레스들로 구성될 수 있다. 이러한 경우 128KB 데이터에 대한 순차 리드 커맨드(sequential read command) 혹은 128KB 데이터에 대한 순차 기입 커맨드(sequential write command)를 표현하기 위해 호스트 버퍼 유닛들(2101) 32개에 대한 포인터들(pointers)을 커맨드에 추가하는 방식을 이용할 수 있다. 이러한 방식을 물리 영역 페이지(physical region page; PRP) 방식이라고 명명할 수 있다. 호스트(2000)의 호스트 버퍼 메모리(2100)내 물리적 저장 공간을 가리키는 호스트 어드레스를 메모리 시스템(1000)이 직접 사용하는 경우 상술한 물리 영역 페이지(physical region page; PRP) 방식 외에 분산-집합 리스트(scatter-gather list; SGL) 방식으로 메모리 시스템(1000)에 호스트(2000) 상의 어드레스가 전달될 수 있다.
예시로서 리드 커맨드 또는 기입 커맨드는 128KB 순차 데이터를 표현하기 위해, 호스트 어드레스(Host Address) 위치에 128KB를 구성하는 다수의 4KB 데이터에 대응하는 호스트 버퍼 유닛들(2101), 즉 물리 영역 페이지들(physical region page; PRP)을 담은 물리 영역 페이지(physical region page; PRP) 리스트에 대한 포인터(pointer)를 지정할 수 있다. 이러한 경우 메모리 시스템(1000)은 해당 커맨드(command)를 처리할 때, 호스트 어드레스(Host Address)에 기초하여 물리 영역 페이지(physical region page; PRP) 리스트를 가져 오고 32개의 물리 영역 페이지들(physical region page; PRP), 즉 호스트 버퍼 유닛들(2101)의 어드레스들을 개별적으로 관리할 수 있다.
이러한 경우 하나의 커맨드에 32개의 호스트 버퍼 유닛들(2101)의 어드레스들을 리스트 형태로 표현하고 있기 때문에, 메모리 시스템(1000)은 호스트 버퍼 유닛들(2101) 각각에 저장된 4KB 데이터 전송을 위해 하나의 물리 영역 페이지(physical region page; PRP) 어드레스, 즉 호스트 물리 어드레스(Host Physical Address; HPA)를 해석하고, 기입 커맨드의 경우 이 물리 영역 페이지(physical region page; PRP) 어드레스를 소스 어드레스(source address)로 사용할 수 있다. 또한 메모리 시스템(1000)은 호스트 버퍼 유닛들(2101) 각각에 저장될 4KB 데이터를 전송 하기 위해 하나의 물리 영역 페이지(physical region page; PRP) 어드레스를 해석하고 리드 커맨드의 경우 이 물리 영역 페이지(physical region page; PRP) 어드레스를 목표 어드레스(destination address)로 사용할 수 있다. 이는 호스트(2000) 관점에서 4KB 기준으로 랜덤 어드레스(random address)가 되어 메모리 시스템(1000) 내부에서 선형적으로 어드레스 할당을 하기 어려울 수 있다. 결국 메모리 시스템(1000)은 각각의 어드레스들을 계산하는 동작을 수행하여야 하며 이는 성능을 저하시키는 원인이 될 수 있다.
도 7은 컨트롤러 버퍼 메모리를 상세하게 설명하기 위한 도면이다.
도 7을 참조하면, 컨트롤러 버퍼 메모리, 즉 버퍼 메모리 장치(1300) 또는 메모리 버퍼부(720)는 다수의 컨트롤러 버퍼 유닛들(1301)을 포함할 수 있다. 컨트롤러 버퍼 유닛들(1301) 각각은 호스트 버퍼 유닛(2101)과 동일한 크기의 데이터를 저장할 수 있는 메모리 공간으로 구성될 수 있다. 하나의 입출력 프로세스(input/output process)는 하나의 호스트 버퍼 유닛(2101)에 대응될 수 있고, 마찬가지로 하나의 입출력 프로세스(input/output process)는 하나의 컨트롤러 버퍼 유닛(1301)에 대응될 수 있다.
컨트롤러 버퍼 메모리에 포함되는 다수의 컨트롤러 버퍼 유닛들(1301) 각각에 대해 가상 버퍼 아이디(Virtual Buffer ID; VBID)가 부여될 수 있다. 예시로서 컨트롤러 버퍼 메모리가 64개의 컨트롤러 버퍼 유닛들(1301)을 포함할 경우 64개의 컨트롤러 버퍼 유닛들(1301) 각각은 1에서 64의 가상 버퍼 아이디(Virtual Buffer ID; VBID)가 부여될 수 있다. 가상 버퍼 아이디(Virtual Buffer ID; VBID)는 컨트롤러 버퍼 메모리에 포함되는 다수의 컨트롤러 버퍼 유닛들(1301)을 가리키는 가상 어드레스(virtual address; VA)를 간단한 자연수 형태로 표현한 것일 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다. 또한 도 9는 본 발명의 실시예에 따른 어드레스 맵핑 방법을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 메모리 컨트롤러(1200)는 호스트 어드레스 변환부(Host Address Translation Section; 741)를 포함할 수 있다. 호스트 어드레스 변환부(Host Address Translation Section; 741)는 호스트(2000)가 제공하는 비선형 호스트 물리 어드레스들(non-linear host physical address)을 선형 가상 어드레스들(linear virtual address)로 맵핑하는 기능을 수행할 수 있다. 호스트 물리 어드레스들(host physical address)이 비선형적이라는 것은 호스트 물리 어드레스들(host physical address)이 연속적이지 않은 분산된(scattered) 어드레스들임을 의미할 수 있다. 가상 어드레스들(linear virtual address)이 선형적이라는 것은 가상 어드레스들(linear virtual address)이 순차적으로 증가하는 연속적인 어드레스들임을 의미할 수 있다.
상술한 바와 같이 호스트 어드레스 변환부(Host Address Translation Section; 741)가 비선형 호스트 물리 어드레스들(non-linear host physical address)을 선형 가상 어드레스들(linear virtual address)로 맵핑할 경우, 데이터에 대응하는 선형 어드레스들을 시작 어드레스(start address)와 데이터의 크기로 지정할 수 있으면서 호스트(2000)가 별도의 단편화 모음을 할 필요가 없으며, 호스트 버퍼 유닛(2101), 즉 예시로서 4KB 단위로 데이터를 관리하면서도 다수의 디스크립터(descriptor) 혹은 링크드 리스트(linked list)를 별도로 관리하지 않아도 되게 하여 메모리 시스템(1000)의 성능 저하를 방지할 수 있다.
예시로서 메모리 컨트롤러(1200)는 호스트 어드레스 변환부(Host Address Translation Section; 741)를 포함하고, 호스트(2000)의 호스트 버퍼 메모리(2100)는 N개의 호스트 버퍼 유닛들(2101)을 포함할 수 있다(N은 2 이상의 자연수). 호스트 버퍼 메모리(2100)의 N개의 호스트 버퍼 유닛들(2101) 각각은 호스트 물리 어드레스(Host Physical Address; HPA)로 구분될 수 있고, 호스트 물리 어드레스(Host Physical Address; HPA)는 호스트 버퍼 메모리(2100)의 N개의 호스트 버퍼 유닛들(2101) 각각에 대한 물리 어드레스(physical address)를 의미할 수 있다.
이때 호스트 버퍼 유닛들(2101) 각각은 커맨드가 발행된 시점에 새롭게 정의되어 일정한 시간을 점유한 뒤 커맨드 처리 완료에 응답하여 반환(release) 될 수 있다. 다시 말해 호스트 버퍼 유닛들(2101)에 각각에 대한 요청과 반환은 호스트 물리 어드레스(Host Physical Address; HPA)의 관점에서는 완전히 랜덤(random)하다고 할 수 있다.
하나의 호스트 물리 어드레스(Host Physical Address; HPA)를 시작 어드레스로 하여 연속적인 어드레스를 가지는 128KB 크기의 데이터에 대한 표현이 가능할 경우 메모리 컨트롤러(1200)의 기입 동작 또는 리드 동작은 매우 효율적일 수 있다. 왜냐하면 연속적인 어드레스를 가지는 큰 데이터에 대한 기입 또는 리드 동작은 랜덤한 어드레스를 가지는 작은 데이터들로 구성된 큰 데이터 대비 더 빠르게 수행될 수 있기 때문이다. 즉 호스트 물리 어드레스(Host Physical Address; HPA)의 리스트 구성에서 데이터를 연속적인 어드레스로 표현할 경우 메모리 컨트롤러(1200)의 기입 동작 또는 리드 동작은 매우 효율적일 수 있다.
호스트 어드레스 변환부(Host Address Translation Section; 741)는 호스트 물리 어드레스(Host Physical Address; HPA)를 가상 어드레스(virtual address; VA)로 변환할 수 있다. 호스트 인터페이스(740)가 호스트(2000)로부터 입력 받은 커맨드는 호스트 물리 어드레스들(Host Physical Address)을 포함할 수 있고, 호스트 어드레스 변환부(Host Address Translation Section; 741)는 커맨드를 검색(snoop)하여 호스트 물리 어드레스들(Host Physical Address)을 찾아낼 수 있다. 또한 호스트 어드레스 변환부(Host Address Translation Section; 741)는 상기의 호스트 물리 어드레스들(Host Physical Address)에 대해 가상 어드레스들(virtual address)을 할당하여 프로세서부(710)에 전달할 수 있다. 다시 말해 호스트(2000)로부터 입력된 커맨드는 시작 가상 어드레스(start virtual address)를 할당 받게 되는 것이다. 호스트 어드레스 변환부(Host Address Translation Section; 741)는 호스트 물리 어드레스들(Host Physical Address)에 대해 1:1로 가상 어드레스들(virtual address)을 할당할 수 있다. 이때 호스트 물리 어드레스들(Host Physical Address)은 비선형, 다시 말해 불연속적인 분산된 어드레스들로 구성될 수 있고, 가상 어드레스들(virtual address)은 순차적으로 증가하는 선형 어드레스들로 구성될 수 있다. 예시로서 가상 어드레스들(virtual address)을 간단한 자연수의 형태로 표현한 가상 버퍼 아이디(Virtual Buffer ID; VBID)는 ‘1’에서 시작하여 물리 영역 페이지(physical region page; PRP) 어드레스들 각각에 대해 1씩 증가하게 되는 방식일 수 있다. 이때 마지막 가상 어드레스(virtual address; VA)에 도달하면 다시 ‘1’으로 롤백(roll-back) 될 수 있다. 다시 말해 호스트 어드레스 변환부(Host Address Translation Section; 741)는 호스트(2000)로부터 입력된 비선형 호스트 물리 어드레스들(non-linear host physical address)을 선형 가상 어드레스들(linear virtual address)에 맵핑할 수 있다.
하나의 호스트 버퍼 유닛(2101)에 대응하는 4KB 데이터 유닛들에 대한 기입 동작들 각각이 순서화 된다고 할 경우, 호스트 물리 어드레스들(host physical address)은 호스트(2000)의 호스트 버퍼 메모리(2100)를 구성하는 다수의 호스트 버퍼 유닛들(2101)에 대한 물리 어드레스들로 랜덤(random)할 수 있지만 실제 호스트 버퍼 메모리(2100)에 저장 되어 있는 다수의 4KB 데이터 유닛들은 의미적으로 순서를 갖게 되며, 이 순서가 바로 가상 어드레스(virtual address; VA)라고 말할 수 있다.
예시로서 기입 동작시 먼저 호스트 인터페이스(740)는 호스트(2000)로부터 기입 커맨드를 수신하고 이에 대해 응답하여야 할 때, 호스트 버퍼 메모리(2100)에 저장된 기입할 데이터를 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)로 로드(load)하여야 한다. 이때 호스트(2000)로부터 입력된 기입 데이터의 크기가 32KB인 경우 32KB의 호스트 메모리 버퍼(2100)내의 메모리 공간, 즉 4KB의 호스트 버퍼 유닛(2101) 8개를 할당 받게 되고 이것이 8개의 물리 버퍼 아이디들(Physical Buffer ID; PBID)을 구성할 수 있다. 이때 호스트(2000)가 호스트 버퍼 메모리(2100)에서 할당 받은 8개의 물리 영역 페이지들(physical region page; PRP), 즉 8개의 호스트 버퍼 유닛들(2101)이 각각 {4KBx7, 4KBx0, 4KBx1, 4KBx4, 4KBx2, 4KBx6, 4KBx5, 4KBx3}라면, 물리 버퍼 아이디들(Physical Buffer ID; PBID)은 각각 {0x7, 0x0, 0x1, 0x4, 0x2, 0x6, 0x5, 0x3} 와 같이 표현될 수 있다. 예시로서 물리 버퍼 아이디들(Physical Buffer ID; PBID)=8에 대응하는 호스트 물리 어드레스들(host physical address)는 ‘E000’ 일 수 있다.
만약, 해당 기입 커맨드를 위한 호스트 버퍼 유닛들(2101)에 대해 시퀀스 넘버링(sequence numbering)을 할 경우, PRP=7*4K에의 시작 번호부터 N개의 연속된 시퀀스(sequence)로 구성된 동작으로 정의할 수 있다. 즉, PRP=7*4K이 기입 커맨드의 첫번째 시퀀스이며, PRP=0x0*4K이 두번째, PRP=0x1*4K이 세번째 시퀀스가 되는 것이다. 이때 PRP 각각에 대해 시퀀스 상의 순차적인 번호를 붙일 수 있으면 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)내 연속적인 버퍼 공간을 지정할 수 있게 된다. 바로 이 시퀀스 넘버링(sequence numbering)이 가상 어드레스(virtual address; VA) 또는 가상 버퍼 아이디(Virtual Buffer ID; VBID) 일 수 있다. 결과적으로 호스트 어드레스 변환부(Host Address Translation Section; 741)는 가상-물리 어드레스 맵핑 테이블(virtual-physical address mapping table)을 생성하여 관리할 수 있다. 예시로서 가상 버퍼 아이디(Virtual Buffer ID; VBID)=2에 대응하는 가상 어드레스(virtual address; VA)는 ‘2000’ 일 수 있다.
상술한 바와 같이 호스트 어드레스 변환부(Host Address Translation Section; 741)는 호스트 인터페이스(740)가 전달하는 기입 커맨드들에 대한 시퀀스들(sequence)을 순서화 해 관리할 수 있고, 이 시퀀스들(sequence)로 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)내 버퍼 공간을 찾을 수 있다면, 호스트 인터페이스(740)와 프로세서부(710)은 기입 커맨드들에 대하여 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)내 첫번째 버퍼 공간에 대한 정보만 공유하면 원하는 전체 버퍼 공간에 대한 정보를 알 수 있게 된다.
도 9를 참조하면, 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들로 맵핑한 테이블에서 호스트(2000)의 호스트 버퍼 메모리(2100)에 8개의 호스트 버퍼 유닛들(2101)을 포함할 수 있다. 물리 버퍼 아이디(Physical Buffer ID; PBID)는 1에서 8까지 8개의 호스트 버퍼 유닛들(2101)에 대한 호스트 물리 어드레스에 대응되며, 가상 버퍼 아이디(Virtual Buffer ID; VBID)는 1에서 16 사이의 값을 가질 수 있다. 이때 t0 시점에서 물리 버퍼 아이디(Physical Buffer ID; PBID)=8이 할당된 것은 가상 버퍼 아이디(Virtual Buffer ID; VBID)=1이 할당될 수 있고, t1 시점에서 물리 버퍼 아이디(Physical Buffer ID; PBID)=1이 할당된 것은 가상 버퍼 아이디(Virtual Buffer ID; VBID)=2가 할당될 수 있다. 이때 호스트 물리 어드레스(Host Physical Address; HPA)는 대응하는 물리 어드레스에 대한 호스트 버퍼 메모리(2100)내 실제 물리적인 버퍼 공간을 가리키는 것이다. 또한 가상 어드레스(virtual address; VA)는 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)내 실제 물리적인 버퍼 공간을 가리키는 것이다.
상술한 바와 같이 호스트 버퍼 메모리(2100) 상의 비선형 호스트 물리 어드레스들(Host Physical Address; HPA)을 메모리 시스템(1000)의 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300) 상의 선형 가상 어드레스(virtual address; VA)로 맵핑함으로써 메모리 시스템(1000) 내에서 기입 동작을 효율적으로 수행할 수 있다. 다시 말해 메모리 시스템(1000)은 선형 가상 어드레스(virtual address; VA)에 기초하여 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링 된 기입 데이터를 시퀀셜 프로그램 알고리즘을 이용하여 비휘발성 메모리 장치(1100)내 연속된 어드레스를 가지는 페이지들에 프로그램 할 수 있고, 결과적으로 프로그램 동작의 성능이 개선될 수 있다.
도 10은 본 발명의 실시예에 따른 선형 가상 어드레스 맵핑을 통한 데이터 기입 및 리드 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 호스트 버퍼 메모리(2100)에 저장된 기입 데이터는 다수의 호스트 버퍼 유닛들(2101)에 분산되어 저장될 수 있다. 이러한 경우 호스트(2000)가 메모리 시스템(1000)에 기입 커맨드를 입력시 기입 데이터를 저장하는 호스트 버퍼 유닛들(2101)에 대응하는 호스트 물리 어드레스들(Host Physical Address)은 비선형적일 수 있다. 예시로서 호스트 버퍼 유닛들(2101) 각각은 4KB의 데이터를 저장할 수 있는 메모리 공간을 가질 수 있고, 기입 데이터는 128KB 일 수 있다. 예시로서 128KB의 기입 데이터는 PBID=2, 3, 5, 8, 11, 13, 16, 18, 20, 22, 23, 26, 28, 29, 31, 32에 대응되는 호스트 버퍼 유닛들(2101)에 분산되어 저장될 수 있다.
메모리 컨트롤러(1200)의 호스트 어드레스 변환부(741)는 비선형 호스트 물리 어드레스들(Non-linear Host Physical Address)을 선형 가상 어드레스들(linear virtual address)에 맵핑할 수 있다. 다시 말해 호스트 어드레스 변환부(741)는 기입 데이터를 저장하는 호스트 버퍼 유닛들(2101)에 대응하는 불연속적으로 분산된 물리 버퍼 아이디들(Physical Buffer ID; PBID)을 연속적인 가상 버퍼 아이디(Virtual Buffer ID; VBID)에 맵핑할 수 있고, 가상-물리 어드레스 맵핑 테이블(virtual-phsyical address mapping table)을 생성 또는 갱신 할 수 있다.
그리고 나서 메모리 컨트롤러(1200)의 호스트 제어부(711)는 비선형 호스트 물리 어드레스들(Non-linear Host Physical Address) 또는 물리 버퍼 아이디들(Physical Buffer ID; PBID)에 기초하여 호스트 버퍼 메모리(2100)의 호스트 버퍼 유닛들(2101)에 저장된 기입 데이터를 페치(fetch)하고, 페치한 기입 데이터를 선형 가상 어드레스들(linear virtual address) 또는 가상 버퍼 아이디(Virtual Buffer ID; VBID)에 기초하여 컨트롤러 버퍼 메모리의 컨트롤러 버퍼 유닛들(1301)에 버퍼링 할 수 있다. 이때 가상 어드레스들은 선형적이기 때문에 기입 데이터는 연속적인 가상 버퍼 아이디(Virtual Buffer ID; VBID)를 가지는 컨트롤러 버퍼 유닛들(1301)에 버퍼링 될 수 있다. 예시로서 PBID=2, 3, 5, 8, 11, 13, 16, 18, 20, 22, 23, 26, 28, 29, 31, 32에 대응되는 호스트 버퍼 유닛들(2101)에 분산되어 저장된 기입 데이터는 VBID=1 ~ 16에 대응하는 16개의 컨트롤러 버퍼 유닛들(1301)에 버퍼링 될 수 있다.
메모리 시스템(1000)은 컨트롤러 버퍼 메모리에 저장된 기입 데이터를 비휘발성 메모리 장치(1100)의 메모리 블록(110)에 프로그램 할 수 있다. 플래쉬 변환부(713)는 호스트(2000)로부터 수신된 논리 어드레스를 플래쉬 물리 어드레스에 맵핑할 수 있고, 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 생성 또는 갱신할 수 있다.
플래쉬 제어부(712)는 논리-물리 어드레스 맵핑 테이블에 기초하여 컨트롤러 버퍼 메모리에 저장된 기입 데이터를 비휘발성 메모리 장치(1100)내 호스트(2000)로부터 수신된 논리 어드레스에 맵핑되는 플래쉬 물리 어드레스에 대응하는 페이지에 프로그램 할 수 있다. 이때 플래쉬 제어부(712)는 컨트롤러 버퍼 메모리에 저장된 기입 데이터는 연속적인 어드레스를 가지는 큰 데이터이므로 시퀀셜 프로그램 알고리즘을 이용하여 기입 데이터를 비휘발성 메모리 장치(1100)내 연속된 어드레스를 가지는 페이지들에 프로그램 할 수 있다. 예시로서 VBID=1 ~ 4에 대응되는 16KB의 기입 데이터는 제1 페이지(Page-1)에 저장되고, VBID=5 ~ 8에 대응되는 16KB의 기입 데이터는 제2 페이지(Page-2)에 저장되고, VBID=9 ~ 12에 대응되는 16KB의 기입 데이터는 제3 페이지(Page-3)에 저장되고, VBID=13 ~ 16에 대응되는 16KB의 기입 데이터는 제4 페이지(Page-4)에 저장될 수 있다.
메모리 시스템(1000)은 호스트(2000)로부터 비휘발성 메모리 장치(1100)의 제1 내지 제4 페이지들(Page1~Page4)에 저장된 데이터를 리드하는 리드 커맨드를 수신할 수 있다. 메모리 컨트롤러(1200)의 플래쉬 변환부(713)는 호스트(2000)로부터 입력된 논리 어드레스에 맵핑되는 플래쉬 물리 어드레스를 확인하여 리드 데이터가 비휘발성 메모리 장치(1100)의 제1 내지 제4 페이지들(Page1~Page4)에 저장되어 있음을 확인할 수 있다.
플래쉬 제어부(712)는 상기의 논리-물리 어드레스 맵핑 정보에 기초하여 비휘발성 메모리 장치(1100)의 제1 내지 제4 페이지들(Page1~Page4)로부터 리드 데이터를 리드하여 컨트롤러 버퍼 메모리에 버퍼링 할 수 있다. 이때 플래쉬 제어부(712)는 가상-물리 어드레스 맵핑 테이블에 기초하여 리드 데이터를 버퍼링 할 컨트롤러 버퍼 메모리 내 16개의 컨트롤러 버퍼 유닛들(1301)을 정할 수 있다. 이때 플래쉬 제어부(712)는 비휘발성 메모리 장치(1100)에 저장된 리드 데이터는 연속적인 어드레스를 가지는 큰 데이터이므로 시퀀셜 리드 알고리즘을 이용하여 리드할 수 있고, 리드 데이터를 컨트롤러 버퍼 메모리 내 연속된 가상 버퍼 아이디(Virtual Buffer ID; VBID)를 가지는 16개의 컨트롤러 버퍼 유닛들(1301)에 버퍼링 할 수 있다.
호스트 제어부(711)는 가상-물리 어드레스 맵핑 테이블에 기초하여 컨트롤러 버퍼 메모리 내 연속된 가상 버퍼 아이디(Virtual Buffer ID; VBID)를 가지는 16개의 컨트롤러 버퍼 유닛들(1301)에 버퍼링 된 리드 데이터를 호스트 버퍼 메모리(2100)내 분산된 어드레스를 가지는 호스트 버퍼 유닛들(2101)에 출력할 수 있다.
상술한 바와 같이 호스트 버퍼 메모리(2100) 상의 비선형 호스트 물리 어드레스들(Host Physical Address; HPA)을 메모리 시스템(1000)의 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300) 상의 선형 가상 어드레스(virtual address; VA)로 맵핑함으로써 메모리 시스템(1000) 내에서 기입 동작을 효율적으로 수행할 수 있다. 다시 말해 메모리 시스템(1000)은 선형 가상 어드레스(virtual address; VA)에 기초하여 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링 된 기입 데이터를 시퀀셜 프로그램 알고리즘을 이용하여 비휘발성 메모리 장치(1100)내 연속된 어드레스를 가지는 페이지들에 프로그램 할 수 있고, 결과적으로 프로그램 동작의 성능이 개선될 수 있다. 또한 메모리 시스템(1000)은 시퀀셜 리드 알고리즘을 이용하여 비휘발성 메모리 장치(1100)내 연속된 어드레스를 가지는 페이지들에 저장된 데이터를 리드 할 수 있고, 결과적으로 리드 동작의 성능이 개선될 수 있다.
도 11은 입출력 프로세스에 호스트 버퍼 유닛을 할당하는 방법을 설명하기 위한 도면이다. 또한 도 12는 입출력 프로세스에 가상 어드레스를 할당하는 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 다수의 입출력 프로세스들(IO process; IOP)이 발생할 경우, 호스트(2000)는 호스트 버퍼 메모리(2100)내 다수의 호스트 버퍼 유닛들(2101)을 하나씩 입출력 프로세스들(IO process) 각각에 할당할 수 있다. 예시로서 호스트 버퍼 유닛들(2101) 각각의 크기가 4KB인 경우, 하나의 입출력 프로세스는 4KB 데이터에 대한 기입 동작일 수 있다. 다른 예시로서 하나의 입출력 프로세스는 4KB 데이터에 대한 리드 동작일 수 있다.
예시로서 호스트 버퍼 메모리(2100)가 32KB의 크기를 가지고 호스트 버퍼 유닛(2101)이 4KB의 크기를 가질 수 있다. 이러한 경우 32KB의 데이터, 즉 8개의 입출력 프로세스들(IOP#0 ~ IOP#7)에 대한 요청이 발생한 경우, 8개의 호스트 버퍼 유닛들(2101)을 받아 하나씩 8개의 입출력 프로세스들(IO process) 각각에 할당(allocation)할 수 있다. 이후 8개의 입출력 프로세스들(IO process)에 할당된 8개의 호스트 버퍼 유닛들(2101)는 기입 또는 리드 동작에 의해 사용되고 이후 반환(release) 될 수 있다. 즉 PBID=1~8에 대응하는 8개의 호스트 버퍼 유닛들(2101)이 할당 되었다가 반환 될 수 있다.
그리고 나서 다시 16KB의 데이터, 즉 4개의 입출력 프로세스들(IOP#8 ~ IOP#11)에 대한 새로운 요청이 발생한 경우 4개의 호스트 버퍼 유닛들(2101)을 받아 하나씩 4개의 입출력 프로세스들(IO process) 각각에 할당(allocation)할 수 있다. 이때, 앞선 8개의 입출력 프로세스들(IO process)에 대해 할당된 8개의 호스트 버퍼 유닛들(2101)은 반환(release) 되었기 때문에 그 중 4개의 호스트 버퍼 유닛들(2101)이 다시 재할당 될 수 있다. 예시로서 PBID=4,1,3,6에 대응하는 4개의 호스트 버퍼 유닛들(2101)이 다시 재할당 될 수 있다.
예시로서 32KB의 데이터에 대해 물리 어드레스로는 {E000, 0, 2000, 8000, 4000, C000, A000, 6000}가 될 수 있으며, 이는 물리 버퍼 아이디(Physical Buffer ID; PBID)로는 {0x7, 0, 1, 4, 2, 6, 5, 3}로 표현될 수 있다.
도 12를 참조하면, 상술한 동작을 가상 어드레스 할당을 통해 설명할 수 있다. 이때 먼저 발생한 8개의 입출력 프로세스들(IO process)은 하나의 시작 가상 어드레스(start virtual address) 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID), 즉 VBID=1과 시작 가상 어드레스 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID)에 연속적인 7개의 가상 어드레스 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID), 즉 VBID=2~8로 표현될 수 있다. 다시 말해 먼저 발생한 8개의 입출력 프로세스들(IO process)은 하나의 입출력 프로세스(IOP#0)와 같이 처리될 수 있다. 즉 먼저 발생한 8개의 입출력 프로세스들(IO process)에 대응하는 하나의 입출력 프로세스(IOP#0)는 하나의 시작 가상 어드레스(start virtual address) 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID), 즉 VBID=1과 가상 어드레스 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID)의 수=8로 표현될 수 있다. 또한 이에 대응하는 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)내 물리적인 버퍼 공간은 {0, 2000, 4000, 6000, 8000, A000, C000, E000}가 된다. 예시로서 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)는 64KB의 크기를 가질 수 있다.
또한 나중에 발생한 4개의 입출력 프로세스들(IO process)은 하나의 시작 가상 어드레스(start virtual address) 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID), 즉 VBID=9와 시작 가상 어드레스 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID)에 연속적인 3개의 가상 어드레스 또는 가상 버퍼 아이디(Virtual Buffer ID; VBID), 즉 VBID=10~12로 표현될 수 있다. 다시 말해 나중에 발생한 4개의 입출력 프로세스들(IO process)은 하나의 입출력 프로세스(IOP#1)와 같이 처리될 수 있다. 즉 나중에 발생한 4개의 입출력 프로세스들(IO process)에 대응하는 하나의 입출력 프로세스(IOP#1)는 하나의 시작 가상 어드레스(start virtual address) 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID), 즉 VBID=9와 가상 어드레스 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID)의 수=4로 표현될 수 있다. 또한 이에 대응하는 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)내 물리적인 버퍼 공간은 {10000, 12000, 14000, 16000}가 된다.
상술한 바와 같이 다수의 입출력 프로세스들(IO process)이 하나의 시작 가상 어드레스(start virtual address) 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID)와 가상 어드레스 또는 시작 가상 버퍼 아이디(Virtual Buffer ID; VBID)의 수로 표현될 수 있어 커맨드 생성 및 처리가 효율적으로 수행될 수 있다.
도 13은 본 발명의 실시예에 따른 기입 동작을 설명하기 위한 흐름도이다.
도 13을 참조하면, 기입 동작의 경우 먼저 호스트(2000)로부터 비선형 호스트 물리 어드레스들(non-linear host physical address), 논리 어드레스(logical address) 및 기입 데이터(write data)의 크기를 포함하는 기입 커맨드(write command)를 수신하는 단계가 수행될 수 있다(단계 S1301). 상술한 단계는 메모리 컨트롤러(1200)의 호스트 인터페이스(740)에 의해 수행될 수 있다. 그리고 나서 호스트 어드레스 변환부(Host Address Translation Section; 741)는 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들(linear virtual address)로 변환하는 단계를 수행할 수 있다(단계 S1302). 이때 선형 가상 어드레스들(linear virtual address)은 시작 가상 어드레스(start virtual address)와 비선형 호스트 물리 어드레스들(non-linear host physical address)에 대응하는 호스트 버퍼 유닛들(2101)의 수, 다시 말해 기입 데이터의 크기의 형태로 표현될 수 있다.
단계 S1302 후 비선형 호스트 물리 어드레스들에 기초하여 호스트(2000)의 호스트 버퍼 메모리(2100) 내 호스트 버퍼 유닛들(2101)로부터 기입 데이터를 페치(fetch) 하는 단계가 수행될 수 있다(단계 S1303). 단계 S1303은 메모리 컨트롤러(1200)의 호스트 제어부(711)에 의해 수행될 수 있다. 그리고 나서 상기 페치된 기입 데이터를 선형 가상 어드레스에 기초하여 컨트롤러 버퍼 메모리 내 컨트롤러 버퍼 유닛들(1301)에 버퍼링 하는 단계가 수행될 수 있다(단계 S1304). 단계 S1304는 메모리 컨트롤러(1200)의 호스트 제어부(711)에 의해 수행될 수 있다.
호스트 어드레스 변환부(Host Address Translation Section; 741)는 가상-물리 어드레스 맵핑 테이블을 생성 또는 갱신하는 단계를 수행할 수 있다(단계 S1305). 단계 S1305는 단계 S1302 후에 수행되는 동작으로 단계 S1303 내지 단계 S1304 보다 먼저 수행되거나 병렬적으로 수행될 수 있다. 가상-물리 어드레스 맵핑 테이블은 비선형 호스트 물리 어드레스들과 선형 가상 어드레스들(linear virtual address) 간의 맵핑 정보를 포함할 수 있다.
단계 S1304 후 호스트(2000)는 기입 데이터를 저장한 호스트 버퍼 메모리(2100) 내 호스트 버퍼 유닛들(2101)을 반환할 수 있다(단계 S1306). 단계 S1306은 단계 S1304 이후 수행되는 동작으로 단계 S1307 내지 단계 S1310 대비 먼저 또는 나중에 수행될 수도 있고, 다른 예시로서 병렬적으로 수행될 수도 있다.
단계 S1304 후 논리 어드레스를 플래쉬 물리 어드레스(flash physical address)로 맵핑하는 단계가 수행될 수 있다(단계 S1307). 단계 S1307은 메모리 컨트롤러(1200)의 플래쉬 변환부(713)에 의해 수행될 수 있다. 또한 플래쉬 변환부(713)는 논리-물리 어드레스 맵핑 테이블을 생성 또는 갱신하는 단계를 수행할 수 있다(단계 S1308). 논리-물리 어드레스 맵핑 테이블은 호스트로부터 수신된 논리 어드레스와 플래쉬 물리 어드레스(flash physical address) 간의 맵핑 정보를 포함할 수 있다.
단계 S1307 후 플래쉬 물리 어드레스에 기초하여 컨트롤러 버퍼 메모리(1301)에 버퍼링 된 기입 데이터를 시퀀셜 프로그램 알고리즘(sequential program algorithm)을 이용하여 비휘발성 메모리 장치(1100)에 기입하는 단계가 수행될 수 있다(단계 S1309). 단계 S1309는 플래쉬 제어부(712)에 의해 제어될 수 있다. 시퀀셜 프로그램 알고리즘(sequential program algorithm)은 프로그램 할 데이터가 연속적인 어드레스들을 가지는 경우 랜덤 프로그램 대비 보다 효율적으로 프로그램 할 수 있도록 설정된 알고리즘 일 수 있다.
단계 S1309 후 또는 컨트롤러 버퍼 메모리(1301)에 버퍼링 된 기입 데이터가 비휘발성 메모리 장치(1100)의 페이지 버퍼 그룹(230)에 로딩 된 후 기입 데이터를 저장한 컨트롤러 버퍼 메모리 내 컨트롤러 버퍼 유닛들(1301)을 반환(release) 하는 단계가 수행될 수 있다(단계 S1310). 단계 S1310은 플래쉬 제어부(712)에 의해 제어될 수 있다. 그리고 나서 기입 동작이 종료될 수 있다.
상술한 바와 같이 호스트 버퍼 메모리(2100) 상의 비선형 호스트 물리 어드레스들(Host Physical Address; HPA)을 메모리 시스템(1000)의 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300) 상의 선형 가상 어드레스(virtual address; VA)로 맵핑함으로써 메모리 시스템(1000) 내에서 기입 동작을 효율적으로 수행할 수 있다. 다시 말해 메모리 시스템(1000)은 선형 가상 어드레스(virtual address; VA)에 기초하여 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300)에 버퍼링 된 기입 데이터를 시퀀셜 프로그램 알고리즘을 이용하여 비휘발성 메모리 장치(1100)내 연속된 어드레스를 가지는 페이지들에 프로그램 할 수 있고, 결과적으로 프로그램 동작의 성능이 개선될 수 있다.
도 14는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도14를 참조하면, 리드 동작의 경우 먼저 호스트(2000)로부터 비선형 호스트 물리 어드레스들(non-linear host physical address), 논리 어드레스(logical address) 및 리드 데이터(read data)의 크기를 포함하는 리드 커맨드(read command)를 수신하는 단계가 수행될 수 있다(단계 S1401). 상술한 단계는 메모리 컨트롤러(1200)의 호스트 인터페이스(740)에 의해 수행될 수 있다. 단계 S1401 후 논리-물리 어드레스 맵핑 테이블에 기초하여 호스트(2000)로부터 입력된 논리 어드레스에 맵핑되는 플래쉬 물리 어드레스를 확인하는 단계가 수행될 수 있다(단계 S1402). 단계 S1402는 플래쉬 변환부(713)에 의해 수행될 수 있다. 논리-물리 어드레스 맵핑 테이블은 호스트로부터 수신된 논리 어드레스와 리드 데이터가 저장된 비휘발성 메모리 장치(1100)내 저장 공간을 가리키는 플래쉬 물리 어드레스(flash physical address) 간의 맵핑 정보를 포함할 수 있다.
단계 S1402 후 플래쉬 물리 어드레스에 기초하여 비휘발성 메모리 장치(1100)에 저장된 리드 데이터를 시퀀셜 리드 알고리즘(sequential read algorithm)을 이용하여 리드하는 단계가 수행될 수 있다(단계 S1403). 단계 S1403은 플래쉬 제어부(712)에 의해 수행될 수 있다. 시퀀셜 리드 알고리즘(sequential read algorithm)은 리드 할 데이터가 연속적인 어드레스들을 가지는 경우 랜덤 리드 대비 보다 효율적으로 리드 할 수 있도록 설정된 알고리즘 일 수 있다.
가상-물리 어드레스 맵핑 테이블에 기초하여 비선형 호스트 물리 어드레스에 맵핑되는 가상 어드레스들을 확인하는 단계가 수행될 수 있다(단계 S1404). 단계 S1404는 호스트 어드레스 변환부(741)에 의해 수행될 수 있다. 단계 S1404는 단계 S1402 내지 단계 S1403 대비 먼저 또는 병렬적으로 수행될 수도 있다.
단계 S1403 내지 단계 S1404 후 가상 어드레스들에 기초하여 비휘발성 메모리 장치(1100)로부터 리드된 리드 데이터를 컨트롤러 버퍼 메모리 내 컨트롤러 버퍼 유닛들(1301)에 버퍼링 하는 단계가 수행될 수 있다(단계 S1405). 단계 S1405는 플래쉬 제어부(712)에 의해 수행될 수 있다.
단계 S1405 후 가상-물리 어드레스 맵핑 테이블에 기초하여 컨트롤러 버퍼 메모리 내 컨트롤러 버퍼 유닛들(1301)에 버퍼링 된 리드 데이터를 호스트 버퍼 메모리(2100)의 호스트 버퍼 유닛들(2101)에 출력하는 단계가 수행될 수 있다(단계 S1406). 단계 S1406은 호스트 제어부(711)에 의해 수행될 수 있다.
상술한 바와 같이 호스트 어드레스 변환부(741)에 의해 생성 또는 갱신된 가상-물리 어드레스 맵핑 테이블의 정보는 호스트 제어부(711) 또는 플래쉬 제어부(712)에 전달될 수 있다. 또한 플래쉬 변환부(713)에 의해 생성 또는 갱신된 논리-물리 어드레스 맵핑 테이블의 정보는 호스트 제어부(711) 또는 플래쉬 제어부(712)에 전달될 수 있다.
상술한 바와 같이 호스트 버퍼 메모리(2100) 상의 비선형 호스트 물리 어드레스들(Host Physical Address; HPA)을 메모리 시스템(1000)의 메모리 버퍼부(720) 또는 버퍼 메모리 장치(1300) 상의 선형 가상 어드레스(virtual address; VA)로 맵핑함으로써 메모리 시스템(1000) 내에서 리드 동작을 효율적으로 수행할 수 있다. 다시 말해 메모리 시스템(1000)은 시퀀셜 리드 알고리즘을 이용하여 비휘발성 메모리 장치(1100)내 연속된 어드레스를 가지는 페이지들에 저장된 데이터를 리드 할 수 있고, 결과적으로 리드 동작의 성능이 개선될 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 비휘발성 메모리 장치(1100)와 상기 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 비휘발성 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
비휘발성 메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 비휘발성 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 비휘발성 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 17을 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 비휘발성 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 비휘발성 메모리 장치(1100)에 저장될 수 있다. 또한, 비휘발성 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 비휘발성 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 비휘발성 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 2에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 비휘발성 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 컨트롤러 버퍼 메모리;
    호스트로부터 비선형 호스트 물리 어드레스들(non-linear host physical address) 및 기입 데이터를 수신하도록 구성된 호스트 인터페이스;
    상기 비선형 호스트 물리 어드레스들을 선형 가상 어드레스들(linear virtual address)에 맵핑 하도록 구성된 호스트 어드레스 변환부; 및
    상기 선형 가상 어드레스들에 기초하여 상기 기입 데이터를 상기 컨트롤러 버퍼 메모리에 버퍼링 하는 동작을 제어하도록 구성된 호스트 제어부를 포함하고,
    상기 호스트는 다수의 호스트 버퍼 유닛들을 포함하고,
    상기 비선형 호스트 물리 어드레스들 각각은 상기 다수의 호스트 버퍼 유닛들 중 하나와 대응하고,
    상기 선형 가상 어드레스들 중 하나 이상이 상기 다수의 호스트 버퍼 유닛들과 대응하는 것을 특징으로 하는 메모리 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 호스트는 상기 다수의 호스트 버퍼 유닛들을 포함하는 호스트 버퍼 메모리를 포함하고,
    상기 다수의 호스트 버퍼 유닛들은 상기 기입 데이터가 저장하도록 구성되는 것을 특징으로 하는 메모리 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    비휘발성 메모리 장치;
    상기 호스트로부터 수신된 논리 어드레스를 플래쉬 물리 어드레스로 변환하도록 구성된 플래쉬 변환부; 및
    상기 플래쉬 물리 어드레스에 기초하여 상기 컨트롤러 버퍼 메모리에 버퍼링된 상기 기입 데이터를 상기 비휘발성 메모리 장치에 기입하는 동작을 제어하도록 구성된 플래쉬 제어부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 플래쉬 제어부는 상기 컨트롤러 버퍼 메모리에 버퍼링된 상기 기입 데이터를 시퀀셜 프로그램 알고리즘에 기초하여 상기 비휘발성 메모리 장치에 기입하는 것을 특징으로 하는 메모리 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 호스트 어드레스 변환부는 마지막 가상 어드레스까지 맵핑된 때 다시 처음 가상 어드레스로 롤백(roll-back)하도록 구성된 것을 특징으로 하는 메모리 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 호스트 버퍼 유닛들 각각은 하나의 입출력 프로세스에 대응하는 것을 특징으로 하는 메모리 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 호스트 어드레스 변환부는 상기 다수의 호스트 버퍼 유닛들에 대응하는 다수의 입출력 프로세스들에 대해 시작 가상 어드레스와 상기 다수의 입출력 프로세스들에 대응하는 하나 이상의 선형 가상 어드레스들을 생성하고,
    상기 호스트 제어부는 상기 시작 가상 어드레스와 상기 하나 이상의 선형 가상 어드레스들에 기초하여 상기 기입 데이터를 상기 컨트롤러 버퍼 메모리에 버퍼링 하는 동작을 제어하는 것을 특징으로 하는 메모리 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 호스트 인터페이스는 상기 호스트로부터 기입 커맨드를 수신하고,
    상기 기입 커맨드는 상기 호스트 물리 어드레스들, 상기 논리 어드레스 및 상기 기입 데이터의 크기 정보를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 호스트 버퍼 유닛의 크기는 상기 가상 어드레스에 대응하는 상기 컨트롤러 버퍼 메모리 내 컨트롤러 버퍼 유닛의 크기와 동일한 것을 특징으로 하는 메모리 시스템.
  10. 데이터를 버퍼링 하는 다수의 컨트롤러 버퍼 유닛들을 포함하는 컨트롤러 버퍼 메모리;
    물리-가상 어드레스 맵핑 테이블을 생성하도록 구성된 호스트 어드레스 변환부; 및
    상기 물리-가상 어드레스 맵핑 테이블에 기초하여 상기 컨트롤러 버퍼 메모리에 버퍼링 된 상기 데이터를 호스트의 호스트 버퍼 메모리로 출력하도록 구성된 호스트 제어부를 포함하고,
    상기 물리-가상 어드레스 맵핑 테이블은 상기 호스트 버퍼 메모리에 포함되는 다수의 호스트 버퍼 유닛들에 대응하는 다수의 비선형 호스트 버퍼 아이디들(non-linear host buffer ID)과 상기 컨트롤러 버퍼 유닛들에 대응하는 다수의 선형 가상 버퍼 아이디들(linear virtual buffer ID) 간의 맵핑 정보를 포함하고,
    상기 호스트 어드레스 변환부는 다수의 입출력 프로세스에 대응하는 하나 이상의 선형 가상 버퍼 아이디들을 생성하는 것을 특징으로 하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 호스트 어드레스 변환부는 상기 다수의 입출력 프로세스들에 대해 시작 가상 버퍼 아이디를 생성하고,
    상기 호스트 제어부는 상기 시작 가상 버퍼 아이디와 상기 하나 이상의 선형 가상 버퍼 아이디들에 기초하여 상기 컨트롤러 버퍼 메모리에 버퍼링 된 상기 데이터를 출력하는 동작을 제어하는 것을 특징으로 하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 호스트로부터 리드 커맨드를 수신하는 호스트 인터페이스를 더 포함하고,
    상기 리드 커맨드는 호스트 물리 어드레스들, 논리 어드레스 및 상기 데이터의 크기 정보를 포함하는 것을 특징으로 하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 데이터를 저장하도록 구성된 비휘발성 메모리 장치; 및
    시퀀셜 리드 알고리즘에 기초하여 상기 비휘발성 메모리 장치로부터 상기 데이터를 리드하여 상기 컨트롤러 버퍼 메모리에 버퍼링 하는 동작을 제어하도록 구성된 플래쉬 제어부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 논리 어드레스를 플래쉬 물리 어드레스로 변환하도록 구성된 플래쉬 변환부를 더 포함하고,
    상기 플래쉬 제어부는 상기 플래쉬 물리 어드레스에 기초하여 상기 비휘발성 메모리 장치로부터 상기 데이터를 리드하는 동작을 제어하는 것을 특징으로 하는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 호스트 버퍼 유닛의 크기는 상기 가상 버퍼 아이디에 대응하는 상기 컨트롤러 버퍼 유닛의 크기와 동일한 것을 특징으로 하는 메모리 시스템.
  16. 호스트로부터 비선형 호스트 물리 어드레스들(non-linear host physical address)을 포함하는 기입 커맨드를 수신하는 단계;
    상기 비선형 호스트 물리 어드레스들(non-linear host physical address)을 선형 가상 어드레스들(linear virtual address)로 맵핑하는 단계;
    상기 비선형 호스트 물리 어드레스들에 기초하여 상기 호스트의 호스트 버퍼 메모리로부터 기입 데이터를 페치(fetch) 하는 단계; 및
    상기 선형 가상 어드레스들에 기초하여 상기 기입 데이터를 컨트롤러 버퍼 메모리에 버퍼링 하는 단계를 포함하고,
    상기 호스트 버퍼 메모리는 다수의 호스트 버퍼 유닛들을 포함하고,
    상기 비선형 호스트 물리 어드레스들 각각은 상기 다수의 호스트 버퍼 유닛들 중 하나와 대응하고,
    상기 선형 가상 어드레스들 중 하나 이상이 상기 다수의 호스트 버퍼 유닛들과 대응하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 다수의 호스트 버퍼 유닛들은 상기 기입 데이터를 저장하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 기입 데이터를 저장한 호스트 버퍼 유닛들을 반환하는 단계; 및
    상기 반환된 호스트 버퍼 유닛들을 새로운 입출력 프로세스를 위해 재할당 하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 컨트롤러 버퍼 메모리에 버퍼링 된 데이터를 시퀀셜 프로그램 알고리즘에 기초하여 비휘발성 메모리 장치에 기입하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 호스트 버퍼 유닛들 각각은 하나의 입출력 프로세스에 대응하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
KR1020170150660A 2017-11-13 2017-11-13 메모리 시스템 및 그것의 동작 방법 KR102565895B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170150660A KR102565895B1 (ko) 2017-11-13 2017-11-13 메모리 시스템 및 그것의 동작 방법
TW107123295A TWI770218B (zh) 2017-11-13 2018-07-05 記憶體系統及其操作方法
US16/028,605 US10678476B2 (en) 2017-11-13 2018-07-06 Memory system with host address translation capability and operating method thereof
CN201810871446.XA CN109783397B (zh) 2017-11-13 2018-08-02 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170150660A KR102565895B1 (ko) 2017-11-13 2017-11-13 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190054426A KR20190054426A (ko) 2019-05-22
KR102565895B1 true KR102565895B1 (ko) 2023-08-11

Family

ID=66432742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170150660A KR102565895B1 (ko) 2017-11-13 2017-11-13 메모리 시스템 및 그것의 동작 방법

Country Status (4)

Country Link
US (1) US10678476B2 (ko)
KR (1) KR102565895B1 (ko)
CN (1) CN109783397B (ko)
TW (1) TWI770218B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180041898A (ko) * 2016-10-17 2018-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
TWI668569B (zh) * 2018-03-14 2019-08-11 群聯電子股份有限公司 主機記憶體緩衝區配置方法、記憶體儲存裝置與記憶體控制電路單元
KR102605205B1 (ko) * 2018-07-25 2023-11-24 에스케이하이닉스 주식회사 메모리 장치 및 프로세싱 시스템
KR20210011198A (ko) * 2019-07-22 2021-02-01 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법
CN110716886B (zh) * 2019-09-29 2022-12-13 惠州市仲恺Tcl智融科技小额贷款股份有限公司 数据处理的方法、装置、存储介质以及终端
US11157212B2 (en) * 2019-12-19 2021-10-26 Seagate Technology, Llc Virtual controller memory buffer
US11347648B2 (en) * 2020-06-26 2022-05-31 Micron Technology, Inc. Direct cache hit and transfer in a memory sub-system that programs sequentially
EP4318247A4 (en) * 2021-06-15 2024-05-15 Huawei Technologies Co., Ltd. MEMORY CONTROL METHOD AND APPARATUS, MEMORY METHOD AND APPARATUS, ELECTRONIC DEVICE AND MEDIUM
US11782824B2 (en) * 2022-02-08 2023-10-10 Macronix International Co., Ltd. Universal data path architecture for different data array
US20240086071A1 (en) * 2022-09-12 2024-03-14 Western Digital Technologies, Inc. Ssd use of host memory buffer for improved performance
TWI813455B (zh) * 2022-09-28 2023-08-21 瑞昱半導體股份有限公司 位址轉換系統及位址轉換方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080005529A1 (en) * 2006-06-30 2008-01-03 Morris Robert P Methods, Systems, and Computer Program Products for Providing Access to Addressable Entities Using a Non-Sequential Virtual Address Space
US20130138867A1 (en) * 2011-11-30 2013-05-30 International Business Machines Corporation Storing Multi-Stream Non-Linear Access Patterns in a Flash Based File-System

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734858A (en) 1994-10-24 1998-03-31 Microsoft Corporation Method and apparatus for simulating banked memory as a linear address space
US7941799B2 (en) * 2004-05-27 2011-05-10 International Business Machines Corporation Interpreting I/O operation requests from pageable guests without host intervention
CN102576333B (zh) * 2009-10-05 2016-01-13 马维尔国际贸易有限公司 非易失性存储器中的数据高速缓存
KR101301840B1 (ko) 2010-12-08 2013-08-29 삼성전자주식회사 비휘발성 메모리 장치의 데이터 처리 방법
US9069658B2 (en) * 2012-12-10 2015-06-30 Google Inc. Using a virtual to physical map for direct user space communication with a data storage device
TWI506430B (zh) * 2013-03-20 2015-11-01 Phison Electronics Corp 映射資訊記錄方法、記憶體控制器與記憶體儲存裝置
US10061710B2 (en) * 2014-01-29 2018-08-28 Hitachi, Ltd. Storage device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080005529A1 (en) * 2006-06-30 2008-01-03 Morris Robert P Methods, Systems, and Computer Program Products for Providing Access to Addressable Entities Using a Non-Sequential Virtual Address Space
US20130138867A1 (en) * 2011-11-30 2013-05-30 International Business Machines Corporation Storing Multi-Stream Non-Linear Access Patterns in a Flash Based File-System

Also Published As

Publication number Publication date
US20190146712A1 (en) 2019-05-16
KR20190054426A (ko) 2019-05-22
TW201918882A (zh) 2019-05-16
TWI770218B (zh) 2022-07-11
CN109783397B (zh) 2023-06-13
CN109783397A (zh) 2019-05-21
US10678476B2 (en) 2020-06-09

Similar Documents

Publication Publication Date Title
KR102565895B1 (ko) 메모리 시스템 및 그것의 동작 방법
CN109992537B (zh) 存储系统及其操作方法
US10824518B2 (en) Memory system and operating method thereof
US12019602B2 (en) Key-value storage device and operating method thereof
CN109683805B (zh) 存储器系统及其操作方法
CN109725845B (zh) 存储系统及其操作方法
CN109697024B (zh) 存储器系统及其操作方法
US20200089608A1 (en) High efficiency garbage collection method, associated data storage device and controller thereof
KR102518884B1 (ko) 메모리 시스템 및 그것의 동작 방법
US20190138440A1 (en) Memory system and operating method thereof
US11543986B2 (en) Electronic system including host, memory controller and memory device and method of operating the same
CN112905502A (zh) 存储装置及其操作方法
KR20190074886A (ko) 메모리 시스템 및 그것의 동작 방법
US20200356491A1 (en) Data storage device and method for loading logical-to-physical mapping table thereof
CN114201414A (zh) 存储装置及其操作方法
KR20210099930A (ko) 메모리 컨트롤러 및 그 동작 방법
CN113448892A (zh) 存储器控制器及其操作方法
US10769060B2 (en) Storage system and method of operating the same
US10445014B2 (en) Methods of operating a computing system including a host processing data of first size and a storage device processing data of second size and including a memory controller and a non-volatile memory
KR20190112546A (ko) 메모리 시스템 및 그것의 동작 방법
KR20200050219A (ko) 저장 장치 및 그 동작 방법
KR20190088790A (ko) 메모리 시스템 및 그것의 동작 방법
US20240095181A1 (en) Storage device, host device, and electronic device
US20240028219A1 (en) Memory controller and memory system including the same
KR20220159269A (ko) 스토리지 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant