KR102605205B1 - 메모리 장치 및 프로세싱 시스템 - Google Patents

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Abstract

본 발명은 메모리 장치 및 메모리 장치를 포함하는 프로세싱 시스템에 관한 것이다. 본 발명의 일 실시예에 따른 프로세싱 시스템은, 메인 프로세서 및 상기 메인 프로세서와 동일한 패키지 내에 장착된 메모리 장치를 포함하고, 상기 메모리 장치는, 복수의 제1 메모리 다이가 적층된 제1 메모리, 상기 제1 메모리와는 다른 종류의 제2 메모리, 및 제1 인터페이스를 사용하여 상기 제1 메모리와 메인 프로세서 사이의 데이터 전송을 수행하고 상기 제1 인터페이스와는 다른 방식의 제2 인터페이스를 사용하여 상기 제2 메모리와 상기 메인 프로세서 사이의 데이터 전송을 수행하는 베이스 다이를 포함하며, 상기 제2 메모리는 상기 베이스 다이 내부에 배치되거나 또는 별도의 제2 메모리 다이에 배치될 수 있다.

Description

메모리 장치 및 프로세싱 시스템{MEMORY DEVICE AND PROCESSING SYSTEM}
본 발명은 메모리 장치 및 메모리 장치를 포함하는 프로세싱 시스템에 관한 것이다.
최근 전자 시스템에서 기억 장치로 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
반도체 메모리의 집적도 향상을 위하여 평면 배치(2D) 방식 대신 복수의 메모리 칩을 적층한 입체 구조(3D) 배치 기술이 응용되고 있다. 메모리에 대한 고집적, 고용량 및 고속 동작의 요구 추세에 따라 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키고 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 동시에 짧은 레이턴시(latency)를 갖는 고속 동작을 구현할 필요가 있다.
본 발명의 실시예들은 대용량 데이터의 고속 처리뿐만 아니라 작은 사이즈의 데이터에 대해서도 짧은 레이턴시로 효율적으로 처리할 수 있는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 프로세싱 시스템은, 메인 프로세서 및 상기 메인 프로세서와 동일한 패키지 내에 장착된 메모리 장치를 포함하고, 상기 메모리 장치는, 복수의 제1 메모리 다이가 적층된 제1 메모리, 상기 제1 메모리와는 다른 종류의 제2 메모리, 및 제1 인터페이스를 사용하여 상기 제1 메모리와 메인 프로세서 사이의 데이터 전송을 수행하고 상기 제1 인터페이스와는 다른 방식의 제2 인터페이스를 사용하여 상기 제2 메모리와 상기 메인 프로세서 사이의 데이터 전송을 수행하는 베이스 다이를 포함하며, 상기 제2 메모리는 상기 베이스 다이 내부에 배치되거나 또는 별도의 제2 메모리 다이에 배치될 수 있다.
본 발명의 일 실시예에 따른 프로세싱 시스템은, 메인 프로세서 및 상기 메인 프로세서와 동일한 패키지 내에 장착되고 상기 메인 프로세서와 제1 인터페이스 및 제2 인터페이스를 통해 데이터를 전송하는 메모리 장치를 포함하되, 상기 제2 인터페이스는 상기 제1 인터페이스에 비해 데이터 처리 단위가 작을 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 다이가 적층된 제1 메모리, 상기 제1 메모리와는 다른 종류의 제2 메모리, 및 제1 인터페이스를 사용하여 상기 제1 메모리와 메인 프로세서 사이의 데이터 전송을 수행하고 상기 제1 인터페이스와는 다른 방식의 제2 인터페이스를 사용하여 상기 제2 메모리와 상기 메인 프로세서 사이의 데이터 전송을 수행하는 베이스 다이를 포함하고, 상기 제2 메모리는 상기 베이스 다이 내부에 배치되거나 또는 별도의 제2 메모리 다이에 배치될 수 있다.
본 발명의 실시예에 의하면, 대용량 데이터의 고속 처리뿐만 아니라 작은 사이즈의 데이터에 대해서도 짧은 레이턴시로 효율적으로 처리할 수 있다. 또한, 본 발명의 실시예에 의하면, 연산 유닛이 활용할 수 있는 스크래치패드 메모리의 용량이 확대될 수 있다. 또한, 본 발명의 실시예에 의하면, 연산 유닛이 활용할 수 있는 레지스터의 용량이 확대될 수 있다.
도 1은 본 발명의 일 실시예에 따른 프로세싱 시스템의 구조를 예시하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 프로세싱 시스템을 예시하는 블록도이다.
도 3은 본 발명의 실시예에 대비되는 비교예로서의 프로세싱 시스템을 예시하는 블록도이다.
도 4는 도 2의 프로세싱 시스템에서의 데이터 전달 경로를 설명하는 도면이다.
도 5 내지 도 7은 각각 본 발명의 일 실시예에 따른 프로세싱 시스템을 예시하는 블록도이다.
도 8은 도 7의 제2 메모리 인터페이스를 예시하는 블록도이다.
도 9 및 도 10은 각각 본 발명의 일 실시예에 따른 프로세싱 시스템의 구조를 예시하는 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 프로세싱 시스템의 구조를 개략적으로 예시하는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 프로세싱 시스템(100)은 메인 프로세서(110), 베이스 다이(120), 제1 메모리(130), 인터포저(140) 및 패키지 기판(150)을 포함할 수 있다.
메인 프로세서(110)는 하나 이상의 프로세싱 코어들을 포함할 수 있다. 예를 들어, 메인 프로세서(110)는 중앙 프로세싱 유닛(CPU, central processing unit), 그래픽 프로세싱 유닛(GPU, graphic processing unit), 디지털 신호 프로세서(DSP, digital signal processor) 등과 같은 다양한 종류의 프로세싱 코어 또는 그들의 조합을 포함할 수 있다. 예시적으로, 메인 프로세서(110)는 시스템 온 칩(System on Chip) 형태로 제공될 수 있다. 예시적으로, 메인 프로세서(110)는 인터포저(140)의 상면의 일측 상에 배치되고, 제1 접속부(161)을 통해 인터포저(140)와 전기적으로 접속될 수 있다.
베이스 다이(120)는 메인 프로세서(110)와 제1 메모리(130) 사이에서 데이터를 처리하고 전달할 수 있다. 이를 위해, 베이스 다이(120)는 메인 프로세서(110)와의 통신을 위한 인터페이스(도면 미도시)를 구비하고, 제2 접속부(162)를 통해 인터포저(140)와 연결될 수 있다. 제2 접속부(162)는 마이크로 범프로 구현될 수 있으나 이로 한정되는 것은 아니다. 또한, 베이스 다이(120)는 관통 실리콘 비아(TSV)를 통해 제1 메모리(130)와 연결될 수 있다. 예시적으로, 베이스 다이(120)는 메인 프로세서(110)와 제1 메모리(130) 사이에서 전달되는 데이터에 대한 버퍼링 및/또는 디코딩 기능을 수행할 수 있다. 그 외에도 베이스 다이(120)는 제1 메모리(130)에 대한 테스트와 셀 리페어 기능을 포함할 수 있다. 예시적으로, 베이스 다이(120)는 인터포저(140) 상면에서 메인 프로세서(110)가 배치되지 않은 일측 상에 배치될 수 있다.
제1 메모리(130)는 복수의 제1 메모리 다이들(130a ~ 130d)을 포함할 수 있다. 복수의 제1 메모리 다이들(130a ~ 130d)의 각각에는 반도체 메모리가 형성될 수 있다. 예시적으로, 복수의 제1 메모리 다이들(130a ~ 130d)의 각각에 형성된 반도체 메모리는 DRAM(Dynamic Random Access Memory)일 수 있다. 예시적으로, 복수의 제1 메모리 다이들(130a ~ 130d)은 베이스 다이(120) 상에 수직으로 적층되어 3차원 메모리 구조체를 형성할 수 있다. 제1 메모리(130)가 복수의 메모리 다이들(130a ~ 130d)을 3차원으로 적층한 구조를 가질 경우, 제1 메모리(130)는 대역폭(Bandwidth)이 향상되어 대용량의 데이터 처리를 효율적으로 수행할 수 있다. 이러한 메모리 구조는 고 대역폭 메모리(HBM; High Bandwidth Memory)라 언급되기도 한다. 베이스 다이(120)와 제1 메모리(130)는 함께 메모리 장치를 구성하는 것으로 이해될 수 있다. 한편, 도 1에서는 제1 메모리(130)가 네 개의 제1 메모리 다이들(130a ~ 130d)을 포함하는 것으로 예시되어 있으나, 본 실시예가 이로 한정되는 것은 아니다.
인터포저(140)는 메인 프로세서(110)와 베이스 다이(120)의 하부 및 패키지 기판(150)의 상부에 배치될 수 있다. 인터포저(140)는 제1 접속부(161)를 통해 메인 프로세서(110)와 연결되고, 제2 접속부(162)를 통해 베이스 다이(120)와 연결됨으로써, 메인 프로세서(110)와 베이스 다이(120) 사이의 전기적 접속 경로를 제공할 수 있다. 이를 위해, 인터포저(140)는 제1 접속부(161)와 제2 접속부(162) 사이의 전기적 연결을 위한 복수의 배선들(141)을 포함할 수 있다. 제1 메모리(130)가 복수의 메모리 다이들(130a ~ 130d)이 적층된 경우, 메인 프로세서(110)와 베이스 다이(120)를 연결하기 위해 상당히 많은 수의 미세한 배선들(141)이 필요할 수 있다. 이를 위해 인터포저(140)는 실리콘 웨이퍼로 구현될 수 있다.
인터포저(140)는 패키지 기판(150) 상에 형성될 수 있다. 인터포저(140)는 제3 접속부(170)를 통해 패키지 기판(150)에 전기적으로 연결될 수 있다. 패키지 기판(150)의 하부에는 외부와의 전기적 연결을 위한 외부 접속단자(180)가 형성될 수 있다.
본 발명의 실시예에 따른 프로세싱 시스템(100)은 하나의 패키지(Package) 내에 구현될 수 있다. 복수의 제1 메모리 다이들(130a ~ 130d)이 적층된 제1 메모리(130)가 메인 프로세서(110)와 하나의 패키지 내에 배치될 경우, 면적을 증가시키지 않고도 메모리 용량을 확대할 수 있을 뿐만 아니라 복수의 제1 메모리 다이들(130a ~ 130d)과 메인 프로세서(110) 사이의 거리가 최소화되어 고속의 데이터 전송이 가능하다는 장점이 있다.
도 2는 본 발명의 일 실시예에 따른 프로세싱 시스템을 예시하는 블록도이다.
도 2에는 프로세싱 시스템(100)의 메인 프로세서(110), 베이스 다이(120) 및 제1 메모리(130)가 도시되어 있다.
메인 프로세서(110)는 연산 유닛(111, Computing Unit), 제1 메모리 제어기(112, MC1), 제2 메모리 제어기(113, MC2), 캐시(114) 및 스크래치패드 메모리(115, SPM)를 포함할 수 있다.
연산 유닛(111)은 레지스터, 연산 회로 및 제어 회로 등을 포함하고, 명령 해독, 연산 및 제어 동작 등을 수행할 수 있다.
제1 메모리 제어기(112)는 제1 메모리(130)를 제어할 수 있다. 이를 위해, 제1 메모리 제어기(112)는 제1 인터페이스(Interface 1)를 사용하여 베이스 다이(120)의 제1 호스트 인터페이스(122, HIF1)와 통신할 수 있다. 예시적으로, 제1 메모리(130)가 DRAM인 경우 제1 인터페이스는 JEDEC에서 규정하는 DRAM용 인터페이스일 수 있다.
제2 메모리 제어기(113)는 제2 메모리(121)를 제어할 수 있다. 이를 위해, 제2 메모리 제어기(113)는 제2 인터페이스(Interface 2)를 사용하여 베이스 다이(120)의 제2 호스트 인터페이스(123, HIF2)와 통신할 수 있다. 예시적으로, 제2 메모리(121)가 SRAM(Static Random Access Memory)인 경우 제2 인터페이스는 SRAM용 인터페이스일 수 있다.
캐시(114)는 제1 메모리(130)로부터 읽어들인 데이터를 저장하는 버퍼 형태의 고속 메모리일 수 있다. 연산 유닛(111)은 자주 액세스하는 데이터를 제1 메모리(130)에서 반복해서 읽어들이지 않고도 즉각 사용할 수 있도록 캐시(114)에 저장할 수 있다. 캐시(114)는 제1 레벨 캐시(L1 Cache) 및 제2 레벨 캐시(L2 Cache)와 같이 복수 레벨의 캐시를 포함할 수 있다. 캐시(114)는 제1 메모리 제어기(112)와 제1 인터페이스를 통해 제1 메모리(130)와 데이터를 교환할 수 있다.
스크래치패드 메모리(115, SPM)는 연산 유닛(111)의 프로그램 실행 중에 필요한 오퍼랜드, 작업 과정에서 생성되는 중간 데이터의 임시 보관, 인터럽트 처리 등에 사용될 수 있다. 스크래치패드 메모리(115)는 연산 유닛(111)에 의해 실행되는 프로그램이 주도적으로 관리할 수 있는 임시 메모리 영역으로서 스크래치패드 메모리(115)의 용량이 클수록 프로그램의 작업 효율이 높아질 수 있다.
스크래치패드 메모리(115)는 스크래치패드 프리페치 제어기(115a)를 포함할 수 있다. 스크래치패드 프리페치 제어기(115a)는 제2 메모리 제어기(113) 및 제2 인터페이스를 통해 제2 메모리(121)로부터 데이터를 수신하고, 수신한 데이터를 연산 유닛(111)으로 전송할 수 있다. 또한, 스크래치패드 프리페치 제어기(115a)는 연산 유닛(111)으로부터 데이터를 수신하고 제2 메모리 제어기(113) 및 제2 인터페이스를 통해 제2 메모리(121)로 데이터를 전송할 수 있다. 즉, 스크래치패드 프리페치 제어기(115a)는 제2 인터페이스를 통한 제2 메모리(121)와의 데이터 송수신을 제어하며 스크래치패드 메모리(115)가 필요로 하는 데이터를 미리 확보할 수 있다. 이로 인해, 연산 유닛(111)은 제2 메모리(121)를 스크래치패드 메모리(115)와 유사하게 활용할 수 있다. 즉, 제2 메모리(121)는 연산 유닛(111)이 활용할 수 있는 스크래치패드 메모리(115)의 용량을 확대하는 효과가 있다.
베이스 다이(120)는 제2 메모리(121), 제1 호스트 인터페이스(122, HIF1), 제2 호스트 인터페이스(123, HIF2), 제1 메모리 인터페이스(124, MIF1) 및 제2 메모리 인터페이스(125, MIF2)를 포함할 수 있다.
제2 메모리(121)는 제1 메모리(130)와는 다른 종류의 메모리일 수 있다. 예시적으로, 제2 메모리(121)는 제1 메모리(130)에 비해 저장 용량은 작지만 짧은 레이턴시(latency)로 동작하는 고속의 메모리일 수 있다. 예시적으로, 제2 메모리(121)는 SRAM이거나 또는 고속으로 동작하는 차세대 메모리일 수 있다. 제2 메모리(121)는 제2 인터페이스를 통해 스크래치패드 메모리(115)와 연결될 수 있다. 제2 메모리(121)는 베이스 다이(120) 내에 배치될 수 있다. 이 경우, 베이스 다이(120)의 제2 호스트 인터페이스(123)와 제2 메모리(121) 사이의 거리가 짧아지므로 제2 메모리(121)를 통한 데이터 처리 속도가 더욱 빨라질 수 있다.
제1 호스트 인터페이스(122, HIF1)는 제1 인터페이스를 통해 메인 프로세서(110)의 제1 메모리 제어기(112)와 통신할 수 있다. 예시적으로, 제1 호스트 인터페이스(122)는 물리(PHY) 영역을 포함할 수 있다. 물리(PHY) 영역은 제1 메모리 컨트롤러(112)와의 통신을 위한 입출력 회로를 포함하는 영역으로서, 제1 메모리 컨트롤러(112)로부터의 각종 신호들은 물리(PHY) 영역을 통해 베이스 다이(120) 내부로 제공될 수 있다. 예시적으로, 물리(PHY) 영역은 각종 신호들에 대한 버퍼 회로를 포함할 수 있다. 예시적으로, 물리(PHY) 영역이 제1 메모리 컨트롤러(112)로부터 수신하는 각종 신호들은 어드레스, 데이터 및 커맨드를 포함할 수 있다.
제2 호스트 인터페이스(123, HIF2)는 제2 인터페이스를 통해 메인 프로세서(110)의 제2 메모리 제어기(113)와 통신할 수 있다. 예시적으로, 제2 호스트 인터페이스(123)는 물리(PHY) 영역을 포함할 수 있다. 물리(PHY) 영역은 제2 메모리 컨트롤러(113)와의 통신을 위한 입출력 회로를 포함하는 영역으로서, 제2 메모리 컨트롤러(113)로부터의 각종 신호들은 물리(PHY) 영역을 통해 베이스 다이(120) 내부로 제공될 수 있다. 예시적으로, 물리(PHY) 영역은 각종 신호들에 대한 버퍼 회로를 포함할 수 있다. 예시적으로, 물리(PHY) 영역이 제2 메모리 컨트롤러(113)로부터 수신하는 각종 신호들은 어드레스, 데이터 및 커맨드를 포함할 수 있다.
제1 메모리(130)는 복수의 제1 메모리 다이가 적층된 상대적으로 대용량의 메모리이므로, 제1 인터페이스는 대용량 데이터 처리에 적합한 방식일 수 있다. 예를 들면, 제1 인터페이스는 데이터 처리 단위가 크게 구성되어 연속적인 대용량 데이터 처리에는 효율적이지만, 레이턴시(latency)가 상대적으로 긴 특성을 가질 수 있다. 제2 인터페이스는 제1 인터페이스와는 다른 방식의 프로토콜을 사용할 수 있다. 제2 인터페이스는 제2 메모리(121)의 특성에 맞도록 제1 인터페이스에 비해 고속으로 동작하는 방식일 수 있다. 예시적으로, 제2 인터페이스는 데이터 처리 단위가 제1 인터페이스의 데이터 처리 단위에 비해 상대적으로 작게 구성되어 작은 사이즈의 데이터를 짧은 레이턴시로 효율적으로 처리할 수 있다.
제1 메모리 인터페이스(124, MIF1)는 제1 호스트 인터페이스(122)로부터 수신한 데이터를 제1 메모리(130)로 전달하거나, 제1 메모리(130)로부터 데이터를 수신하고 제1 호스트 인터페이스(122)로 전달할 수 있다. 예시적으로, 제1 메모리 인터페이스(124)는 제1 호스트 인터페이스(122)로부터 수신한 데이터를 전달할 메모리 다이를 선택하기 위한 디코더를 포함할 수 있다.
제2 메모리 인터페이스(125, MIF2)는 제2 호스트 인터페이스(123)로부터 수신한 데이터를 제2 메모리(121)로 전달하거나, 제2 메모리(121)로부터 수신한 데이터를 제2 호스트 인터페이스(123)로 전달할 수 있다. 예시적으로, 제2 메모리 인터페이스(125)는 제2 호스트 인터페이스(123)로부터 수신한 데이터를 전달할 제2 메모리(121) 내부의 메모리 영역을 선택하기 위한 디코더를 포함할 수 있다.
본 실시예의 프로세싱 시스템(100)에 의하면, 제1 인터페이스를 사용하는 제1 메모리(130)와는 별개로 제2 인터페이스를 사용하는 제2 메모리(121)를 더 포함함으로써, 제1 메모리(130)를 활용하여 대용량의 데이터에 대한 효율적인 처리가 가능할뿐만 아니라 제2 메모리(121)를 활용하여 작은 사이즈의 데이터에 대한 고속 처리가 가능하다는 장점이 있다.
전술한 호스트 인터페이스들(122, 123) 및 메모리 인터페이스들(124, 125)은 베이스 다이(120) 내에서 하드웨어로 구성되거나, 펌웨어 형태의 소프트웨어 블록으로 제공될 수 있다.
도 3은 본 발명의 실시예에 대비되는 비교예로서의 프로세싱 시스템을 예시하는 블록도이다.
도 3에 예시된 프로세싱 시스템(10)은, 도 2에 예시된 프로세싱 시스템(100)에 비해 제2 메모리(121), 제2 메모리 인터페이스(125), 제2 호스트 인터페이스(123), 제2 메모리 제어기(113) 및 스크래치패드 프리페치 제어기(115a)를 포함하고 있지 않다는 점에서 차이가 있다.
도 3에 예시된 프로세싱 시스템(10)에서 연산 유닛(111)이 제1 메모리(130)에 저장된 데이터를 스크래치패드 메모리(315)에 저장할 경우 데이터가 이동하는 경로를 살펴보면, 제1 메모리(130)에서 리드된 데이터는 제1 메모리 인터페이스(124), 제1 호스트 인터페이스(122), 제1 메모리 제어기(112), 복수 레벨로 구성된 캐시(114) 및 연산 유닛(111)을 거쳐 스크래치패드 메모리(315)로 전달될 것이다. 이와 같이, 도 3의 프로세싱 시스템(10)에서는 제1 메모리(130)로부터 스크래치패드 메모리(315)로 전달되는 경로가 길고 복잡하므로 레이턴시가 길다는 단점이 있다. 또한, 제1 인터페이스는 대용량의 제1 메모리(130)에 적합하도록 데이터 처리 단위가 큰 프로토콜을 사용하므로, 작은 사이즈의 데이터를 처리할 경우 처리 시간이 오래 걸릴 뿐만 아니라 필요없는 데이터 영역을 읽어들여 처리하면서 전력을 낭비할 수 있다.
도 4는 도 2에 예시된 본 실시예에 따른 프로세싱 시스템(100)에서의 데이터 전달 경로를 설명하는 도면이다.
본 실시예의 프로세싱 시스템(100)에서는 제2 메모리(121)가 스크래치패드 메모리(115)의 확장을 위해 사용될 수 있다. 따라서, 스크래치패드 메모리(115)는 제2 인터페이스를 통해 제2 메모리(121)로부터 직접 데이터를 수신할 수 있다. 이 경우 데이터의 이동 경로를 살펴보면, 제2 메모리(121)에서 리드된 데이터는 제2 메모리 인터페이스(125), 제2 호스트 인터페이스(123) 및 제2 메모리 제어기(113)를 거쳐 스크래치패드 메모리(115)로 전달될 것이다. 물론, 본 실시예의 프로세싱 시스템(100)에서 제1 메모리(130)에 저장된 데이터는 제1 메모리 제어기(112) 및 캐시(114)를 거쳐 연산 유닛(111)으로 전달될 수 있다. 본 실시예의 프로세싱 시스템(100)에서, 상대적으로 큰 사이즈의 데이터인 경우 제1 인터페이스를 통해 제1 메모리(130)를 사용하고, 상대적으로 작은 사이즈의 데이터인 경우 제2 인터페이스를 통해 제2 메모리(121)를 사용하면 더욱 효과적일 수 있다.
이와 같이, 본 실시예의 프로세싱 시스템(100)에 의하면 제2 메모리(121)로부터 스크래치패드 메모리(115)로 전달되는 경로가 짧다는 장점이 있다. 또한, 제2 인터페이스는 고속의 제2 메모리(121)에 적합하도록 데이터 처리 단위가 제1 인터페이스에 비해 상대적으로 작은 프로토콜을 사용할 수 있다. 따라서, 프로세싱 시스템(100)은 작은 사이즈의 데이터를 처리할 때 레이턴시를 줄일 수 있을 뿐만 아니라 불필요한 전력 소모도 방지할 수 있다. 또한, 연산 유닛(111)에서 동작하는 프로그램은 제2 메모리(121)를 스크래치패드 메모리(115)와 유사하게 활용할 수 있으므로 스크래치패드 메모리(115)의 용량을 확대하는 효과가 있다.
도 5는 본 발명의 일 실시예에 따른 프로세싱 시스템(500)을 예시하는 블록도이다.
도 5를 참조하면, 메인 프로세서(510)의 연산 유닛(511)은 레지스터(511a)와 레지스터 프리페치 제어기(511b)를 포함할 수 있다. 도 2에 예시된 프로세싱 시스템(100)과 비교하면, 도 5의 프로세싱 시스템(500)은 스크래치패드 메모리(515)와 제2 메모리 제어기(113) 사이의 연결이 없는 대신, 연산 유닛(511)이 제2 메모리 제어기(113)와 직접 연결되어 있다는 점에서 차이가 있다. 즉, 도 2에 예시된 프로세싱 시스템(100)에서는 스크래치패드 메모리(115)가 제2 메모리 제어기(113)를 통해 제2 메모리(121)를 제어하는 구조임에 반해, 도 5의 프로세싱 시스템(500)에서는 연산 유닛(511)이 제2 메모리 제어기(113)를 통해 제2 메모리(121)를 제어할 수 있다.
이를 위해, 연산 유닛(511)은 레지스터 프리페치 제어기(511b)를 포함할 수 있다. 레지스터 프리페치 제어기(511b)는 제2 메모리 제어기(113) 및 제2 인터페이스를 통한 제2 메모리와의 데이터 전송을 제어할 수 있다. 예시적으로, 레지스터 프리페치 제어기(511b)는 연산 유닛(511)이 사용할 데이터를 제2 메모리 제어기(113)와 제2 인터페이스를 경유하여 제2 메모리(121)로부터 미리 가져와 레지스터(511a)에 저장할 수 있다. 이 경우, 연산 유닛(511)과 제2 메모리(121) 사이에서 전달되는 데이터는 스크래치패드 메모리(515) 또는 캐시(114) 중의 어느 것도 경유하지 않으므로, 연산 유닛(511)에서는 좀 더 빠른 속도로 제2 메모리(121)와 데이터를 교환할 수 있다는 장점이 있다. 이와 같이, 본 실시예의 프로세싱 시스템(500)에서는 연산 유닛(511)이 레지스터(511a)의 확장을 위해 제2 메모리(121)를 활용할 수 있다.
도 6은 본 발명의 일 실시예에 따른 프로세싱 시스템을 예시하는 블록도이다.
도 6을 참조하면 본 실시예의 프로세싱 시스템(600)에서는, 연산 유닛(511)이 레지스터 프리페치 제어기(511b)를 포함하고 스크래치패드 메모리(115)가 스크래치패드 프리페치 제어기(115a)를 포함할 수 있다. 즉, 본 실시예의 프로세싱 시스템(600)에서는, 도 2의 실시예와 같이 스크래치패드 메모리(115)가 제2 메모리 제어기(113)를 통해 제2 메모리(121)에 액세스가 가능할 뿐만 아니라, 도 5의 실시예와 같이 연산 유닛(511)도 제2 메모리 제어기(113)에 직접 연결되어 제2 메모리(121)에 액세스가 가능할 수 있다. 따라서, 제2 메모리(121)는 연산 유닛(511)의 레지스터(511a) 확장에 활용되면서 동시에 스크래치패드 메모리(115)의 확장에도 활용될 수도 있다.
이 경우, 제2 메모리 제어기(113)는 연산 유닛(511)과 스크래치패드 메모리(115)의 양자로부터 제2 메모리(121)로의 액세스 요청을 수신할 수 있으므로, 제2 메모리 제어기(113)는 아비터(113a)를 사용하여 연산 유닛(511)과 스크래치패드 메모리(115)의 양자로부터 수신되는 요청에 대해 우선 순위를 부여하고 우선 순위에 따라 처리할 수 있다.
도 7은 본 발명의 일 실시예에 따른 프로세싱 시스템을 예시하는 블록도이다.
도 7을 참조하면, 본 실시예의 프로세싱 시스템(700)에서는 제1 메모리(130)와 제2 메모리(121)가 베이스 다이(720)를 통해 직접 데이터를 교환할 수 있다. 예시적으로, 제1 메모리(130)의 데이터가 제1 인터페이스를 통해 메인 프로세서(610)로 전달되는 과정에서 제2 메모리(121)에 저장될 수 있고, 제2 메모리(121)에 저장된 데이터는 추후 필요에 따라 제2 인터페이스를 통해 메인 프로세서(610)로 전달될 수 있다.
이를 위해, 제2 메모리 인터페이스(725)는 데이터 전송 제어기(725a, DTC)와 멀티플렉서(725b, Mux)를 포함할 수 있다. 이하 도 7 및 도 8을 참조하여 데이터 전송 제어기(725a)와 멀티플렉서(725b)의 동작에 대해 설명한다.
멀티플렉서(725b)는 제1 호스트 인터페이스(122)와 제1 메모리(130) 사이에서 전달되는 제1 신호(S1) 및 제2 호스트 인터페이스(123)와 제2 메모리(121) 사이에서 전달되는 제2 신호(S2) 중의 어느 하나를 선택적으로 제2 메모리(121)로 출력할 수 있다. 또는, 멀티플렉서(725b)는 제2 메모리(121)로부터 수신한 제3 신호(S3)를 제1 신호(S1) 또는 제2 신호(S2) 중의 어느 하나에 선택적으로 출력할 수 있다. 여기서, 제1 신호(S1)는 메인 프로세서(610)와 제1 메모리(130) 사이에서 전달되는 데이터를 포함할 수 있고, 제2 신호(S2)는 메인 프로세서(610)와 제2 메모리(121) 사이에서 전달되는 데이터를 포함할 수 있다. 멀티플렉서(725b)는 데이터 전송 제어기(725a)에서 출력하는 제어신호(Sc)에 대응하여 신호의 선택 동작을 수행할 수 있다.
데이터 전송 제어기(725a)는 제1 신호(S1) 및 제2 신호(S2)를 수신하고, 멀티플렉서(725b)를 제어하기 위한 제어신호(Sc)를 출력할 수 있다. 데이터 전송 제어기(725a)는 제1 신호(S1) 및 제2 신호(S2)에 근거하여 제2 메모리(121)가 연결될 경로를 결정하고 멀티플렉서(725b)를 제어할 수 있다. 예시적으로, 데이터 전송 제어기(725a)는 제1 인터페이스를 통해 제1 메모리(130)와 메인 프로세서(610) 사이에서 전송되는 데이터가 제2 메모리(121)로 전송되거나 또는 제2 메모리(121)에 저장된 데이터가 제1 메모리(130)로 전송되도록 멀티플렉서(725b)를 제어할 수 있다. 또는, 데이터 전송 제어기(725a)는 제2 인터페이스를 통해 제2 메모리(121)와 메인 프로세서(610) 사이에서 데이터가 전송되도록 멀티플렉서(725b)를 제어할 수 있다. 예시적으로, 데이터 전송 제어기(725a)는 제1 메모리(130)로부터 제1 인터페이스를 통해 메인 프로세서(610)로 전송된 데이터의 적어도 일부를 제2 메모리(121)로 전달하고, 추후 필요에 따라 제2 메모리(121)에 저장된 데이터가 제2 인터페이스를 통해 메인 프로세서(610)로 전송되도록 동작할 수 있다.
본 실시예의 프로세싱 시스템(700)에 의하면, 서로 다른 종류의 두 메모리들(130, 121)이 베이스 다이(720)를 통해 서로 데이터를 전달할 수 있으므로 효율적인 데이터 관리가 가능하다. 예시적으로, 제1 메모리(130)로부터 제1 인터페이스를 통해 메인 프로세서(610)로 전달되는 데이터 중에서 레지스터(511a) 확장 또는 스크래치패드 메모리(115) 확장 용도로 활용할 데이터는 베이스 다이(720) 내에서 제2 메모리 인터페이스(725)를 통해 제2 메모리(121)에 저장될 수 있다. 이렇게 제2 메모리(121)에 저장된 데이터는 추후 스크래치패드 메모리(115) 또는 연산 유닛(511)의 요청에 따라 제2 인터페이스를 통해 빠른 속도로 제공될 수 있다.
도 9는 본 발명의 일 실시예에 따른 프로세싱 시스템(900)의 구조를 예시하는 도면이다.
도 9를 참조하면, 베이스 다이(120)와 제1 메모리(130) 사이에 제2 메모리 다이(980)가 구비될 수 있다. 제2 메모리 다이(980)는 전술한 제2 메모리를 포함할 수 있다. 즉, 전술한 실시예들에서는 제2 메모리가 베이스 다이(120) 내에 배치된 것으로 예시되었으나, 제2 메모리는 별도의 제2 메모리 다이(980)에 구비될 수 있다. 이와 같이, 제2 메모리가 별도의 제2 메모리 다이(980)에 배치될 경우, 제2 메모리가 베이스 다이(120)에 배치되는 경우에 비해 제2 메모리의 용량을 크게 할 수 있는 장점이 있다. 제2 메모리 다이(980)는 베이스 다이(120)와 제1 메모리(130) 사이에 배치될 수 있으나, 본 실시예가 이로 한정되는 것은 아니다. 다만, 제2 메모리는 제1 메모리(130)에 비해 짧은 레이턴시로 고속으로 동작할 필요가 있으므로, 제2 메모리 다이(980)는 베이스 다이(120)에 인접하여 배치되는 것이 바람직하다.
도 10은 본 발명의 일 실시예에 따른 프로세싱 시스템(1000)의 구조를 예시하는 도면이다.
도 10을 참조하면, 본 실시예의 프로세싱 시스템(1000)은 하나의 인터포저(1040) 상에 배치된 하나의 메인 프로세서(1010)에 네 개의 적층 메모리 구조체들(1025_1 내지 1025_4)이 연결된 구조일 수 있다.
네 개의 적층 메모리 구조체들(1025_1 내지 1025_4)의 각각은, 전술한 실시예들을 통해 예시한 바와 같이, 베이스 다이와 복수의 메모리 다이가 적층된 구조일 수 있다. 제2 메모리가 베이스 다이에 배치되는 경우 복수의 메모리 다이들은 제1 메모리 다이들로 구성될 수 있고, 제2 메모리가 별도의 메모리 다이에 배치되는 경우 복수의 메모리 다이들은 복수의 제1 메모리 다이들과 제2 메모리 다이를 포함할 수 있다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 메인 프로세서; 및
    상기 메인 프로세서와 동일한 패키지 내에 장착된 메모리 장치;를 포함하고,
    상기 메모리 장치는,
    복수의 제1 메모리 다이들이 적층된 제1 메모리;
    상기 제1 메모리와는 다른 종류의 제2 메모리; 및
    제1 인터페이스를 사용하여 상기 제1 메모리와 상기 메인 프로세서 사이의 데이터 전송을 수행하고, 상기 제1 인터페이스와는 다른 방식의 제2 인터페이스를 사용하여 상기 제2 메모리와 상기 메인 프로세서 사이의 데이터 전송을 수행하는 베이스 다이;를 포함하며,
    상기 제2 메모리는 상기 베이스 다이 내부에 배치되거나 또는 별도의 제2 메모리 다이에 배치되는 것을 특징으로 하는 프로세싱 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제2 인터페이스는 상기 제1 인터페이스에 비해 데이터 처리 단위가 작은 것을 특징으로 하는 프로세싱 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제2 인터페이스는 상기 제1 인터페이스에 비해 고속의 데이터 전송이 가능한 것을 특징으로 하는 프로세싱 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 메인 프로세서는 연산 유닛과 스크래치패드 메모리를 포함하고,
    상기 스크래치패드 메모리는 상기 제2 인터페이스를 통해 상기 제2 메모리로부터 데이터를 수신하고 저장하는 것을 특징으로 하는 프로세싱 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서,
    상기 스크래치패드 메모리는 상기 제2 인터페이스를 통한 상기 제2 메모리와의 데이터 송수신을 제어하는 스크래치패드 프리페치 제어기를 포함하는 것을 특징으로 하는 프로세싱 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 메인 프로세서는 연산 유닛, 스크래치패드 메모리 및 캐시를 포함하고,
    상기 메인 프로세서가 상기 제2 인터페이스를 통해 수신한 데이터는 상기 스크래치패드 메모리 또는 상기 캐시 중의 어느 것도 경유하지 않고 상기 연산 유닛으로 전송되는 것을 특징으로 하는 프로세싱 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서,
    상기 연산 유닛은, 상기 제2 인터페이스를 통한 데이터의 전송을 제어하고 상기 제2 인터페이스를 통해 수신한 데이터를 레지스터에 저장하는 레지스터 프리페치 제어기를 포함하는 것을 특징으로 하는 프로세싱 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 베이스 다이는, 상기 제1 인터페이스를 통해 상기 제1 메모리로부터 상기 메인 프로세서로 전송되는 데이터의 적어도 일부가 상기 제2 메모리에 저장되도록 제어하는 데이터 전송 제어기를 포함하는 것을 특징으로 하는 프로세싱 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서,
    상기 데이터 전송 제어기는 상기 제2 메모리에 저장된 데이터의 적어도 일부를 상기 제1 메모리로 전송하는 것을 특징으로 하는 프로세싱 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제2 메모리는 상기 베이스 다이 내에 배치된 것을 특징으로 하는 프로세싱 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제2 메모리는 상기 베이스 다이와 상기 제1 메모리 사이에 배치된 상기 제2 메모리 다이에 형성된 것을 특징으로 하는 프로세싱 시스템.
  12. 메인 프로세서; 및
    상기 메인 프로세서와 동일한 패키지 내에 장착되고, 상기 메인 프로세서와 제1 인터페이스 및 제2 인터페이스를 통해 데이터를 전송하는 메모리 장치;를 포함하고,
    상기 제2 인터페이스는 상기 제1 인터페이스에 비해 데이터 처리 단위가 작은 것을 특징으로 하는 프로세싱 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 제1 인터페이스를 통해 상기 메모리 장치로부터 상기 메인 프로세서로 전송되는 데이터는 상기 메인 프로세서 내부의 캐시로 전송되고,
    상기 제2 인터페이스를 통해 상기 메모리 장치로부터 상기 메인 프로세서로 전송되는 데이터는 상기 메인 프로세서 내부의 스크래치패드 메모리로 전송되는 것을 특징으로 하는 프로세싱 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 제1 인터페이스를 통해 상기 메모리 장치로부터 상기 메인 프로세서로 전송되는 데이터는 상기 메인 프로세서 내부의 캐시로 전송되고,
    상기 제2 인터페이스를 통해 상기 메모리 장치로부터 상기 메인 프로세서로 전송되는 데이터는 상기 메인 프로세서 내부의 스크래치패드 메모리 또는 캐시 중의 어느 것도 경유하지 않고 상기 메인 프로세서의 연산 유닛으로 전송되는 것을 특징으로 하는 프로세싱 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 메모리 장치는, 제1 메모리 및 상기 제1 메모리와는 다른 종류의 제2 메모리를 포함하고,
    상기 제1 인터페이스를 통해 상기 제1 메모리로부터 상기 메인 프로세서로 전송되는 데이터의 적어도 일부는 상기 제2 메모리에 저장되었다가 상기 제2 인터페이스를 통해 상기 제2 메모리로부터 상기 메인 프로세서로 전송되는 것을 특징으로 하는 프로세싱 시스템.
  16. 복수의 메모리 다이들이 적층된 제1 메모리;
    상기 제1 메모리와는 다른 종류의 제2 메모리; 및
    제1 인터페이스를 사용하여 상기 제1 메모리와 메인 프로세서 사이의 데이터 전송을 수행하고, 상기 제1 인터페이스와는 다른 방식의 제2 인터페이스를 사용하여 상기 제2 메모리와 상기 메인 프로세서 사이의 데이터 전송을 수행하는 베이스 다이;를 포함하고,
    상기 제2 메모리는 상기 베이스 다이 내부에 배치되거나 또는 별도의 제2 메모리 다이에 배치되는 것을 특징으로 하는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 제2 인터페이스는 상기 제1 인터페이스에 비해 데이터 처리 단위가 작은 것을 특징으로 하는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 제2 인터페이스를 통해 상기 메인프로세서로 전송된 데이터는 상기 메인 프로세서의 스크래치패드 메모리로 전송되는 것을 특징으로 하는 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 제2 인터페이스를 통해 전송된 데이터는 상기 메인 프로세서의 스크래치패드 메모리 또는 캐시 중의 어느 것도 경유하지 않고 상기 메인 프로세서의 연산 유닛으로 전송되는 것을 특징으로 하는 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 16에 있어서,
    상기 베이스 다이는, 상기 제1 인터페이스를 통해 상기 제1 메모리로부터 상기 메인 프로세서로 전송되는 데이터의 적어도 일부가 상기 제2 메모리에 저장되도록 제어하는 데이터 전송 제어기를 포함하는 것을 특징으로 하는 메모리 장치.
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