CN110780805A - 存储器装置、处理系统及控制处理系统的方法 - Google Patents

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Abstract

本发明涉及一种存储器装置、处理系统及控制处理系统的方法。一种装置包括：第一存储器，包括垂直地布置在彼此上方的多个存储器管芯；第二类型的第二存储器；以及控制器管芯，使用第一接口在第一存储器和处理器的内部存储器之间传送第一数据，并且使用第二接口在第二存储器和处理器的第二内部存储器之间传送第二数据。第一存储器和第二存储器是不同类型的存储器。第一接口和第二接口彼此不同。第一内部存储器和第二内部存储器彼此不同。

Description

存储器装置、处理系统及控制处理系统的方法
相关申请的交叉引用
本申请要求于2018年7月25日向韩国知识产权局提交的申请号为10-2018-0086544的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开涉及一种存储器装置、包括存储器装置的处理系统以及控制处理系统的方法。特别地，一些实施例涉及高带宽存储器(HBM)装置。
背景技术
在包括处理器和存储器装置的系统中，处理器从存储器获得数据以处理数据，然后将处理后的结果存储在存储器装置中。因此，从存储器装置接收数据的延迟可能直接影响整体系统性能。
当在依赖于电池电力的移动装置中设置这样的系统时，应该降低功耗以增加移动装置的电池运行时间。即使在非移动电子装置中设置该系统时，也期望降低功耗以减少操作成本并且增加非移动装置的组件的寿命。
发明内容
本申请的实施例涉及一种包括存储器装置的装置、包括该存储器装置的处理系统以及控制该处理系统的方法。
在实施例中，一种装置包括：第一存储器，包括垂直地布置在彼此上方的多个存储器管芯；第二类型的第二存储器；以及控制器管芯，使用第一接口在第一存储器和处理器的第一内部存储器之间传送第一数据，并且使用第二接口在第二存储器和处理器的第二内部存储器之间传送第二数据。第一存储器和第二存储器是不同类型的存储器。第一接口和第二接口彼此不同。第一内部存储器和第二内部存储器彼此不同。第一接口被配置成每次处理第一单位数据，第二接口被配置成每次处理第二单位数据，其中第二单位数据小于第一单位数据。
在实施例中，处理系统包括：处理器，包括第一内部存储器和第二内部存储器；存储器装置；第一接口，具有第一总线宽度并且将处理器和存储器装置联接；以及第二接口，具有不同于第一总线宽度的第二总线宽度并且将处理器和存储器装置联接。存储器装置包括：第一存储器，包括垂直地布置在彼此上方的多个存储器管芯；第二存储器，是与第一存储器的不同类型的存储器；以及控制器管芯，被配置成在第一存储器和处理器之间传送数据。处理系统被配置成使用第一接口在第一存储器和处理器的第一内部存储器之间传送第一数据，并且使用第二接口在第二存储器和处理器的第二内部存储器之间传送第二数据。
在实施例中，一种用于控制处理系统的方法，所述处理系统具有第一存储器和处理器，第一存储器包括垂直地布置在彼此上方的多个存储器管芯，处理器包括第一内部存储器和第二内部存储器。该方法包括：提供包括垂直地布置在彼此上方的多个存储器管芯的第一存储器，提供包括第一内部存储器和第二内部存储器的处理器，使用第一接口在第一存储器和处理器的第一内部存储器之间传送第一数据，第一接口具有第一总线宽度，并且使用第二接口在第二存储器和处理器的第二内部存储器之间传送第二数据。第二接口具有不同于第一总线宽度的第二总线宽度。第二存储器是与第一存储器的不同类型的存储器。
附图说明
图1示出根据本公开的实施例的处理系统。
图2示出根据本公开的实施例的处理系统。
图3示出根据本公开的实施例的处理系统。
图4示出根据本公开的实施例的处理系统。
图5示出根据本公开的实施例的第二存储器接口。
图6示出根据本公开的实施例的由处理系统执行的进程。
图7是根据本公开的实施例的处理系统的截面图。
图8是根据本公开的实施例的处理系统的截面图。
图9是根据本公开的实施例的处理系统的立体图。
图10是根据本公开的实施例的处理系统的立体图。
具体实施方式
本申请的实施例涉及一种包括存储器装置的装置、包括处理器和存储器装置的处理系统，以及控制该处理系统的方法。该装置包括第一存储器、第二存储器以及控制器管芯，该控制器管芯使用第一接口在第一存储器和处理器的第一内部存储器之间传送第一数据，并且使用第二接口在第二存储器和处理器的第二内部存储器之间传送第二数据。在实施例中，第一内部存储器是高速缓存存储器，第二内部存储器是高速暂存(scratch pad)存储器。在这样的实施例中，可以使用比传统处理系统中使用的路径更短的路径来将数据存储在高速暂存存储器中。
在实施例中，第一接口被配置成每次处理第一单位数据，第二接口被配置成每次处理第二单位数据。第二单位数据小于第一单位数据，使得可以使用较少的功率来将数据传送至高速暂存存储器。
在实施例中，当控制器管芯正在将第一数据从第一存储器传送至第一内部存储器时，控制器管芯选择第一数据的一部分并且将所选择的部分存储至第二存储器。存储的所选择的部分被传送至第二内部存储器以供处理单元使用，从而增加了内部存储器的存储容量并且提高了处理单元的数据处理效率。
在实施例中，高速暂存存储器包括用于使用第二接口从第二存储器预取第二数据的第一预取控制器。第二存储器用于扩展高速暂存存储器的存储容量并且提高处理单元的数据处理效率。
在实施例中，处理器进一步包括第三内部存储器(例如，寄存器)。处理单元具有第二预取控制器，该第二预取控制器用于使用第二接口将第三数据从第二存储器预取至寄存器，而无需经过高速暂存存储器。第二存储器用于扩展寄存器的存储容量并且提高处理单元的数据处理效率。
以下结合附图提供实施例的详细描述。本公开的范围仅受权利要求的限制并且包含许多替换、修改和等同方案。虽然以给定顺序提供各种进程的步骤，但是实施例不必限于以列出的顺序执行。在一些实施例中，可以同时地执行某些操作、以不同于所描述的顺序的顺序执行某些操作或者根本不执行某些操作。
在以下描述中阐述了许多具体细节。提供这些细节是为了通过具体示例的方式促进对本公开的范围的透彻理解，并且实施例可以在没有这些具体细节中的一些的情况下根据权利要求来实践。因此，本公开的具体实施例是说明性的，并不旨在是排他性的或限制性的。出于清楚的目的，没有详细描述与本公开相关的技术领域中已知的技术材料，从而不会不必要地模糊本公开。
图1示出根据本公开的实施例的处理系统100。处理系统100包括处理器110和存储装置105。
处理系统100可以用于包括一个或多个处理器的各种电子系统中。例如，处理系统100可以包括在下列中的任意一个中：计算机、服务器、便携式计算机、平板电脑、无线电话、移动电话、数字音乐播放器、PMP(便携式多媒体播放器)、相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统或智能电视。
处理器110包括电子电路并且对存储装置105执行各种操作，例如，执行存储在存储装置105中的指令。在实施例中，处理器110是中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)或其组合中的任意一个。在实施例中，带有存储装置105的处理器110被设置呈片上系统(SoC)的形式。
存储装置105存储数据，例如，用于处理器110执行编程的数据，并且响应于来自处理器110的请求传送存储的数据的一部分。在实施例中，存储装置105是包括多个堆叠的存储器管芯(或垂直地布置在彼此上方的存储器管芯)和控制器管芯的高带宽存储器(HBM)。通常，HBM装置使用DRAM、易失性存储器来实施，以用于HBM装置的较快运行速度。在另一实施例中，存储装置105可以使用除DRAM之外的存储介质。在又一实施例中，存储装置105可以包括易失性存储器、非易失性存储器或两者。
在实施例中，处理器110和存储装置(例如，存储器装置)105被设置在单个封装内。通过将存储装置105和处理器110集成在同一封装内，处理系统100可以实现比传统处理系统更高的带宽、消耗更少的功率并且获得更小的形状因子。为了说明方便，以下将存储装置105描述为存储器装置。
图2示出根据本公开的实施例的处理系统200。处理系统200包括存储器装置205和处理器210。
存储器装置205包括第一存储器230和控制单元220。在实施例中，存储器装置205是高带宽存储器(HBM)，并且第一存储器230具有多个存储器管芯230-1至230-n垂直地布置在控制单元220上方的三维(3D)结构。控制单元220设置在控制器管芯上。因此，术语“控制器管芯”可以用于在下文中指代控制单元220。存储器管芯230-1至230-n的每一个可以包括动态随机存取存储器(DRAM)，但是存储介质不限于DRAM。例如，存储介质可以是MRAM、F-RAM、RRAM或其它类型的存储介质。根据电子设备工程联合委员会(JEDEC)更新的第二代HBM2规范，HBM(例如，存储器装置205)每个堆叠可以包括多达十二个管芯。然而，本公开的实施例不限于此。
控制器管芯220包括第一存储器接口(MIF1)224、第一主机接口(HIF1)222、第二存储器接口(MIF2)225、第二主机接口(HIF2)223和第二存储器221。控制器管芯220处理数据并在处理器210和第一存储器230之间传送数据。例如，控制器管芯220可以对在处理器210和第一处理器230之间传送的数据执行缓冲操作或解码操作或两者。控制器管芯220可以进一步对存储在第一存储器230中的数据执行测试操作或单元修复操作或两者。
第一存储器接口224在第一主机接口222和第一存储器230之间传送数据。在实施例中，第一存储器接口224可以包括解码器，该解码器用于在多个存储器管芯230-1至230-n之中选择存储器管芯，并且将从第一主机接口222接收的数据传送至选择的存储器管芯。
第一主机接口222经由第一接口INF1与处理器210的第一存储器控制器212通信。在实施例中，第一主机接口222包括物理(PHY)区域，该PHY区域包括在第一存储器控制器212和控制器管芯220的一个或多个组件(例如，第二存储器221)之间传送信号(例如，指示地址、数据和命令的信号)的一个或多个输入/输出电路。
第二存储器接口225在第二主机接口223和第二存储器221之间传送数据。在实施例中，第二存储器接口225可以包括解码器，该解码器用于选择第二存储器221的特定部分并且将从第二主机接口223接收的数据传送至第二存储器221的选择的部分。
第二主机接口223经由第二接口INF2与处理器210的第二存储器控制器213通信。在实施例中，第二主机接口223包括物理(PHY)区域，该PHY区域包括在第二存储器控制器213和控制器管芯220的一个或多个组件(例如，第二存储器221)之间传送信号的一个或多个输入/输出电路。
在实施例中，第二存储器221是与第一存储器230不同类型的存储器。例如，第二存储器221具有比第一存储器230更高的操作速度和更小的存储容量。第二存储器221可以是静态随机存取存储器(SRAM)，而第一存储器230可以是DRAM。然而，本公开的实施例不限于此，第二存储器221可以是与第一存储器相同类型的存储器，或者可以是除SRAM或DRAM之外的类型，例如，诸如MRAM、F-RAM、RRAM等的下一代存储器。
处理器210对一个或多个外部数据源(例如，第一存储器230和第二存储器221)执行各种操作以控制一个或多个数据流。处理器210包括处理单元(或处理电路)211、高速缓存214、第一存储器控制器212、第二存储器控制器213和高速暂存存储器215。
处理单元211包括寄存器(未示出)、处理电路(未示出)和控制电路(未示出)。例如，当处理器210是中央处理单元(CPU)时，处理单元211包括寄存器文件、算术逻辑单元(ALU)和控制单元(CU)。另一方面，如果处理器是图形处理单元(GPU)，则处理单元211可以包括电源管理单元、视频处理单元、显示器接口、图形存储器控制器、压缩单元以及图形和计算阵列。
高速缓存214是用于存储从第一存储器230读取的数据的高速存储器。高速缓存214存储处理单元211可能频繁访问的数据。因为处理单元211可以比从第一存储器230访问数据更快地(例如，快5至100倍)从高速缓存214访问数据，所以通过使用高速缓存214来提高处理器210的效率。高速缓存214包括两个级别的高速缓存，即第一级别高速缓存(L1高速缓存)和第二级别高速缓存(L2高速缓存)。然而，本公开的实施例不限于此，并且高速缓存214可以包括三个或更多级别的高速缓存。
高速暂存存储器215是联接至处理单元211的高速内部存储器，并且用作临时存储装置以保持数据以用于快速检索。例如，当处理单元211执行数学运算时，高速暂存存储器215可以存储指示一个或多个数学运算的运算对象的数据。
处理单元211可以执行软件程序以控制去往和来自高速暂存存储器215的数据传送。例如，软件程序识别高速暂存存储器215中的待被替换的一个或多个数据段，并且将来自第二存储器221的数据传送至高速暂存存储器215中的所识别的数据段。
高速暂存存储器215包括高速暂存预取控制器215a。高速暂存预取控制器215a通过第二存储器控制器213使用第二接口INF2在第二存储器221和处理单元211之间传送数据。在处理单元211处理数据之前，高速暂存预取控制器215a将数据从第二存储器221传送至高速暂存存储器215。第二存储器221用于扩展高速暂存存储器215的存储容量，从而提高处理单元211的数据处理效率。
下面将参照图2更详细地描述处理系统200的各种操作。
存储在第一存储器230中的数据使用第一接口INF1沿第一路径270被传送至处理器210。第一路径270包括第一存储器接口224、第一主机接口222和第一存储器控制器212。在实施例中，第一接口INF1被配置成用于处理相对大量的数据并且使用适于每次处理相对较大单位(例如，256位或更多)数据的协议以有效地处理具有相对较大大小的数据。例如，第一接口INF1可以是以双倍数据速率或更高速率运行的128位数据总线。
当存储在第一存储器230中的数据沿第一路径270被传送至处理器210时，数据的一个或多个部分可以存储在第二存储器221中。例如，第二存储器接口225接收正在被传送的数据并且向第二存储器221提供该数据的一个或多个部分以便存储在第二存储器221中。在实施例中，第二存储器接口225包括数据传送控制器(例如，图5中的数据传送控制器525a)和路径选择器(例如，图5中的路径选择器525b)。
待存储在高速暂存存储器215中的数据使用第二接口INF2通过第二路径280从第二存储器221被传送至高速暂存存储器215。第二路径280包括第二存储器接口225、第二主机接口223和第二存储器控制器213。在实施例中，第二接口INF2被配置成以较高的操作速度处理具有相对较小大小的数据并且使用适于每次处理比第一接口INF1更小单位数据(例如，64位或更少)的协议。例如，第二接口INF2可以是以双倍数据速率运行的32位数据总线。与第一接口INF1相比，第二接口INF2的较小通道接口使第二接口INF2能够更有效地处理具有较小大小的数据并且具有较短的延迟，同时消耗较少的功率。
在实施例中，相比于传统处理系统中使用的路径，处理系统200提供用于将数据存储在高速暂存存储器215中的较短路径(例如，第二路径280)。在传统处理系统中，可以通过第三路径(未示出)来从第一存储器230传送待存储在高速暂存存储器215中的数据，该第三路径包括第一存储器接口224、第一主机接口222、第一存储器控制器212、高速缓存214、处理单元211和高速暂存存储器215。
换言之，在传统处理系统中，从第一存储器230传送的数据在被存储在高速暂存存储器215中之前流经处理单元211，从而产生比图2中的第二路径280更长的路径。然而，对于第二路径280，数据从控制器管芯220中的第二存储器221(而不是从第一存储器230)传输，并且不通过处理单元211。第二路径280定义了较短路径并且减少了接收数据并且将数据存储在高速暂存存储器215中的延迟。
另外，传统处理系统可以使用第一接口INF1将数据从第一存储器230传送至高速暂存存储器215。第一接口INF1被配置成用于在第一存储器230和处理单元211之间传输数据，并且使用适于相对较大单位数据的协议，例如以双倍数据速率运行的128位数据总线。因为待存储在高速缓存存储器115中的数据的大小相对较小，所以基于第一接口INF1传输的数据有效载荷可能包括从第一存储器230已经读取的不必要部分，这将浪费读取并且传送不必要信息的功率并且导致系统资源的低效使用。
因此，图2的处理系统200使用第二接口INF2将数据从第二存储器221传送至高速暂存存储器215。第二接口INF2被配置成处置较小的数据并且具有比第一接口INF1的总线宽度更小的总线宽度(例如，32位或64位)。基于第二接口INF2来更有效地传输大小相对较小的数据，并且延迟相对较短。因此，与传统处理系统相比，根据实施例的处理系统200可以在将数据传送至高速暂存存储器215方面消耗更少的功率。
如上所述，与传统处理系统相比，根据本公开的实施例的处理系统(例如，图2中的处理系统200)在将数据从存储器装置205传送至处理器的内部存储器(例如，图2中的高速暂存存储器215)时可以减少延迟和功耗。另外，根据这种实施例的处理系统通过在存储器装置205中，更具体地在控制器管芯220中设置存储器(例如，第二存储器221)来扩展处理器的内部存储器的存储容量，从而增加处理器效率。
图3示出根据本公开实施例的具有处理器310和存储器装置305的处理系统300。处理器310包括具有寄存器预取控制器311b的处理单元311。处理单元311经由连接部件(connection)318连接至第二存储器控制器313，并且可以直接而不是通过如图2的处理器210中的高速暂存存储器与第二存储器控制器313通信。处理单元311可以使用第二存储器控制器313来控制第二存储器321。在实施例中，与图2的高速暂存存储器215不同，高速暂存存储器315不连接至第二存储器控制器313。
处理单元311的寄存器预取控制器311b使用第二存储器控制器313和第二接口INT2控制与第二存储器321的数据传送。例如，寄存器预取控制器311b可以传送来自第二存储器321的数据，并且将传送的数据存储在寄存器311a中，以备处理单元311稍后使用。在实施例中，当已知由处理器310已经编译的程序和待存储在寄存器311a中的信息时，寄存器预取控制器311b在处理单元311处理存储的数据之前，从第二存储器321中提取与该信息对应的数据以将数据存储在寄存器311a中。第二存储器321用于扩展寄存器311a的存储容量，从而提高处理单元311的数据处理效率。另外，因为数据直接在处理单元311和第二存储器控制器313之间传送而无需通过高速暂存存储器315或高速缓存314，处理单元311可以以比图2的处理单元211更高的速度与第二存储器321交换数据。
根据实施方式，处理器310可以包括或不包括高速暂存存储器315。例如，如果寄存器311a和第二存储器321提供足够大的存储容量以在处理器310中执行数据处理操作，则可以省略图3中的高速暂存存储器315。
处理系统300的其它操作与图2的处理系统200的操作相似。因此，本文省略了对处理系统300的这些操作的详细描述。
图4示出根据本公开的实施例的包括存储器装置405和处理器410的处理系统400。处理器410包括具有寄存器预取控制器411b并且经由连接部件418连接至第二存储器控制器413的处理单元411。因此，处理单元411可以直接与第二存储器控制器413通信并且以比图2的处理单元211更高的速度访问第二存储器421。第二存储器421可以用于扩展寄存器411a的存储容量。
高速暂存存储器415包括高速暂存预取控制器415a，并且可以与图2的高速暂存存储器类似地经由第二存储器控制器413访问第二存储器421。第二存储器421可以用于扩展高速暂存存储器415的存储容量。
第二存储器控制器413可以从处理单元411和高速暂存存储器415接收对第二存储器421的访问请求。第二存储器控制器413的仲裁器413a用于准予来自处理单元411和高速暂存存储器415的访问请求。在实施例中，仲裁器413a根据特定优先级，例如根据实施方式而给定至处理单元411或高速暂存存储器415的优先级来准予访问请求。在另一实施例中，仲裁器413根据接收的顺序准予访问请求。
图5示出根据本公开的实施例的第二存储器接口525。第二存储器接口525对应于图2的第二存储器接口225，并且包括数据传送控制器(DTC)525a和路径选择器525b。
路径选择器525b选择第一信号S1和第二信号S2中的一个，并且将选择的信号作为第三信号S3输出至第二存储器521。第一信号S1在第一主机接口522和第一存储器接口524之间传输，并且第二信号S2在第二主机接口523和路径选择器525b之间传输。另外，路径选择器525b将从第二存储器521接收的第三信号S3作为第一信号S1输出至第一主机接口522或作为第二信号S2输出至第二主机接口523。在实施例中，路径选择器525b是将多路复用器和多路分解器组合在一起的集成装置。在另一实施例中，路径选择器525b包括作为单独组件的多路复用器和多路分解器。
在实施例中，第一信号S1表示在处理器(例如，图2中的处理器210)和第一存储器(例如，图2中的第一存储器230)之间传输的数据，并且第二信号S2表示在处理器和第二存储器521之间传送的数据。路径选择器525b可以响应于从数据传送控制器525a输出的控制信号Sc执行信号选择操作。
数据传送控制器525a接收第一信号S1和第二信号S2，并且响应于第一信号S1和第二信号S2生成控制信号Sc。在实施例中，当控制器525a确定正在传送的数据的一个或多个部分应该被传送至处理器的内部存储器(例如，图2的高速暂存存储器215)时，数据传送控制器525a控制路径选择器525b选择第一信号S1。例如，当数据传送控制器525a确定正在从第一存储器传送至处理器的数据的一部分有可能在将来的操作中被处理单元(例如，图2中的处理单元211)使用时，数据传送控制器525a可以明确控制信号Sc以控制路径选择器525b选择第一信号S1并且开始将数据部分传送至第二存储器521。将数据部分存储在第二存储器521中，然后传送至处理器的内部存储器(例如，图4中的寄存器411a或高速暂存存储器415)以供内部存储器使用。
另外，数据传送控制器525a可以控制路径选择器525b以将存储在第二存储器521中的数据传送至第一存储器或高速缓存(例如，图2中的高速缓存214)或两者。数据传送控制器525a还可以控制路径选择器525b以将存储在第二存储器521中的数据传送至处理器的内部存储器。
图6示出根据实施例的由处理系统执行的进程600。虽然进程600可以与各种处理系统一起使用，但是为了说明方便，结合图4中的处理系统和图5中的第二存储器接口525进行描述。
在S610中，控制器管芯使用第一接口(例如，图4中的第一接口INF1)传送来自第一存储器的第一数据。在实施例中，第一存储器是包括多个存储器管芯的高带宽存储器(HBM)，每个存储器管芯包括动态随机存取存储器(DRAM)。
在S630中，当第一数据正在被传送时控制器管芯从第一存储器中选择第一数据的一个或多个部分，并且将第一数据的这些部分存储在第二存储器中。在实施例中，控制器管芯包括数据传送控制器(例如，图5中的数据传送控制器525a)和路径选择器(例如，图5中的路径选择器525b)。数据传送控制器从第一存储器接收第一信号(例如，图5中的第一信号S1)且从处理器接收第二信号(例如，图5中的第二信号S2)，并且响应于第一信号和第二信号生成控制信号(例如，图5中的控制信号Sc)。路径选择器响应于控制信号选择第一信号或第二信号，并且向第二存储器提供选择的信号。
在S650中，当处理器中的仲裁器从高速暂存存储器接收第一访问请求且从处理单元接收第二访问请求时，仲裁器根据规则对请求进行优先级排序。在实施例中，仲裁器对来自处理单元的第二访问请求给予优先级。在另一实施例中，仲裁器对来自高速暂存存储器的第一访问请求给予优先级。在又一实施例中，仲裁器根据接收顺序对第一和第二访问请求进行优先级排序
当仲裁器准予来自的处理单元的第二请求时，进程600进行至S670。在S670中，控制器管芯使用第二接口(例如，图4中的第二接口INT2)将存储在第二存储器中的第二数据传送至处理单元的寄存器。在实施例中，控制器管芯绕过(或不经过)高速暂存存储器而将第二数据从第二存储器传送至寄存器。
当仲裁器准予来自高速暂存存储器的第一请求时，进程600进行至S690。在S690，控制器管芯使用第二接口将存储在第二存储器中的第二数据传送至高速暂存存储器。第二存储器可用于为高速暂存存储器和/或寄存器提供额外的存储容量，从而提高处理器的数据处理效率。
图7示出根据本公开的实施例的处理系统700。处理系统700是包括处理器710和存储器装置705的封装装置。
处理器710和存储器装置705以同一封装被安装在插入器740上。通过使用第一接口(例如，图2中的第一接口INF1)或第二接口(例如，图2中的第二接口INF2)或两者来在处理器710和存储器装置705之间传送数据。
插入器740设置在封装衬底750上。插入器740将处理器710和存储器装置705电联接。处理器710设置在插入器740的第一上表面区域上方并且通过第一连接部761电联接至插入器740。多条线路741连接至第一连接部761，并且通过第二连接部762提供与存储器装置705的电联接。
存储器装置705设置在插入器740的、与第一上表面区域相邻的第二上表面区域上方。存储器装置705包括控制器管芯(例如，基础管芯)720和具有多个存储器管芯730a至730d的第一存储器730。控制器管芯720包括第二存储器721。
控制器管芯720处理数据并且在处理器710和第一存储器730之间传送数据。控制器管芯720通过第二连接部762联接到插入器740的线路741，并且包括一个或多个接口(例如，图2中的第一存储器接口224和第二存储器接口225)以与处理器710通信。在实施例中，第二连接部762包括一个或多个微凸块，但是实施例不限于此。例如，控制器管芯720可以使用一个或多个硅通孔(TSV)联接至第一存储器730。
第一存储器730包括多个存储器管芯730a至730d，该多个存储器管芯730a至730d在控制器管芯720上方垂直堆叠，从而提供三维存储器结构。在实施例中，第一存储器730是高带宽存储器(HBM)。第一存储器730包括四个存储器管芯730a至730d，但是本公开的实施例不限于此。在实施例中，多个存储器管芯730a至730d中的每一个包括动态随机存取存储器(DRAM)。
第二存储器721限定在控制器管芯720上，但是本公开的实施例不限于此。在其它实施例中，第二存储器721被设置在与基础管芯720分开的存储器管芯(例如，图8中的存储器管芯880)中。
封装衬底750设置在插入器740下方并且通过第三连接部770电联接到插入器740。用于与封装外部的装置电通信的外部连接端子780设置在封装衬底750下方。
在实施例中，处理系统(或封装装置)700以单个封装实施。当包括多个堆叠的存储器管芯730a至730d的第一存储器730与处理器710一起设置在单个封装中时，处理系统700可以实现比传统处理系统更高的带宽、消耗更少的功率，并且获得更小的形状因子。
图8示出根据本公开的实施例的处理系统800。处理系统800包括处理器810和存储器装置805。
存储器装置805包括第一存储器830和控制器管芯(例如，基础管芯)820。在存储器装置805中，在与控制器管芯820不同的管芯，例如管芯880中的第二存储器821设置在第一存储器830和控制器管芯820之间。
在实施例中，管芯880是存储器管芯，并且相比于设置在图7中的基础管芯720中时，第二存储器821可以被分配有更大的存储容量。管芯880设置在控制器管芯820与第一存储器830的最底部存储器管芯830d之间，但是本公开的实施例不限于此。在实施例中，管芯880还可以为第一存储器830提供存储容量，并且部分地用作第一存储器830。
图9示出根据本公开的实施例的处理系统900。处理系统900包括处理器910、多个存储器装置925_1至925_4以及插入器940。多个存储器装置925_1至925_4联接至处理器910，并且多个存储器装置925_1至925_4和处理器910设置在插入器940上方。
存储器装置925_1至925_4中的每一个具有与图7中的存储器装置730基本相同的配置。例如，第一存储器930_1至930_4中的每一个对应于图7的第一存储器730，并且控制器管芯920_1至920_4中的每一个对应于图7的控制器管芯720。虽然图9中的存储器装置925_1至925_4的每一个具有与图7中的存储器装置730基本相同的配置，但是本公开的实施例不限于此。例如，图9中的存储器装置925_1至925_4中的一个或多个可以具有与存储器装置925_1至925_4中的其余存储器装置不同的配置(例如，图8中的存储器装置830的配置)。
图10示出根据本公开的实施例的具有与控制器管芯分开设置的第二存储器的处理系统1000。例如，第二存储器(未示出)设置在管芯(例如，管芯1080_1)上，该管芯1080_1设置在控制器管芯(例如，控制器管芯920_1)上方。处理系统1000包括处理器1010、多个存储器装置1025_1至1025_4以及插入器1040。多个存储器装置1025_1至1025_4联接至处理器1010，且多个存储器装置1025_1至1025_4和处理器1010设置在插入器1040上方。存储器管芯1080_1至1080_4分别设置在第一存储器1030_1至1030_4与控制器管芯1020_1至1020_4之间。
已经结合作为示例提出的本公开的特定实施例描述了本公开的各方面。在不脱离阐述的权利要求的范围的情况下，可以对本文阐述的实施例进行许多替换、修改和变化。因此，本文阐述的实施例旨在是说明性的而非限制性的。

Claims (20)

1.一种装置，包括：
第一存储器，包括多个存储器管芯，所述多个存储器管芯垂直地布置在彼此上方，所述第一存储器为第一类型；
第二存储器，所述第二存储器为第二类型，所述第一存储器和所述第二存储器是不同类型的存储器；以及
控制器管芯，使用第一接口在所述第一存储器和处理器的第一内部存储器之间传送第一数据，并且使用第二接口在所述第二存储器和所述处理器的第二内部存储器之间传送第二数据，所述第一接口和所述第二接口彼此不同，所述第一内部存储器和所述第二内部存储器彼此不同。
2.根据权利要求1所述的装置，其中所述第一内部存储器是高速缓存存储器，并且所述第二内部存储器是高速暂存存储器。
3.根据权利要求2所述的装置，其中所述控制器管芯使用所述第二接口在所述第二存储器和所述处理器的第三内部存储器之间传送第三数据。
4.根据权利要求1所述的装置，其中所述第一接口每次处理第一单位数据，并且所述第二接口每次处理第二单位数据，所述第二单位数据小于所述第一单位数据。
5.根据权利要求4所述的装置，其中所述装置是存储器装置，并且
其中所述第一接口具有第一总线宽度，所述第二接口具有第二总线宽度，所述第二总线宽度小于所述第一总线宽度。
6.根据权利要求1所述的装置，其中所述控制器管芯从正在从所述第一存储器传送至所述第一内部存储器的所述第一数据中选择一部分，并且将所选择的部分存储在所述第二存储器中。
7.根据权利要求1所述的装置，进一步包括：
插入器，具有第一上表面区域和第二上表面区域，
其中所述控制器管芯包括设置在所述插入器的第一上表面区域上方的所述第二存储器，所述处理器设置在所述插入器的第二上表面区域上方，并且所述第一存储器的多个存储器管芯设置在所述控制器管芯上方。
8.根据权利要求1所述的装置，进一步包括设置在所述第一存储器的多个存储器管芯与所述控制器管芯之间的存储器管芯，所述存储器管芯包括所述第二存储器。
9.一种处理系统，包括：
处理器，包括第一内部存储器和第二内部存储器；
存储器装置，包括：第一存储器，所述第一存储器包括垂直地布置在彼此上方的多个存储器管芯；第二存储器，是与所述第一存储器的不同类型的存储器；以及控制器管芯，在所述第一存储器和所述处理器之间传送数据；
第一接口，具有第一总线宽度并且将所述处理器和所述存储器装置联接；以及
第二接口，具有第二总线宽度并且将所述处理器和所述存储器装置联接，所述第二总线宽度不同于所述第一总线宽度；
其中所述处理系统使用所述第一接口在所述第一存储器和所述处理器的第一内部存储器之间传送第一数据，并且使用所述第二接口在所述第二存储器和所述处理器的第二内部存储器之间传送第二数据。
10.根据权利要求9所述的处理系统，其中所述第一内部存储器是高速缓存存储器，并且所述处理器的第二内部存储器是高速暂存存储器。
11.根据权利要求10所述的处理系统，其中所述高速暂存存储器包括第一预取控制器，所述第一预取控制器使用所述第二接口从所述第二存储器预取所述第二数据，所述第二接口具有比所述第一接口小的总线宽度。
12.根据权利要求11所述的处理系统，其中所述处理器进一步包括处理单元和第三内部存储器，所述处理单元具有第二预取控制器，所述第二预取控制器使用所述第二接口将第三数据从所述第二存储器预取至所述第三内部存储器，并且绕过所述高速暂存存储器。
13.根据权利要求12所述的处理系统，其中所述处理器进一步包括仲裁器，所述仲裁器在来自所述处理单元的第一访问请求和来自所述高速暂存存储器的第二访问请求之间进行仲裁。
14.根据权利要求9所述的处理系统，其中所述第一接口每次处理第一单位数据，并且所述第二接口每次处理第二单位数据，所述第二单位数据小于所述第一单位数据。
15.根据权利要求9所述的处理系统，其中所述控制器管芯包括联接到所述第一存储器和所述第二存储器的存储器控制器，所述存储器控制器从正在从所述第一存储器传送至所述第一内部存储器的所述第一数据中选择所述第一数据的一个或多个部分，并且将所述第一数据的所选择的部分传送至所述第二存储器。
16.根据权利要求15所述的处理系统，其中所述存储器控制器包括：
数据传送控制器，接收来自所述第一存储器的第一信号和来自所述第二存储器的第二信号，并且响应所述第一信号和所述第二信号生成控制信号；以及
路径选择器，响应于所述控制信号选择所述第一信号和所述第二信号中的一个，并且向第二存储器提供所选择的信号。
17.根据权利要求9所述的处理系统，其中所述处理器和所述存储器装置设置在单个封装中。
18.一种控制处理系统的方法，所述处理系统包括第一存储器和处理器，所述第一存储器包括垂直地布置在彼此上方的多个存储器管芯，所述处理器包括第一内部存储器和第二内部存储器，所述方法包括：
使用第一接口在所述第一存储器和所述处理器的第一内部存储器之间传送第一数据，所述第一接口具有第一总线宽度；以及
使用第二接口在第二存储器和所述处理器的第二内部存储器之间传送第二数据，所述第二接口具有第二总线宽度，所述第二总线宽度与第一总线宽度不同，所述第二存储器是与所述第一存储器不同类型的存储器。
19.根据权利要求18所述的方法，其中所述第一内部存储器是高速缓存存储器，并且所述第二内部存储器是高速暂存存储器。
20.根据权利要求19所述的方法，进一步包括使用所述第二接口将第三数据从所述第二存储器预取至第三内部存储器并且绕过所述高速暂存存储器。
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