CN103365801A - 存储器系统、用于控制存储器系统的方法和信息处理设备 - Google Patents

Abstract

提供用于控制存储器系统的存储器系统方法、以及使用该存储器系统的信息处理设备。该系统包括通过总线（例如，地址总线、数据总线和控制总线）相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过多个存储器芯片延伸，以及包括存储器控制器，其连接到多个处理器和总线，并且进一步连接到用于将芯片选择信号输出到多个存储器芯片的每个的芯片选择信号线。存储器控制器将来自每个处理器的地址信号变换为一组芯片选择信号和地址信号，其输出到地址总线，以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

Description

存储器系统、用于控制存储器系统的方法和信息处理设备

技术领域

本发明涉及存储器系统、用于控制存储器系统的方法、以及信息处理设备，特别地涉及由多个处理器存取的存储器系统、用于控制该系统的方法、以及使用该系统的信息处理设备。

背景技术

近来，信息处理设备向除了CPU（中央处理单元）的专用处理器，诸如负责图像处理的GPU（图形处理单元）和负责音频和图像数据的数据压缩和扩展的编解码器（编码器/解码器），分配特定类型的计算。以该方式，可以加速信息处理。

图11示出包括这样的专用处理器的传统信息处理设备的配置示例。如图11中所示，传统信息处理设备300包括主要配置有CPU304a的主系统304和主要配置有子处理器306a的子系统306，子处理器306a是诸如GPU或编解码器的专用处理器。主系统304连接到主存储器308，并且CPU304a经由主系统总线304b和存储器控制器304c存取主存储器308。子系统306连接到专用于子系统306的子存储器310，并且子处理器306a经由子系统总线306b和存储器控制器306c存取子存储器310。总线桥（未示出）提供在主系统总线304b和子系统总线306b之间。

发明内容

典型地，主系统304可以以高运行速度操作，并且具有窄数据总线宽度。另一方面，子系统306具有宽数据总线宽度，但是以低运行速度操作。因为该状况，在主存储器308和子存储器310之间运行频率和数据总线宽度中典型地存在显著差别。结果，传统信息处理设备300需要若干不同种类的存储器，使得难以降低组件成本。此外，分别要求主系统304和主存储器308之间的布线以及子系统306和子存储器310之间的布线，而这增加了生产成本。

鉴于以上已经构思了本发明的一个或多个实施例，其目标是提供一种能够降低成本的存储器系统、用于控制该存储器系统的方法、以及使用该存储器系统的信息处理设备。

一种根据本发明实施例的存储器系统，包括：通过地址总线、数据总线和控制总线相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过多个存储器芯片延伸；以及存储器控制器，连接到多个处理器，并且连接到地址总线、数据总线和控制总线，还连接到用于将芯片选择信号输出到所述多个存储器芯片的每个的芯片选择信号线。存储器控制器将来自每个处理器的地址信号变换为一组芯片选择信号和地址信号，其输出到地址总线以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

存储器控制器可以布置在所述多个存储器芯片上。

所述多个处理器的至少一个的数据总线的宽度可以不同于所述多个存储器芯片的数据总线的宽度。在该情况下，存储器控制器可以将所述多个处理器之一的数据信号变换为具有与所述多个存储器芯片之一的数据总线相同宽度的数据信号。

所述多个存储器芯片的每个可以被分配给所述多个处理器之一。在该情况下，存储器控制器可以顺序存取所述多个存储器芯片的每个。可替代地，存储器控制器可以响应于来自所述多个处理器的存取请求存取所述多个存储器芯片的每个。

一种根据本发明实施例的用于控制存储器系统的方法是用于控制这样的存储器系统的方法，所述存储器系统包括：通过地址总线、数据总线和控制总线相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过所述多个存储器芯片延伸；以及存储器控制器，连接到多个处理器，并且连接到所述地址总线、所述数据总线和所述控制总线，并且进一步连接到用于将芯片选择信号输出到所述多个存储器芯片的每个的芯片选择信号线。存储器控制器将来自每个处理器的地址信号变换为一对芯片选择信号和地址信号，其输出到所述地址总线，以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

一种根据本发明实施例的信息处理设备，包括：多个处理器；通过地址总线、数据总线和控制总线相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过所述多个存储器芯片延伸；以及存储器控制器，连接到所述多个处理器的每个，并且连接到所述地址总线、所述数据总线和所述控制总线，并且进一步连接到用于将芯片选择信号输出到所述多个存储器芯片的每个的芯片选择信号线。所述存储器控制器将来自每个处理器的地址信号变换为所述芯片选择信号和所述地址信号，其输出到所述地址总线，以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

附图说明

在附图中：

图1是图示根据本发明实施例的信息处理设备的电路结构的图；

图2示出根据本发明实施例的信息处理设备的外部立体视图；

图3是图示（当交替地存取存储器芯片时）存储器控制器的第一配置示例的图；

图4是图示通过图3所示存储器控制器的存储器存取的定时图；

图5是图示（当优先地通过子系统存取时）第二配置示例的框图；

图6是图示通过图5所示存储器控制器的存储器存取的定时图；

图7是图示（在子系统使用其间存取不通过主系统执行的时段的情况下）存储器控制器的第三配置示例的框图；

图8是图示（在系统之一使用其他系统不使用的时段的情况下）存储器控制器的第四配置示例的框图；

图9是图示用于最大化存储器性能的存储器控制器的第四配置示例的框图；

图10是图示通过图9中所示的存储器控制器的存储器存取的定时图；以及

图11是图示传统信息处理设备的电路结构的图。

具体实施方式

以下将参考附图详细描述本发明的实施例。

图1是图示根据本发明实施例的信息处理设备的电路结构的图。如图1所示，信息处理设备1包括逻辑芯片10和堆叠DRAM（动态随机存取存储器）18。主系统12和子系统14形成在逻辑芯片10上。主系统12是通用数据运算电路并且包括主系统总线12b和连接到主系统总线12b的CPU12a。主系统总线12b当然可以连接到其他电路，诸如显示接口电路。子系统14是用于执行特定类型的计算的数据运算电路，并且包括子处理器14a和子系统总线14b。子处理器14a例如是GPU或编解码器。CPU12a和子系统14可以是包括多个处理内核的多核处理器。

堆叠DRAM18具有堆叠排列的多个存储器芯片18-1和18-2。每个存储器芯片具有许多直通硅过孔（through-silicon via，TSV）。在每个存储器芯片上的相同平面中形成的TSV相互垂直地和电地连接，从而形成包括地址总线、数据总线和控制总线的总线20。在该情况下，存储器芯片18-1和18-2相对于总线20并行连接。TSV是最近受到关注的三维安装技术，用于通过使用贯穿半导体衬底形成的TSV以最短长度的连接来连接多个芯片实现高速操作。

TSV提供在存储器芯片18-1和存储器芯片18-2中，以便形成用于向存储器芯片18-2提供芯片选择信号的芯片选择信号线22。在这些TSV中，存储器芯片18-1中形成的TSV与存储器芯片18-1的内部电路隔离，同时存储器芯片18-2中形成的TSV与存储器芯片18-2的内部电路连接。以此方式，芯片选择信号可以从存储器芯片18-1的表面提供给存储器芯片18-2。此外，存储器芯片18-1还具有形成芯片选择信号线22的TSV，用于向存储器芯片18-1提供芯片选择信号。该TSV连接到存储器芯片18-1的内部电路，并且从存储器芯片18-1的表面向存储器芯片18-1提供芯片选择信号。

存储器芯片18-1和18-2可以优选地是具有宽数据总线宽度并且操作在相对低操作速度的高密度芯片，诸如与WIDE I/O兼容的DRAM芯片。在该情况下，信息处理设备1可以降低功耗，并且优选例如使用在移动应用中。

存储器控制器16也形成在逻辑芯片10上。存储器控制器16连接到主系统总线12b和子系统总线14b。存储器控制器16也连接到堆叠DRAM18。特别地，存在大量在存储器逻辑芯片上形成的隆起焊盘（bump）。这些隆起焊盘连接到存储器芯片18-1的表面上的TSV，从而将存储器控制器16连接到总线20和芯片选择信号线22。以此方式，存储器控制器16可以在CPU12a和堆叠DRAM18之间中继数据的输入和输出，并且还可以在子处理器14a和堆叠DRAM18之间中继数据的输入和输出。

图2示出根据本发明实施例的信息处理设备的外部立体视图。如图2所示，连接到存储器控制器16的大量隆起焊盘形成在逻辑芯片10的表面上。堆叠DRAM18放置在逻辑芯片10上，存储器芯片18-1面向下，并且TSV的组和隆起焊盘的组相互连接。结果，逻辑芯片10电连接到堆叠DRAM18。逻辑芯片10在堆叠DRAM18堆叠在逻辑芯片10上并且连接到逻辑芯片10的状态下，连接到封装插入机构24。封装插入机构24和逻辑芯片10通过隆起焊盘相互电连接。虽然这里未示出，但是逻辑芯片10使用树脂材料模制到堆叠DRAM18。如上所述，根据该实施例，可能通过TSV和隆起焊盘将为主系统12和子系统14二者准备的堆叠DRAM18电连接到逻辑芯片10，而不使用电线结合，从而简化了制造过程。此外，同一堆叠DRAM18用于主系统12和子系统14，因此可以容易地降低组件成本。

接下来，将详细说明存储器控制器16。在下文中，当主系统12的存储器存取速率是1时，子系统14的存储器存取速率是1/2。当主系统12的存储器存取中的数据宽度是1时，子系统14的存储器存取中的数据宽度是2。而且，堆叠DRAM18的操作速率等于通过主系统12的存储器存取速率，并且堆叠DRAM18的数据宽度等于子系统14的数据宽度。此外，存储器芯片18-1分配给主系统12，而存储器芯片18-2分配给子系统14。换句话说，仅主系统12存取存储器芯片18-1，而且仅子系统14存取存储器芯片18-2。CPU12a当然可以经由主系统总线12b、子系统总线14b和总线桥（未示出）存取存储器芯片18-2。类似地，子处理器14a可以经由子系统总线14b、主系统总线12b和总线桥（未示出）存取存储器芯片18-1。

图3是图示存储器控制器16的第一配置示例的框图。如图3所示，存储器控制器16包括数据宽度变换单元162、地址变换单元163和165、数据宽度逆变换单元164、以及控制电路166。这些单元由逻辑电路实现。数据宽度变换单元162是具有使用FIFO（先入先出）方法顺序存储从主系统总线12b接收的存储器存取请求的存储部件的电路。数据宽度变换单元162耦合从主系统总线12b接收的并且要以连续地址存储的两个数据信号，以便生成两倍数据宽度的数据信号。这里，存储器存取请求包括地址信号、数据信号（当写入时）和控制信号。地址变换单元163是用于将从主系统总线12b接收的地址信号变换为存储器芯片18-1的地址空间中的地址信号的电路。

变换的地址信号包括信道切换信号、体切换信号、行地址信号和列地址信号。类似地，地址变换单元165是用于将从子系统总线14b接收的地址信号变换为存储器芯片18-2的地址空间中的地址信号的电路。变换的地址信号也包括信道切换信号、体切换信号、行地址信号和列地址信号。而且，数据宽度逆变换单元164是分割从存储器芯片18-1读出的数据以便生成每个具有一半数据宽度的两个信号的电路。来自该电路的输出提供给主系统总线12b。

控制单元16是用于向存储器芯片18-1和18-2的每个提供地址信号、数据信号（写入时）、控制信号和芯片选择信号的电路。特别地，控制电路166包括交替输出电路166a，其用于向按照时间向堆叠DRAM18的存储器芯片18-1和18-2的每个交替提供芯片选择信号。以此方式，控制电路166可以交替存取存储器芯片18-1和18-2。当向存储器芯片18-1提供芯片选择信号时，控制单元166从地址变换单元163接收存储器存取请求，即地址变换之后的地址信号、数据宽度变换之后的数据信号（写入时）和控制信号，并且经由总线20向存储器芯片18-1提供存储器存取请求。当执行读取操作时，控制单元166从存储器芯片18-1读出数据，并且向数据宽度逆变换单元164提供该数据。

类似地，当向存储器芯片18-2提供芯片选择信号时，控制单元166从地址变换单元165接收存储器存取请求，即地址变换之后的地址信号、数据信号（写入时）和控制信号，并且经由总线20向存储器芯片18-2提供存储器存取请求。当执行读取操作时，控制单元166从存储器芯片18-2读出数据，并且向子系统总线14b提供该数据。

以此方式，存储器控制器16将来自CPU12a或者子处理器14a的地址信号变换为包括芯片选择信号和地址信号的一组，从而在CPU12a或子处理器14a与堆叠DRAM18之间中继数据的输入和输出。

图4是图示通过图3所示存储器控制器16的存储器存取的定时图。在图4中，#1指示存储器芯片18-1，#2指示存储器芯片18-2。顶部行指示来自子系统总线14b的存储器存取请求，并且第二行指示来自主系统总线12b的存储器存取请求。第三行指示来自数据宽度变换单元162的存储器存取请求，并且底部行指示对堆叠DRAM18的存储器存取。

根据图3所示的存储器控制器16，交替存取存储器芯片18-1和存储器芯片18-2。如图4的底部行所示，为了说明容易，如果对堆叠DRAM18的存取时段按照时间交替呈现在存储器存取时段A和存储器存取时段B中，则对存储器芯片18-1的存取仅在存储器存取时段A期间执行，并且对存储器芯片18-2的存取仅在存储器存取时段B期间执行。在对存储器芯片18-1的存取时段A期间，使用到存取时段A的开始已经获得的信号（变换的数据信号和变换的地址信号）执行存储器存取。类似地，在对存储器芯片18-2的存取时段B期间，使用到存取时段B的开始已经获得的信号（数据信号和变换的地址信号）执行存储器存取。根据第一配置示例，保证主系统12和子系统14二者的存取机会。

图5是图示存储器控制器的第二配置示例的框图。图5所示的存储器控制器16a不同于图3所示的存储器控制器16，在于控制单元167提供有连接到地址变换单元165的存取检测单元167a。存取检测单元167a具有输出芯片选择信号的功能。基本上，存取检测单元167a输出用于在存取时段A期间选择存储器芯片18-1的芯片选择信号，并且输出用于在存取时段B期间选择存储器芯片18-2的芯片选择信号。在该方面，存取检测单元167a监视地址变换单元165是否输出存取请求，以及如果地址变换单元165到存取时段B的开始还没有输出存取请求，还是否在存取时段B期间输出用于选择存储器芯片18-1的芯片选择信号。

图6是图示通过图5所示存储器控制器16a的存储器存取的定时图。在图6所示的存储器控制器16a的情况下，在存取时段A期间仅执行从主系统12到存储器芯片18-1的存取。另一方面，在存取时段B期间，基本执行从子系统14到存储器芯片18-2的存取。然而，如果不存在来自子系统14的存取请求，则执行从主系统12到存储器芯片18-1的存取。换句话说，存取时段A仅用于来自主系统12的存取请求的处理，并且存取时段B用于来自主系统12的存取请求和来自子系统14的存取请求二者的处理。当在存取时段B期间执行对存储器芯片18-1的存取时，不执行通过数据宽度变换单元162的数据宽度变换，并且已经接收的存取请求仅提供给存储器芯片18-1。根据第二配置示例，当不存在来自子系统14的存取请求时，可以处理来自主系统12的存取请求。结果，可以提高存储器存取的效率。

图7是图示存储器控制器的第三配置示例的框图。图7所示的存储器控制器16b不同于图5所示的存储器控制器16，在于控制单元168提供有连接到地址变换单元163的存取检测单元168a。存取检测单元168a具有输出芯片选择信号的功能。基本上，存取检测单元168a输出用于在存取时段A期间选择存储器芯片18-1的芯片选择信号，并且输出用于在存取时段B期间选择存储器芯片18-2的芯片选择信号。在该方面，存取检测单元168a监视地址变换单元163是否输出存取请求，以及如果地址变换单元163到存取时段A的开始还没有输出存取请求，还是否在存取时段A期间输出用于选择存储器芯片18-2的芯片选择信号。这里，第三配置示例的子系统14的存储器存取速率是第二配置示例的两倍。也就是说，当通过主系统12的存储器存取速率是1时，子系统14的存储器存取速率也是1。

图8是图示通过图7所示存储器控制器16b的存储器存取的定时图。在图8所示的存储器控制器16b的情况下，在存取时段B期间仅执行从子系统14到存储器芯片18-2的存取。另一方面，在存取时段A期间，基本执行从主系统12到存储器芯片18-1的存取。然而，如果不存在来自主系统12的存取请求，则执行从子系统14到存储器芯片18-2的存取。换句话说，存取时段B仅用于来自子系统14的存取请求的处理，并且存取时段A用于来自主系统12的存取请求和来自子系统14的存取请求二者的处理。根据第三配置示例，当不存在来自主系统12的存取请求时，可以处理来自子系统14的存取请求，因此可以提高子系统14的运行速度。

图9是图示主控制器的第四配置示例的框图。图10是图示主控制器的操作的定时图。这里，当通过主系统12的存储器存取速率是1时，通过子系统14的存储器存取速率也是1。而且，当在通过主系统12的存储器存取时的数据宽度是1时，在通过子系统14的存储器存取时的数据宽度也是1。此外，堆叠DRAM18的操作速率等于通过主系统12的存储器存取速率，并且堆叠DRAM18的数据宽度也等于主系统12的数据宽度。

图9所示的存储器控制器16c包括地址变换单元170和171、以及控制单元172。地址变换单元170是用于将从主系统总线12b接收的地址信号变换为存储器芯片18-1的地址空间中的地址信号的电路。变换的地址信号包括信道切换信号、体切换信号、行地址信号和列地址信号。

类似地，地址变换单元171是用于将从子系统总线14b接收的地址信号变换为存储器芯片18-2的地址空间中的地址信号的电路。变换的地址信号包括信道切换信号、体切换信号、行地址信号和列地址信号。控制单元172基于预定规则，顺序地向堆叠DRAM18提供从地址变换单元170顺序接收的存取请求、以及从地址变换单元171顺序接收的存取请求。

例如，控制单元172可以为了简单采用所谓循环（round-robin）处理，并且向堆叠DRAM18交替地提供来自地址变换单元170的存取请求和来自地址变换单元171的存取请求。如果控制器单元172没有接收到来自地址变换单元170和171之一的存取请求，则其可以向堆叠DRAM18提供来自其他单元的存取请求。控制单元172可以并入用于顺序存储来自地址变换单元170的存取请求的FIFO缓冲器、和用于顺序存储来自地址变换单元171的存取请求的FIFIO缓冲器。基于每个缓冲器中存储的存取请求的数量，控制单元172可以实时地将优先权分配给主系统12和子系统14的每个。然后，根据分配的优先权，控制单元172可以向堆叠DRAM18提供每个缓冲器中存储的存取请求。

具体地，缓冲器中存储的存取请求的数量越大，分配给对应于该缓冲器的主系统12或子系统14的优先权越高，并且控制单元172可以按与系统相关联的优先权的降序向堆叠DRAM18提供来自该系统的存取请求。而且，控制单元172可以根据各种规则向堆叠DRAM18提供存取请求。在来自主系统12的存取请求提供给堆叠DRAM18的情况下，存储器控制器172输出用于选择存储器芯片18-1的芯片选择信号。而且，在来自子系统14的存取请求提供给堆叠DRAM18的情况下，存储器控制器172输出用于选择存储器芯片18-2的芯片选择信号。根据第四配置示例，可以有助于对堆叠DRAM18的存取的最大效率。

根据上述信息处理设备1，主系统12和子系统14使用同一堆叠DRAM18，因此可以容易地降低组件成本。此外，主要通过TSV形成逻辑芯片10和堆叠DRAM18之间的布线，因此可以简化布线并且可以降低生产成本。

本发明不限于上述实施例，并且可以进行各种修改。例如，本发明的信息处理设备可以实现第一到第四示例中的一些。在此情况下，根据示例之一的操作可以基于用户设置的模式执行。这实现了根据用户的需要向用户提供各种存储器存取。

Claims (8)

1.一种存储器系统，包括：

通过地址总线、数据总线和控制总线相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过所述多个存储器芯片延伸；以及

存储器控制器，连接到多个处理器，并且连接到所述地址总线、所述数据总线和所述控制总线，并且进一步连接到用于将芯片选择信号输出到所述多个存储器芯片的每个的芯片选择信号线，

其中所述存储器控制器将来自每个处理器的地址信号变换为包括所述芯片选择信号和所述地址信号的一组，所述组输出到所述地址总线，以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

2.如权利要求1所述的存储器系统，其中所述存储器控制器布置在所述多个存储器芯片上。

3.如权利要求1所述的存储器系统，

其中所述多个处理器的至少一个的数据总线的宽度不同于所述多个存储器芯片的数据总线的宽度，以及

其中所述存储器控制器将所述多个处理器之一的数据信号变换为具有所述多个存储器芯片的数据总线的宽度的数据信号。

4.如权利要求1所述的存储器系统，其中将所述多个存储器芯片的每个分配给所述多个处理器之一。

5.如权利要求4所述的存储器系统，其中所述存储器控制器顺序地存取所述多个存储器芯片的每个。

6.如权利要求4所述的存储器系统，其中所述存储器控制器响应于来自所述多个处理器的存取请求，存取所述多个存储器芯片的每个。

7.一种用于控制存储器系统的方法，所述存储器系统包括：

通过地址总线、数据总线和控制总线相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过所述多个存储器芯片延伸；以及

存储器控制器，连接到多个处理器，并且连接到所述地址总线、所述数据总线和所述控制总线，并且进一步连接到用于将芯片选择信号输出到所述多个存储器芯片的每个的芯片选择信号线，

其中所述存储器控制器将来自每个处理器的地址信号变换为包括所述芯片选择信号和所述地址信号的一组，所述组输出到所述地址总线，以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

8.一种信息处理设备，包括：

多个处理器；

通过地址总线、数据总线和控制总线相互电连接的多个存储器芯片，其以堆叠排列布置，并且在堆叠方向通过所述多个存储器芯片延伸；以及

存储器控制器，连接到所述多个处理器的每个，并且连接到所述地址总线、所述数据总线和所述控制总线，并且进一步连接到用于将芯片选择信号输出到所述多个存储器芯片的每个的芯片选择信号线，

其中所述存储器控制器将来自每个处理器的地址信号变换为包括所述芯片选择信号和所述地址信号的一组，所述组输出到所述地址总线，以便在每个处理器和每个存储器芯片之间中继数据的输入和输出。

Images