JP2004005108A - データ転送制御方法およびデータ転送制御装置 - Google Patents

Abstract

【課題】複数のマスターが短いウェイトサイクルでメモリにアクセスできるデータ転送制御方法を提供する。
【解決手段】マスター１とマスター２とからのメモリ３Ａへのアクセスを制御するデータ転送制御方法は、マスター１がアドレスをインクリメントしながらメモリ３Ａへライトアクセスするサイクルごとに、そのアクセスアドレスが偶数を示すサイクルであるか奇数を示すサイクルであるかに応じて、マスター１に対して、サイクルｔ１においてメモリ３Ａへのアクセスをウェイトさせ、サイクルｔ２においてメモリ３Ａへアクセスさせる。そして、サイクルｔ１においては、マスター２にメモリ３Ａへアクセスさせる。
【選択図】　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置内で、複数のマスターが１つのメモリに対して短いウェイトサイクルでアクセスを可能にするデータ転送制御方法に関するものである。
【０００２】
【従来の技術】
従来のデータ転送制御方法は、プロセッサや処理ユニットなどの各マスターは、アクセスのための優先順位を調節して、メモリへのアクセスを行っていた。
【０００３】
すなわち、従来のデータ転送制御方法において、あるマスターの処理が必要になったときには、そのマスターのメモリに対するアクセスの優先度を上昇させる。そして、そのマスターの処理が行われ後はアクセスの優先度を低下させて、そのマスターは順番待ち状態にする。さらに、次にメモリへのアクセスを要する別のマスターの優先度を上昇させる。このように、マスターのメモリへのアクセスを優先度にしたがって調停することによって、データ転送の制御を行っていた。
【０００４】
【発明が解決しようとする課題】
今日、デジタルテレビやＤＶＤにおけるＬＳＩの価格低下によって１チップ化が進んでいるため、メインメモリに使用されるデータの転送レートが非常に大きくなってきている。この場合、上記従来例のようなデータ転送制御方法であれば、長いサイクルの間、マスターがメモリにアクセスできない状態が生じると、動作上必要なマスターが停止し、システムが破綻してしまう。
【０００５】
そこで、本発明の目的は、複数のマスターが短いウェイトサイクルでメモリにアクセスできるデータ転送制御方法を提供することである。その結果、メモリを効率良く利用でき、データの転送レートの削減を可能にする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、第１のマスターデバイスと第２のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御方法であって、前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへライトアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへのアクセスをウェイトさせた後、前記第２のサイクルにおいて前記メモリへアクセスさせ、前記第２のマスターデバイスに対して、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第１のサイクルにおいて、前記メモリへアクセスさせるものである。
【０００７】
請求項１の発明によると、第１のマスターデバイスからメモリへのライトアクセスを行うサイクルごとのアクセスアドレスの奇偶に応じて、サイクルごとに第１のマスターデバイスにメモリへアクセスまたはウェイトを行わせ、第１のマスターデバイスがウェイトするサイクルにおいて、第２のマスターデバイスにアクセスさせる。これにより、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。その結果、メモリを効率利用でき、データ転送レートを削減することができる。
【０００８】
また、請求項２の発明は、第１のマスターデバイスと第２のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御方法であって、前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへリードアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへアクセスさせた後、前記第２のサイクルにおいて前記メモリへのアクセスをウェイトさせ、前記第２のマスターデバイスに対して、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第２のサイクルにおいて、前記メモリへアクセスさせるものである。
【０００９】
請求項２の発明によると、第１のマスターデバイスからメモリへのリードアクセスを行うサイクルごとのアクセスアドレスの奇偶に応じて、サイクルごとに第１のマスターデバイスにメモリへアクセスまたはウェイトを行わせ、第１のマスターがウェイトするサイクルにおいて、第２のマスターデバイスにアクセスさせる。これにより、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。その結果、メモリを効率利用でき、データ転送レートを削減することができる。
【００１０】
また、請求項３の発明は、請求項１または請求項２のいずれかに記載のデータ転送制御方法において、当該データ転送制御方法は、前記第１のマスターデバイスと前記第２のマスターデバイスとからの前記メモリが有する複数のバンクへのアクセスを制御する方法であって、前記第１のマスターデバイスに対して前記メモリへアクセスさせる場合に、前記第２のマスターデバイスから前記メモリへのアクセス要求がある場合は、前記第１のマスターデバイスにアクセスさせる前記メモリのバンクと前記第２のマスターデバイスからアクセス要求がある前記メモリのバンクとが異なれば、前記第１のマスターデバイスとともに前記第２のマスターデバイスに前記メモリへアクセスさせるものとする。
【００１１】
請求項３の発明によると、第１および第２のマスターデバイスからアクセスするメモリが複数のバンクを有する場合に、第１および第２のマスターデバイスから同時にアクセスすることを可能にするため、第１および第２のマスターデバイスのメモリへのウェイトサイクルをさらに短縮できる。その結果、メモリを効率利用でき、データ転送レートをさらに削減することができる。
【００１２】
また、請求項４の発明は、請求項１または請求項３のいずれかに記載のデータ転送制御方法において、前記第１のマスターデバイスの前記メモリへのアクセスがライトアクセスである場合は、前記第１のサイクルにおいて、前記第１のマスターデバイスから転送された偶数アドレス２ｋ（ｋは整数）と前記偶数アドレス２ｋに書き込むべきデータとを保持することによって前記メモリへのアクセスをウェイトさせ、前記第２のサイクルにおいて、前記第１のマスターデバイスから転送された奇数アドレス（２ｋ＋１）と前記奇数アドレス（２ｋ＋１）に書き込むべきデータと、前記第１のサイクルにおいて保持された前記偶数アドレス２ｋと前記偶数アドレス２ｋに書き込むべきデータとを前記メモリに転送することによって前記メモリへアクセスさせるものとする。
【００１３】
請求項４の発明によると、第１のサイクルにおいて第１のマスターデバイスから転送されるデータを保持してメモリへのアクセスをウェイトさせ、第２のサイクルにおいて第１のマスターデバイスから転送されるデータと第１のサイクルにおいて保持されたデータと合わせてメモリへのライトアクセスを行わせる。これにより、第１のマスターデバイスがメモリへのアクセスをウェイトする第１のサイクルにおいて、第２のマスターデバイスからメモリへのアクセスが可能となり、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。
【００１４】
また、請求項５の発明は、請求項２または請求項３のいずれかに記載のデータ転送制御方法において、前記第１のマスターデバイスの前記メモリへのアクセスがリードアクセスである場合は、前記第１のサイクルにおいて、前記第１のマスターデバイスから転送された偶数アドレス２ｋ（ｋは整数）と、前記偶数アドレス２ｋの次にインクリメントされる奇数アドレス（２ｋ＋１）とを前記メモリに転送することによって前記メモリへアクセスさせ、前記第２のサイクルにおいて、前記メモリから転送される前記偶数アドレス２ｋから読み出されたデータを前記第１のマスターデバイスに転送し、前記メモリから転送される前記奇数アドレス（２ｋ＋１）から読み出されたデータを保持することによって前記メモリへのアクセスをウェイトさせ、前記第２のサイクルにおいて保持された前記奇数アドレス（２ｋ＋１）から読み出されたデータは、前記第２のサイクルの次のサイクルにおいて、前記第１のマスターデバイスに転送するものとする。
【００１５】
請求項５の発明によると、第１のサイクルにおいて第１のマスターデバイスから転送されるアドレスとそのアドレスの次にインクリメントされるアドレスとを合わせてメモリへのリードアクセスを行わせ、第２のサイクルにおいてメモリから転送されるデータのうちの一方を第１のマスターデバイスに転送し、他方を保持してメモリへのリードアクセスをウェイトする。これにより、第１のマスターデバイスがメモリへのアクセスをウェイトするサイクルにおいて、第２のマスターデバイスからメモリへのアクセスが可能となり、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。また、第１のサイクルにおいて、次にインクリメントするアドレスを先読みするため、リードデータのレーテンシを固定することができる。
【００１６】
また、請求項６の発明は、請求項４に記載のデータ転送制御方法において、前記第２のサイクルにおいて、前記第２のマスターデバイスから前記メモリへアクセス要求がある場合は、前記第１のマスターデバイスから転送された前記奇数アドレス（２ｋ＋１）にもとづいて、前記第２のサイクルの間、前記第２のマスターデバイスに前記メモリへのアクセスをウェイトさせるものとする。
【００１７】
また、請求項７の発明は、請求項５に記載のデータ転送制御方法において、前記第１のサイクルにおいて、前記第２のマスターデバイスから前記メモリへアクセス要求がある場合は、前記第１のマスターデバイスから転送された前記偶数アドレス２ｋにもとづいて、前記第１のサイクルの間、前記第２のマスターデバイスに前記メモリへのアクセスをウェイトさせるものとする。
【００１８】
また、請求項８の発明は、請求項４に記載のデータ転送制御方法において、前記第２のサイクルにおいて、前記第１のマスターデバイスから奇数アドレス（２ｋ＋１）と前記奇数アドレス（２ｋ＋１）に書き込むべきデータとが転送されない場合は、前記第１のサイクルにおいて保持された前記偶数アドレス２ｋと前記偶数アドレス２ｋに書き込むべきデータとを転送し、前記メモリにおける前記奇数アドレス（２ｋ＋１）に書き込むべきデータの領域にはデータを書き込まないように制御するものとする。
【００１９】
また、請求項９の発明は、請求項４から請求項８のいずれかに記載のデータ転送制御方法において、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる場合に行うデータの保持は、前記第１のマスターデバイスからサイクルごとに転送される一のアドレスに対応するデータのみを有するデータバッファを用いて行うものとする。
【００２０】
請求項９の発明によると、より少ない回路規模で、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。
【００２１】
また、請求項１０の発明は、第１のマスターデバイスと第１のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御装置であって、前記データ転送制御装置は、前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへライトアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへのアクセスをウェイトさせた後、前記第２のサイクルにおいて前記メモリへアクセスさせるデータ制御回路と、前記第１のマスターデバイスが前記メモリへアクセスするアドレスと前記第２のマスターデバイスが前記メモリへアクセスするアドレスとにもとづいて、前記第２のマスターデバイスに対して、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第１のサイクルにおいて、前記メモリへアクセスさせる調停回路とを備えるものである。
【００２２】
請求項１０の発明によると、第１のマスターデバイスからのメモリへのライトアクセスを行うサイクルごとのアクセスアドレスの奇偶に応じて、サイクルごとに第１のマスターデバイスにメモリへアクセスまたはウェイトを行わせ、第１のマスターデバイスにウェイトさせるサイクルにおいて、第２のマスターデバイスにアクセスさせる。これにより、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。その結果、メモリを効率良く利用でき、データ転送レートを削減することができる。
【００２３】
また、請求項１１の発明は、第１のマスターデバイスと第１のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御装置であって、前記データ転送制御装置は、前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへリードアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへアクセスさせた後、前記第２のサイクルにおいて前記メモリへのアクセスをウェイトさせるデータ制御回路と、前記第１のマスターデバイスが前記メモリへアクセスするアドレスと前記第２のマスターデバイスが前記メモリへアクセスするアドレスとにもとづいて、前記第２のマスターデバイスに対して、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第２のサイクルにおいて、前記メモリへアクセスさせる調停回路とを備えるものである。
【００２４】
請求項１１の発明によると、第１のマスターデバイスからのメモリへのリードアクセスを行うサイクルごとのアクセスアドレスの奇偶に応じて、サイクルごとに第１のマスターデバイスにメモリへアクセスまたはウェイトを行わせ、第１のマスターデバイスにウェイトさせるサイクルにおいて、第２のマスターデバイスにアクセスさせる。これにより、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮できる。その結果、メモリの効率良く利用でき、データ転送レートを削減することができる。
【００２５】
【発明の実施の形態】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００２６】
（第１の実施形態）
〜ライトアクセス〜
図１は、本実施形態におけるデータ転送制御方法を説明するためのブロック図であり、プロセッサや処理ユニットなどのマスター１（第１のマスターデバイスに対応する）が、メモリ制御装置１０Ａ（データ転送制御装置に対応する）を介して、メモリ３Ａにライトアクセスする場合の図である。
【００２７】
マスター１は、プロセッサや処理ユニットなどであり、マスター１はビット幅ｎのデータバスＷｂ１によってメモリ制御装置１０Ａと接続されている。マスター１がメモリ３Ａにライトアクセスする場合は、リクエスト／アドレス線Ｌ１を介して、メモリ制御装置１０Ａにライトリクエストを行うとともに、アドレスをインクリメントしながらメモリ制御装置１０Ａに転送する。なお、ライトアクセスを行うアドレスに書き込むべきビット幅ｎのデータは、データバスＷｂ１を介してメモリ制御装置１０Ａに転送する。
【００２８】
マスター２（第２のマスターデバイスに対応する）は、プロセッサや処理ユニットなどであり、マスター２はビット幅２ｎのデータバスＷ／Ｒｂ２によってメモリ制御装置１０Ａと接続されている。マスター２がメモリ３Ａにライトまたはリードアクセスする場合は、リクエスト／アドレス線Ｌ２を介して、メモリ制御装置１０Ａにライトまたはリードリクエストを行うとともに、所定のアドレスをランダムにメモリ制御装置１０Ａに転送する。
【００２９】
メモリ３Ａは、ビット幅２ｎのデータバスＷｂ３によってメモリ制御装置１０Ａと接続されており、リクエスト／アドレス線Ｌ３を介して転送されるリクエストおよびアドレスとにもとづいて、データバスＷｂ３を介してマスター１からのライトアクセスを行う。なお、マスター２がメモリ３Ａに対してライトまたはリードアクセスを行う場合は、リクエスト／アドレス線Ｌ３を介して転送されるリクエストおよびアドレスとにもとづいて、所定のバス（図示せず）を介して行われる。
【００３０】
メモリ制御装置１０Ａは、データ制御回路４Ａと調停回路５Ａとセレクタ１０ａとを備える。データ制御回路４Ａはリクエストやアドレス、データを保持する共有バッファ４ａを有する。調停回路５Ａはマスター１やマスター２からのライトやリードリクエストとともにアドレスを入力する。また、調停回路５Ａは入力されるリクエストおよびアドレスにもとづいて、マスター１またはマスター２のいずれにメモリへアクセスさせるかを判定する判定信号Ｓ２をセレクタ１０ａに出力する。また、マスター２にメモリ３Ａへのアクセスをウェイトさせる場合は、アクセスをウェイトさせるためのビジー信号Ｓ１をマスター２に送信する。セレクタ１０ａは、調停回路５Ａからの判定信号Ｓ２にしたがって、メモリ３Ａにアクセスさせるマスター１またはマスター２からのデータをセレクトする。なお、メモリ制御装置１０Ａは、セレクトされるデータに対応するリクエスト、アドレスをメモリ３Ａに転送する。
【００３１】
以下に、ライトアクセスする場合の本実施形態に係るデータ転送制御方法について説明する。
【００３２】
図２は、マスター１がメモリ３Ａにライトアクセスする場合のタイミングチャートである。
【００３３】
まず、マスター１がメモリ３Ａにアクセスするアドレスが偶数アドレス（偶数アドレス２ｋに対応する）であるサイクルｔ１（第１のサイクルに対応する）での制御方法について説明する。
【００３４】
マスター１は、ライトアクセスのリクエストとともに偶数アドレスａｄ−０をリクエスト／アドレス線Ｌ１を介してメモリ制御装置１０Ａに転送する。また、このリクエストおよびアドレスは、メモリ制御装置１０Ａ内部のデータ制御回路４Ａおよび調停回路５Ａに転送される。またこのとき、マスター１は、メモリ制御装置１０Ａに転送する偶数値のアドレスａｄ−０に書き込むべきデータｄａ−０をデータバスＷｂ１を介して、メモリ制御装置１０Ａ内のデータ制御回路４Ａに転送する。データ制御回路４Ａは、ライトアクセスのリクエスト、偶数アドレスａｄ−０、およびデータｄａ−０を共有バッファ４ａにおいて保持する。なお、図２に示す共有バッファ４ａのデータとは、共有バッファ４ａにバッファリングされているデータを示す。
【００３５】
次に、マスター１がメモリ３Ａにアクセスするアドレスが奇数アドレス（奇数アドレス（２ｋ＋１）に対応する）であるサイクルｔ２（第２のサイクルに対応する）での制御方法について説明する。
【００３６】
マスター１は、サイクルｔ１に引き続いてライトアクセスのリクエストを行うとともに、奇数アドレスａｄ−１をリクエスト／アドレス線Ｌ１を介してメモリ制御装置１０Ａに転送する。またこのとき、マスター１は、メモリ制御装置１０Ａに転送する奇数アドレスａｄ−１に書き込むべきデータｄａ−１をデータバスＷｂ１を介して、メモリ制御装置１０Ａ内のデータ制御回路４Ａに転送する。このサイクルｔ２では、メモリ制御装置１０Ａは、転送されたデータｄａ−１を共有バッファ４ａを介させずに、サイクルｔ１で共有バッファ４ａに保持したデータｄａ−０と合わせて、ビット幅２ｎ分のデータとして、データバスＷｂ３を介して、メモリ３Ａにライトアクセスする。またこのライトアクセスの際、メモリ制御装置１０Ａは、上記ビット幅２ｎ分のデータに対応するアドレスａｄ−１およびアドレスａｄ−０とライトアクセスのリクエストをメモリ３Ａに転送する。
【００３７】
このように、マスター１がメモリ制御装置１０Ａに偶数アドレスを渡すサイクル（図２では、サイクルｔ１、ｔ３、ｔ５）では、マスター１はメモリ３Ａにアクセスせずにウェイトしている状態なので、マスター２はメモリ３Ａにアクセスすることが可能になる。
【００３８】
例えば、サイクルｔ１において、マスター１からのライトアクセスのリクエストとともに偶数アドレスａｄ−０を受ける一方、マスター２からはライトまたはリードアクセスのリクエストを受ける場合は、調停回路５Ａはマスター２にメモリ３Ａへのアクセスを認める判定を行う。つまり、この場合は、調停回路５Ａはセレクタ１０ａに対して、マスター２からのメモリ３Ａへのアクセスを認める判定信号Ｓ２を送信し、判定信号Ｓ２を受けたセレクタ１０ａによって、マスター２に対してメモリ３Ａへアクセスさせる。（なお、図示はしていないが、マスター２からのメモリ３Ａへのアクセスはアドレスやデータバスを転送する所定の信号線を介して行われることは言うまでもない。）
これにより、マスター１がライトアクセスする場合、マスター１およびマスター２のメモリへのウェイトサイクルを短縮できる。その結果、メモリの効率使用が可能になり、データ転送レートを削減することができる。
【００３９】
＜マスター１のアクセスサイクルにマスター２からのアクセス要求がある場合＞
次に、マスター１がメモリ制御装置１０Ａに奇数アドレスを転送するサイクル（図２では、サイクルｔ２、ｔ４、ｔ６）において、マスター２がメモリ３Ａにアクセスしようとする場合について説明する。
【００４０】
例えば、サイクルｔ４においては、図２に示すように、マスター１からメモリ３Ａに対してライトアクセスのリクエストが行われている。すなわち、マスター１からライトアクセスのリクエストおよび奇数アドレスａｄ−３と奇数アドレスａｄ−３に書き込むべきデータｄａ−３がメモリ制御装置１０Ａに転送されている。一方、図２に示すように、マスター２からもライトまたはリードアクセスのリクエストが行われている。この場合、調停回路５Ａは、マスター１から奇数アドレスａｄ−３が転送されており、このサイクルではマスター１にメモリ３Ａへのアクセスをさせるため、マスター２に対してメモリ３Ａへのアクセスをウェイトさせるビジー信号Ｓ１を出力する。このため、ビジー信号Ｓ１を受けたマスター２はメモリ３Ａへのアクセスをウェイトする。なお、この場合、調停回路５Ａは、セレクタ１０ａに対しては、マスター１にメモリ３Ａへアクセスさせるための判定信号Ｓ２を出力する。そして、判定信号Ｓ２を受けたセレクタ１０ａは、マスター１にメモリ３Ａへのアクセスをさせる。
【００４１】
そして、次のサイクルｔ５において、調停回路５Ａは、マスター１から偶数アドレスａｄ−４を転送されており、このサイクルではマスター１にメモリ３Ａへのアクセスをウェイトさせるため、マスター２からメモリ３Ａへのアクセスが可能であると判定し、ビジー信号Ｓ１を解除する。そのため、マスター２は、再度同じアドレスをメモリ制御装置１０Ａに転送し、メモリ制御装置１０Ａを介して、メモリ３Ａにアクセスを行う。
【００４２】
＜マスター１からのアクセスアドレスが偶数、奇数の順のペアにならない転送が起きた場合＞
例えば、上記のようにサイクルｔ２においては、マスター１からのライトアクセスのリクエストと偶数アドレスａｄ−０とがメモリ制御装置１０Ａに転送されるとともに、偶数アドレスａｄ−０に書き込むべきデータｄａ−０が転送される。そして、サイクルｔ２において、何らかの要因でマスター１からのライトアクセスのリクエストがアクティブでなくなった場合を考える。この場合、メモリ制御装置１０Ａは、サイクルｔ２において、マスター１からのライトアクセスのリクエストが転送されないことにもとづいて、ライトアクセスのリクエストがあったデータｄａ−０に対応するメモリ３Ａのデータ領域にだけデータを書き込み、ライトアクセスのリクエストがなかったアドレスａｄ−１にはデータを書き込まないように、制御線Ｌ４を介してメモリ３Ａを制御する。
【００４３】
（第２の実施形態）
〜リードアクセス〜
図３は、本実施形態におけるデータ転送制御方法を説明するための図であり、プロセッサや処理ユニットなどのマスター１（第１のマスターデバイスに対応する）が、メモリ制御装置１０Ｂ（データ転送制御装置に対応する）を介して、メモリ３Ｂにリードアクセスする場合の図である。
【００４４】
なお、上記図１に示した構成要素と同一または共通の構成要素には、同一または同様の符号を付しており、各構成要素における共通する動作の説明は省略し、相違する部分を中心に説明する。
【００４５】
マスター１は、メモリ３Ｂにリードアクセスする場合は、リクエスト／アドレス線Ｌ１を介して、メモリ制御装置１０Ｂにリードリクエストを行うとともに、アドレスをインクリメントしながら転送する。　なお、マスター２（第２のマスターデバイスに対応する）およびメモリ３Ｂは、第１の実施形態と同様の動作を行う。
【００４６】
メモリ制御装置１０Ｂは、データ制御回路４Ｂと調停回路５Ｂとを備える。データ制御回路４Ｂは、第１の実施形態と同様の共有バッファ４ｂとセレクタ４ｃとを有する。調停回路５Ｂはマスター１やマスター２からのリードまたはライトアクセスのリクエストとアドレスとを入力する。また、調停回路５Ｂは上記マスター１およびマスター２からのリクエストおよびアドレスにもとづいて、マスター２をウェイトさせるビジー信号Ｓ１を出力する。セレクタ４ｃは、マスター１からのリクエストおよびアドレスに応じて、メモリ３Ａから読み出されるデータを共有バッファ４ｂに保持させるか、共有バッファ４ｂを介さずにマスター１に転送するかをセレクトする。またメモリ制御装置１０Ｂは、リクエスト／アドレス線Ｌ３を介して、マスター１またはマスター２からのリクエストおよびアドレスをメモリ３Ａに転送する。
【００４７】
以下に、リードアクセスする場合の本実施形態に係るデータ転送制御方法について説明する。
【００４８】
図４は、マスター１がメモリ３Ｂにリードアクセスする場合のタイミングチャートである。
【００４９】
まず、マスター１がメモリ３Ｂにアクセスするアドレスが偶数アドレス（偶数アドレス２ｋに対応する）であるサイクルｔ１（第１のサイクルに対応する）での制御方法について説明する。
【００５０】
マスター１は、リードアクセスのリクエストとともに偶数アドレスａｄ−０をリクエスト／アドレス線Ｌ１を介してメモリ制御装置１０Ｂに転送する。また、このリクエストおよびアドレスは、メモリ制御装置１０Ｂ内部のデータ制御回路４Ｂおよび調停回路５Ｂに転送される。そして、データ制御回路４Ｂは、転送されたリクエストおよび偶数アドレスａｄ−０と、偶数アドレスａｄ−０の次にインクリメントされることになる奇数アドレスａｄ−１とをメモリ３Ｂに転送し、それぞれのアドレスからビット幅２ｎ分のデータを読み出すようにメモリ３Ｂに対して要求する。すなわち、偶数アドレスａｄ−０に対応するデータｄａ−０と奇数アドレスａｄ−１に対応するデータｄａ−１の読み出しをメモリ３Ｂに要求する。
【００５１】
次に、マスター１がメモリ３Ｂにアクセスするアドレスが奇数アドレス（奇数アドレス（２ｋ＋１）に対応する）であるサイクルｔ２（第２のサイクルに対応する）での制御方法について説明する。
【００５２】
メモリ３Ｂは、上記サイクルｔ１で要求されたビット幅２ｎ分のデータをデータバスＲｂ３を介してメモリ制御装置１０Ｂに転送する。そして、メモリ制御装置１０Ｂは、偶数アドレスａｄ−０から読み出されたデータｄａ−０をデータバスＲｂ１を介してマスター１にすぐに転送し、奇数アドレスａｄ−１から読み出されたデータｄａ−１を共有バッファ４ｂに保持する。なお、上記のように、セレクタ４ｃは、マスター１からのリクエストおよびアドレスに応じて、マスター１に転送するデータをセレクトする。
【００５３】
次に、マスター１がメモリ３Ｂにアクセスするアドレスが偶数アドレスであるサイクルｔ３での制御方法について説明する。
【００５４】
メモリ制御装置１０Ｂは、共有バッファ４ｂに保持されたデータｄａ−１をマスター１に転送する。なお、このとき、セレクタ４ｃは、マスター１からのリクエストおよびアドレスに応じて、マスター１に転送するデータとしてデータｄａ−１をセレクトしている。また、このサイクルでは、上記サイクルｔ１と同様に、マスター１から転送されるリクエストとアドレスを受けて、メモリ制御装置１０Ｂは、メモリ３Ｂに対してビット幅２ｎ分のデータのリードアクセスを行う。
【００５５】
このようにすることで、マスター１がメモリ制御装置１０Ｂに奇数アドレスを渡すサイクル（図４では、サイクルｔ２、ｔ４、ｔ６）においては、マスター１はメモリ３Ｂにアクセスせずにウェイトしているため、マスター２はメモリ３Ｂにアクセスすることが可能になる。例えば、サイクルｔ２において、マスター１からのリードアクセスのリクエストとともに奇数アドレスａｄ−１を受ける一方、マスター２からはライトまたはリードアクセスのリクエストを受ける場合、調停回路５Ａはマスター１から転送されるアドレスが奇数アドレスａｄ−１であることにもとづいて、マスター２からのメモリ３Ａへのアクセスを認める判定をする。
【００５６】
これにより、マスター１がリードアクセスする場合、マスター１およびマスター２が短いウェイトサイクルでメモリにアクセスすることができる。その結果、メモリを効率使用を可能にし、データ転送レートを削減できる。また、マスター１から偶数アドレスを転送するサイクルにおいて、メモリ制御装置１０Ｂで次にインクリメントされることになるアドレスを先読みし、２つアドレスに対応するビット幅２ｎ分のデータのリードリクエストを行うことで、マスター１の要求するリードデータのレーテンシを一定にすることができる。
【００５７】
＜マスター１のアクセスサイクルにマスター２からのアクセス要求がある場合＞
次に、マスター１がメモリ制御装置１０Ｂに偶数アドレスを転送するサイクル（図４では、サイクルｔ１、ｔ３、ｔ５）において、マスター２がメモリ３Ｂにアクセスしようとする場合を説明する。
【００５８】
例えば、サイクルｔ５においては、図４に示すように、マスター１からメモリ３Ｂに対してリードアクセスのリクエストが行われている。すなわち、マスター１からリードアクセスのリクエストおよび偶数アドレスａｄ−４がメモリ制御装置１０Ｂに転送されており、上記と同様に２つのアドレスに対応するビット幅２ｎ分のデータのリードアクセスを行う。一方、サイクルｔ５に示すように、マスター２からもライトまたはリードアクセスのリクエストが行われている。この場合、調停回路５Ｂはマスター１から偶数アドレスａｄ−４が転送されていることにもとづいて、マスター２に対してメモリ３Ｂへのアクセスをウェイトさせるビジー信号Ｓ１を出力する。このため、ビジー信号Ｓ１を受けたマスター２はメモリ３Ｂへのアクセスをウェイトする。
【００５９】
そして、次のサイクルｔ６において、調停回路５Ａは、マスター１から奇数アドレスａｄ−５を渡されることによって、マスター２からのアクセスが可能であると判定し、ビジー信号Ｓ１を解除する。そのため、マスター２は、再度同じアドレスをメモリ制御装置１０Ｂに転送し、メモリ３Ｂにアクセスを行う。
【００６０】
＜マスター１から転送されるアクセスアドレスが奇数アドレスから始まった場合＞
例えば、メモリ制御装置１０Ｂに対して、マスター１から最初のサイクルで偶数アドレスではなく奇数アドレスが転送された場合（図示せず）を説明する。メモリ制御装置１０Ｂ内のデータ制御回路４Ｂが、最初のサイクルでマスター１からのリクエストと奇数アドレスを受けると、上記のように次にインクリメントされることになるアドレスを先読みし、アドレスを２つ分合わせて転送することなく、奇数アドレスのみをメモリ３Ｂに転送し、この奇数アドレスに対応するデータ部分だけをマスター１に転送する。
【００６１】
そして、次の偶数アドレスを読み出すサイクルにおいて、メモリ３Ｂから出力されるリードデータを、共有バッファ４ｂを経由せずに、このサイクルでマスター１に転送する。なお、ここでは、マスター１からのアドレスおよびリクエストに応じて、セレクタ４ｃは、そのリードデータを共有バッファ４ｂを経由さずにすぐにマスター１へ転送するデータパスを選択する。これにより、この偶数アドレスを読むサイクルから、上記と同様にして、偶数、奇数の順のアドレスをペアにしたデータ転送に戻す。
【００６２】
（第３の実施形態）
〜ライトアクセス〜
図５は、本発明の第３の実施形態に係るデータ転送制御方法を説明するための図であり、プロセッサや処理ユニットなどのマスター１（第１のマスターデバイスに対応する）が、メモリ制御装置１０Ｃ（データ転送制御装置に対応する）を介して、メモリ３Ｃにライトアクセスする場合の図である。
【００６３】
図５において、メモリ３Ｃは、図１に示したメモリ３Ａと異なってバンクＢＡ１とバンクＢＡ２とからなる構成になっている。バンクＢＡ１とバンクＢＡ２は、メモリ制御装置１０ＣとそれぞれデータバスＷｂ４、データバスＷｂ５を介して接続されている。また、メモリ制御装置１０Ｃは、図１に示したメモリ制御装置１０Ａのセレクタ１０ａの代わりに、セレクタ１０ｂおよびセレクタ１０ｃを有している。その他の点は図１と同様であるため、同様の説明は省略する。
【００６４】
本実施形態は、メモリ３Ｃをバンク構成にすることで、マスター１およびマスター２（第２のマスターデバイスに対応する）が同時にメモリ３Ｃにアクセスできる場合を説明するものである。なお、以下では、第１の実施形態でのライトアクセスにおけるデータ転送制御方法を前提にして、マスター１およびマスター２が同時にメモリ３Ｃにアクセスできる場合を中心に説明する。
【００６５】
図６は、マスター１とマスター２がメモリ３Ｃに同時にアクセスできる場合を説明するためのタイミングチャートである。
【００６６】
サイクルｔ１（第１のサイクルに対応する）において、第１の実施形態と同様に、マスター１からライトアクセスのリクエストと偶数アドレスａｄ−０、およびその偶数アドレスａｄ−０に書き込むべきデータｄａ−０がデータ制御回路４Ｃに転送され、データｄａ−０は共有バッファ４ａに保持されている。そして、サイクルｔ２（第２のサイクルに対応する）において、マスター１およびマスター２からメモリ３Ｃへのアクセスリクエストがあり、図６に示すように、マスター１はバンクＢＡ１に対してライトリクエストを行い（信号レベルがハイの場合がバンクＢＡ１を示す）、またマスター２はバンクＢＡ２に対してアクセスリクエストを行う（信号レベルがローの場合がバンクＢＡ２を示す）場合、調停回路５Ｃは、マスター１とマスター２とから転送されたアクセスアドレスのバンク部分が一致しているかどうかを判定する。ここでは、マスター１およびマスター２のアクセスアドレスのバンク部分が異なっていると判定するので、調停回路５Ｃはセレクタ１０ｂおよびセレクタ１０ｃに対して、マスター１およびマスター２がそれぞれバンクＢＡ１およびバンクＢＡ２にアクセスできるように判定信号Ｓ２を送信する。そして、判定信号Ｓ２を受けたセレクタ１０ｂは、マスター１にメモリ３ＣのバンクＢＡ１へのライトアクセスを行わせ、セレクタ１０ｃは、マスター２にメモリ３ＣのバンクＢＡ２へのアクセスを行わせる。
【００６７】
また一方、マスター１およびマスター２からアクセスしようとするメモリ３Ｃのバンク部分が一致している場合を説明する。
【００６８】
例えば、マスター１から奇数アドレスが転送されるサイクルｔ４ににおいて、図６に示すように、マスター１からはメモリ３ＣのバンクＢＡ１にライトアクセスのリクエストがあり、マスター２からもメモリ３ＣのバンクＢＡ１にアクセスリクエストがある場合を説明する。この場合、調停回路５Ｃは、マスター１とマスター２とから転送されるアドレスのバンク部分が一致していると判定するので、セレクタ１０ｂおよび１０ｃに対して、マスター１がバンクＢＡ１へアクセスできるように、判定信号Ｓ２を送信する。判定信号Ｓ２を受けたセレクタ１０ｂは、マスター１にメモリ３ＣのバンクＢＡ１へのライトアクセスを行わせる。また、この際、調停回路５Ｃはマスター２に対してビジー信号Ｓ１を出してマスター２をウェイトさせる。
【００６９】
そして、次のサイクルｔ５において、マスター１から転送されるアドレスａｄ−４が偶数であるため、マスター１から偶数アドレスａｄ−４を受けた調停回路５Ｃは、マスター２に対するビジー信号Ｓ１を解除するとともに、セレクタ１０ｂおよびセレクタ１０ｃに対して、マスター２がメモリ３ＣのバンクＢＡ１にアクセスできるように判定信号Ｓ２を送る。判定信号Ｓ２を受けたセレクタ１０ｂは、このサイクルでマスター２にメモリ３ＣのバンクＢＡ１へのアクセスを行わせる。
【００７０】
このように、マスター１およびマスター２がアクセスするメモリ３Ｃ内バンクが一致するか否かを判定して、一致しない場合は、マスター１およびマスター２の双方がメモリ３Ｃに同時にアクセスすることが可能になる。そのため、より短いウェイトサイクルでメモリ３Ｃへのアクセスが可能になる。その結果、メモリの効率使用が可能になり、データ転送レートをより削減することができる。
【００７１】
〜リードアクセス〜
また同様に、図７はマスター１がメモリ制御装置１０Ｄを介して、メモリ３Ｄにリードアクセスする場合の図である。
【００７２】
図７においてメモリ３Ｄは、図５に示したメモリ３Ｃと同様に、バンクＢＡ１とバンクＢＡ２とからなる構成になっている。また、メモリ制御装置１０Ｄは、図３に示したメモリ制御装置１０Ｂと比較して、セレクタ１０ｄと、データ制御回路４Ｄ内にセレクタ４ｄを新たに備えている。その他は図３と同様であるため、同様の説明は省略する。また、以下では、第２の実施形態でのリードアクセスにおけるデータ転送制御方法を前提にして、マスター１およびマスター２が同時にメモリ３Ｄにアクセスできる場合を中心に説明する。
【００７３】
さらに、リードアクセスの場合も上記ライトアクセスの場合と同様に、調停回路５Ｄ内で、マスター１およびマスター２からアクセスするメモリ３Ｄのバンク部分が一致しているかどうかを判定することによって、マスター１およびマスター２からのメモリへのアクセスを制御する。そのため、以下のリードアクセスの場合については簡単に説明する。
【００７４】
図８は、マスター１とマスター２がメモリ３Ｄに同時にアクセスできる場合を説明するためのタイミングチャートである。
【００７５】
例えば、サイクルｔ１において、マスター１はバンクＢＡ１にリードアクセスのリクエストを行い、またマスター２はバンクＢＡ２にアクセスリクエストを行う。この場合は、調停回路５Ｄでメモリ３Ｄへアクセスしようとするそれぞれのアドレスのバンク部分が相違すると判定する。そのため、マスター１およびマスター２が双方ともメモリ３Ｄに同時にアクセスできるように、判定信号Ｓ２をセレクタ４ｄおよびセレクタ１０ｄに送信する。これにより、マスター１およびマスター２は、メモリ３Ｄに同時にアクセスすることができる。
【００７６】
また、サイクルｔ５に示すように、マスター１およびマスター２からアクセスしようとするそれぞれのアドレスのバンク部分が同一の場合、調停回路５Ｄは、サイクルｔ５ではマスター１からのバンクＢＡ１へのアクセスを認める判定信号Ｓ２をセレクタ４ｄおよびセレクタ１０ｄに送信するとともに、マスター２に対してはビジー信号Ｓ１を送信する。そのため、このサイクルｔ５において、マスター１はメモリ３ＤのバンクＢＡ１にアクセスし、マスター２はメモリ３ＤのバンクＢＡ１へのアクセスをウェイトする。そして、マスター１から奇数アドレスが転送される次のサイクルｔ６では、マスター１はメモリ３Ｄにアクセスしないため、調停回路５Ｄはマスター１からのアドレスａｄ−５が奇数アドレスであることを判定することで、マスター２に対するビジー信号Ｓ１を解除する。またこの際、調停回路５Ｄは、マスター２にバンクＢＡ１へのアクセスを認める判定信号Ｓ２をセレクタ４ｄおよびセレクタ１０ｄに送信する。このため、マスター２は、このサイクルｔ６でメモリ３ＤのバンクＢＡ１にアクセスする。
【００７７】
このように、マスター１がメモリ３Ｄへライトアクセスする場合も同様に、より短いウェイトサイクルでメモリ３Ｃへのアクセスが可能になる。その結果、メモリの効率使用が可能になり、データ転送レートをより削減することができる。
【００７８】
なお、上記各実施形態では、アクセスするアドレス１ビットの奇偶の値で、１サイクルおきに各マスターに対してメモリへのアクセスを振り分けるデータ転送制御を行う場合について説明した。しかしながら、本発明はこれに限る趣旨ではなく、アクセスするアドレス２ビットの奇偶の値で、２サイクルおきに各マスターに対してメモリへのアクセスを振り分けるデータ転送制御も容易に実現可能であることは言うまでもない。
【００７９】
また、上記各実施形態では、マスター１およびマスター２の２つのマスターを想定して説明したが、本発明はこれに限る趣旨ではなく、二以上のマスターがある場合でも同様に本発明は実施可能である。
【００８０】
【発明の効果】
以上のように、本発明は、第１および第２のマスターデバイスのメモリへのウェイトサイクルを短縮することを可能にする。その結果、メモリの効率使用を可能になり、データ転送レートを削減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るライトアクセスの場合のデータ転送制御方法を説明するためのブロック図である。
【図２】ライトアクセスする場合のメモリアクセスのタイミングチャートである。
【図３】第２の実施形態に係るリードアクセスの場合のデータ転送制御方法を説明するためのブロック図である。
【図４】リードアクセスする場合のメモリアクセスのタイミングチャートである。
【図５】第３の実施形態に係るライトアクセスの場合のデータ転送制御方法を説明するためのブロック図である。
【図６】ライトアクセスする場合のメモリアクセスのタイミングチャートである。
【図７】第３の実施形態に係るリードアクセスの場合のデータ転送制御方法を説明するためのブロック図である。
【図８】リードアクセスする場合のメモリアクセスのタイミングチャートである。
【符号の説明】
１　マスター（第１のマスターデバイスに対応する）
２　マスター（第２のマスターデバイスに対応する）
３Ａ、３Ｂ、３Ｃ、３Ｄ　メモリ
４Ａ、４Ｂ、４Ｃ、４Ｄ　データ制御回路
５Ａ、５Ｂ、５Ｃ、５Ｄ　調停回路
４ａ、４ｂ　共有バッファ
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ　メモリ制御装置（データ転送制御装置に対応する）
Ｗｂ１、Ｒｂ１、Ｗ／Ｒｂ２　ビット幅ｎのデータバス
Ｗｂ３、Ｒｂ３、Ｗｂ４、Ｒｂ４、Ｗｂ５、Ｒｂ５　ビット幅２ｎのデータバスＬ１、Ｌ２、Ｌ３　リクエスト／アドレス線
Ｌ４　制御線
Ｓ１　ビジー信号
Ｓ２　判定信号
ＢＡ１、ＢＡ２　バンク

Claims (11)

1. 第１のマスターデバイスと第２のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御方法であって、
   前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへライトアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、
   前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへのアクセスをウェイトさせた後、前記第２のサイクルにおいて前記メモリへアクセスさせ、
   前記第２のマスターデバイスに対して、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第１のサイクルにおいて、前記メモリへアクセスさせる
   ことを特徴とするデータ転送制御方法。
2. 第１のマスターデバイスと第２のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御方法であって、
   前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへリードアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、
   前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへアクセスさせた後、前記第２のサイクルにおいて前記メモリへのアクセスをウェイトさせ、
   前記第２のマスターデバイスに対して、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第２のサイクルにおいて、前記メモリへアクセスさせる
   ことを特徴とするデータ転送制御方法。
3. 請求項１または請求項２のいずれかに記載のデータ転送制御方法において、
   当該データ転送制御方法は、前記第１のマスターデバイスと前記第２のマスターデバイスとからの前記メモリが有する複数のバンクへのアクセスを制御する方法であって、
   前記第１のマスターデバイスに対して前記メモリへアクセスさせる場合に、前記第２のマスターデバイスから前記メモリへのアクセス要求がある場合は、
   前記第１のマスターデバイスにアクセスさせる前記メモリのバンクと前記第２のマスターデバイスからアクセス要求がある前記メモリのバンクとが異なれば、前記第１のマスターデバイスとともに前記第２のマスターデバイスに前記メモリへアクセスさせる
   ことを特徴とするデータ転送制御方法。
4. 請求項１または請求項３のいずれかに記載のデータ転送制御方法において、
   前記第１のマスターデバイスの前記メモリへのアクセスがライトアクセスである場合は、
   前記第１のサイクルにおいて、前記第１のマスターデバイスから転送された偶数アドレス２ｋ（ｋは整数）と前記偶数アドレス２ｋに書き込むべきデータとを保持することによって前記メモリへのアクセスをウェイトさせ、
   前記第２のサイクルにおいて、前記第１のマスターデバイスから転送された奇数アドレス（２ｋ＋１）と前記奇数アドレス（２ｋ＋１）に書き込むべきデータと、前記第１のサイクルにおいて保持された前記偶数アドレス２ｋと前記偶数アドレス２ｋに書き込むべきデータとを前記メモリに転送することによって前記メモリへアクセスさせる
   ことを特徴とするデータ転送制御方法。
5. 請求項２または請求項３のいずれかに記載のデータ転送制御方法において、
   前記第１のマスターデバイスの前記メモリへのアクセスがリードアクセスである場合は、
   前記第１のサイクルにおいて、前記第１のマスターデバイスから転送された偶数アドレス２ｋ（ｋは整数）と、前記偶数アドレス２ｋの次にインクリメントされる奇数アドレス（２ｋ＋１）とを前記メモリに転送することによって前記メモリへアクセスさせ、
   前記第２のサイクルにおいて、前記メモリから転送される前記偶数アドレス２ｋから読み出されたデータを前記第１のマスターデバイスに転送し、前記メモリから転送される前記奇数アドレス（２ｋ＋１）から読み出されたデータを保持することによって前記メモリへのアクセスをウェイトさせ、
   前記第２のサイクルにおいて保持された前記奇数アドレス（２ｋ＋１）から読み出されたデータは、前記第２のサイクルの次のサイクルにおいて、前記第１のマスターデバイスに転送する
   ことを特徴とするデータ転送制御方法。
6. 請求項４に記載のデータ転送制御方法において、
   前記第２のサイクルにおいて、前記第２のマスターデバイスから前記メモリへアクセス要求がある場合は、
   前記第１のマスターデバイスから転送された前記奇数アドレス（２ｋ＋１）にもとづいて、前記第２のサイクルの間、前記第２のマスターデバイスに前記メモリへのアクセスをウェイトさせる
   ことを特徴とするデータ転送制御方法。
7. 請求項５に記載のデータ転送制御方法において、
   前記第１のサイクルにおいて、前記第２のマスターデバイスから前記メモリへアクセス要求がある場合は、
   前記第１のマスターデバイスから転送された前記偶数アドレス２ｋにもとづいて、前記第１のサイクルの間、前記第２のマスターデバイスに前記メモリへのアクセスをウェイトさせる
   ことを特徴とするデータ転送制御方法。
8. 請求項４に記載のデータ転送制御方法において、
   前記第２のサイクルにおいて、前記第１のマスターデバイスから奇数アドレス（２ｋ＋１）と前記奇数アドレス（２ｋ＋１）に書き込むべきデータとが転送されない場合は、
   前記第１のサイクルにおいて保持された前記偶数アドレス２ｋと前記偶数アドレス２ｋに書き込むべきデータとを転送し、前記メモリにおける前記奇数アドレス（２ｋ＋１）に書き込むべきデータの領域にはデータを書き込まないように制御する
   ことを特徴とするデータ転送制御方法。
9. 請求項４から請求項８のいずれかに記載のデータ転送制御方法において、
   前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる場合に行うデータの保持は、前記第１のマスターデバイスからサイクルごとに転送される一のアドレスに対応するデータのみを有するデータバッファを用いて行う
   ことを特徴とするデータ転送制御方法。
10. 第１のマスターデバイスと第１のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御装置であって、
    前記データ転送制御装置は、
    前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへライトアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへのアクセスをウェイトさせた後、前記第２のサイクルにおいて前記メモリへアクセスさせるデータ制御回路と、
    前記第１のマスターデバイスが前記メモリへアクセスするアドレスと前記第２のマスターデバイスが前記メモリへアクセスするアドレスとにもとづいて、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第１のサイクルにおいて、前記第２のマスターデバイスに前記メモリへアクセスさせる調停回路とを備える
    ことを特徴とするデータ転送制御装置。
11. 第１のマスターデバイスと第１のマスターデバイスとからのメモリへのアクセスを制御するデータ転送制御装置であって、
    前記データ転送制御装置は、
    前記第１のマスターデバイスがアドレスをインクリメントしながら前記メモリへリードアクセスするサイクルごとに、そのアクセスアドレスが偶数を示す第１のサイクルであるか奇数を示す第２のサイクルであるかに応じて、前記第１のマスターデバイスに対して、前記第１のサイクルにおいて前記メモリへアクセスさせた後、前記第２のサイクルにおいて前記メモリへのアクセスをウェイトさせるデータ制御回路と、
    前記第１のマスターデバイスが前記メモリへアクセスするアドレスと前記第２のマスターデバイスが前記メモリへアクセスするアドレスとにもとづいて、前記第１のマスターデバイスに前記メモリへのアクセスをウェイトさせる前記第２のサイクルにおいて、前記第２のマスターデバイスに前記メモリへアクセスさせる調停回路とを備える
    ことを特徴とするデータ転送制御装置。

Images