CN1967709A - 堆叠存储器 - Google Patents

Abstract

在具有贯通电极的三维堆叠存储器中，尚未建立最佳的层布置、存储体布置、控制方法，因而希望建立最佳的方法。堆叠存储器包括存储核心层、中介层和IF芯片。通过堆叠具有相同布置的存储核心层，可以既应付非奇偶操作又应付奇偶操作。进一步，通过行地址和存储体地址的分配，能够实现存储体指定而不管存储核心层的堆叠的数目。进一步，IF芯片具有刷新计数器，用于执行堆叠存储器的刷新控制。这种布置提供了包括具有贯通电极的堆叠的存储核心层的堆叠存储器。

Description

堆叠存储器

本申请要求享有在先日本专利申请JP 2005-334413的优先权，其披露在此并入作为参考。

技术领域

本发明涉及具有多个堆叠的存储芯片的堆叠存储器，并且更加具体地涉及堆叠存储器的存储器布置、存储体(bank)布置和刷新控制。

背景技术

近来，电子设备已被小型化，并且电子设备中使用的半导体器件也已被小型化。例如，诸如蜂窝电话之类的小尺寸电子设备使用三维堆叠的半导体器件。三维堆叠半导体器件具有多个堆叠的半导体芯片，其中的每一个都经过引线接合以容纳在单个封装中。这样一来，为了实现半导体器件的小型化，堆叠半导体芯片以形成三维堆叠半导体器件。

为了实现进一步的小型化和高速操作，近来已使用贯通电极而不是引线接合来开发堆叠的半导体器件。在这样的堆叠半导体器件中，堆叠的半导体芯片通过贯穿半导体芯片的贯通电极相互连接。贯通电极的使用减少了引线接合会造成的间隔和电感，并且允许半导体器件实现进一步的小型化和高速操作。

具有多个堆叠的存储芯片的堆叠存储器已被开发为这样的堆叠半导体器件之一。堆叠存储器能够通过堆叠多个半导体芯片来代替存储器模块。例如，这样的堆叠存储器包括堆叠的动态随机存取存储器(DRAM)，其具有形成在存储核心层上的堆叠DRAM芯片。当堆叠存储器代替当前使用的存储器或存储器模块时，应当布置堆叠存储器以匹配当前使用的存储器或存储器模块的规范。例如，应当为了奇偶操作和非奇偶操作而改变存储核心层的设计。具体地，当执行奇偶操作时，应当将x16位产品变成x18位产品。进一步，要注意的是，DRAM芯片中的每一个趋于分成多个存储体。在所述环境下，如果DRAM芯片简单地相互堆叠，则存储体的数目取决于堆叠的数目而变化很大。这需要为存储体数目中的每一个准备大量的DRAM规范。进而，仍然尚未建立对应于堆叠结构的任何刷新控制方法。

关于具有堆叠的半导体芯片的堆叠半导体器件，以下参考文件作为现有技术是已知的。日本公开专利公布号9-265774(专利文件1)披露了堆叠的存储芯片之间执行的交错(interleave)控制以便缩短存取时间。日本公开专利公布号2004-327474(专利文件2)披露了将IO芯片和多个DRAM芯片堆叠在一起的堆叠存储器。使用这种结构，IO芯片转换系统数据信号和DRAM芯片中的内部数据并控制堆叠存储器。

专利文件1披露了堆叠存储器的存取方法的改进，但是没有记载DRAM芯片的存储体布置或刷新方法。根据专利文件2，假定DRAM芯片中的每一个都具有单一存储体布置。因此，没有出现关于多存储体布置的DRAM芯片的问题。进一步，专利文件2没有记载DRAM芯片的刷新方法。这样一来，专利文件1和2就没有认识到本发明将要解决的前述问题。专利文件1和2没有记载堆叠存储器的布置或地址分配，并且未能教导或建议任何技术以解决前述问题。

另外，堆叠存储器还应当具有与当前使用的存储器或存储器模块的规范匹配的结构。然而，仍未建立方法以便配合这样的要求。因此，应当为奇偶操作和非奇偶操作改变半导体芯片的布置。具体地，应当将用于非奇偶操作的x16位产品变为用于奇偶操作的x18位产品。进一步，如果简单地实施堆叠，则存储体数目应当根据堆叠的数目而变化，如前所述。这样的存储体数目的变化需要对应于存储体数目改变DRAM规范。进而，仍然尚未建立对应于堆叠结构的最佳刷新控制方法。

发明内容

考虑到上述缺点做出了本发明。因此，本发明的目标是提供这样的堆叠存储器，其能够以使用具有相同布置的堆叠存储芯片的方式匹配当前使用的存储器规范，以及这样的堆叠存储器的布置方法。

为了解决上述问题，本发明基本上采用了以下技术。当然，本发明覆盖了这样的应用技术，其中进行各种变化和修改而不脱离本发明的精神。

根据本发明的方面，提供了堆叠存储器，其包括每一个都具有贯通电极的存储核心层和接口芯片。堆叠存储器可操作用于根据奇偶层的存在或不存在而执行奇偶操作或非奇偶操作。

在堆叠存储器中，存储核心层和奇偶层中的每一个可以具有相同的存储单元阵列和与存储单元阵列相关的外围电路的布置。接口芯片可以具有安装在其上的存储输入/输出电路。中介层(interposer)可以具有安装在其上的外部终端。各层可以通过贯通电极连接。

在堆叠存储器中，可以通过行地址的有效位指定存储核心层的层。

在堆叠存储器中，堆叠存储器的存储体可以通过存储体地址来指定，并且使其对应于存储核心层中包括的阵列(mat)，从而维持恒定数目的存储体，而不管存储核心层的堆叠的数目。

在堆叠存储器中，奇偶层可以通过来自接口芯片的地址信号来指定。

在堆叠存储器中，奇偶层的存储体可以通过存储体地址的有效位和其中存储体地址的最低有效位被倒置(inverse)的位来指定。

在堆叠存储器中，存储核心层的特定存储体的奇偶信息可以存储在奇偶层的一个阵列之内的子阵列(submat)中。

在堆叠存储器中，子阵列可以通过用于指定存储核心层的层的行地址来指定。

在堆叠存储器中，存储核心层的层可以通过行地址的有效位和存储体地址的最高有效位来指定。

在堆叠存储器中，可以通过以下来指定堆叠存储器的存储体：为存储核心层中的每个阵列规定存储体地址的每个位的非倒置、倒置和无效，并且用输入的存储体地址判断一致性或不一致性。

在堆叠存储器中，存储核心层的层可以通过比较层地址和层选择地址来指定。来自接口芯片的阵列选择信号所指定的存储核心层中的阵列可以被指定为存储核心层的存储体。

在堆叠存储器中，存储核心层的存储体可以分组，并且接口芯片可以具有刷新计数器，用于刷新存储核心层的每组存储体。

根据本发明，通过堆叠具有相同布置的存储核心层，可以既应付非奇偶操作又应付奇偶操作。进一步，通过行地址和存储体地址的分配，能够实现存储体指定，而不管存储核心层的堆叠的数目。进一步，可以执行堆叠存储器的刷新控制，诸如隐藏刷新之类。上述布置提供了包括具有贯通电极的堆叠的存储核心层的堆叠存储器。

当结合附图时，所述附图借助于例子显示了本发明的优选实施例，本发明的上述以及其他的目标、特征和优点将会从以下描述中变得明显。

附图说明

图1是显示具有普通存储器模块结构的根据本发明的堆叠存储器的整体布置的示图；

图2是显示用于奇偶操作和非奇偶操作的堆叠存储器的存储体布置的说明图；

图3是显示用于奇偶操作的堆叠存储器的8存储体布置和16存储体布置的说明图；

图4是堆叠存储器中的用于存储体选择和层选择的地址分配的说明图；

图5是显示传统存储体布置的示图；

图6显示了：(a)表格，其显示了用于在8存储体布置中指定层和存储体的地址分配；以及(b)示图，其显示了各种情况下的8存储体布置；

图7显示了：(a)表格，其显示了用于在16存储体布置中指定层和存储体的地址分配；以及(b)示图，其显示了各种情况下的16存储体布置；

图8显示了：(a)说明以使用可编程地址译码器的方式的阵列选择的方框图；(b)(a)中显示的可编程地址译码器的电路图；以及(c)(a)中显示的可编程地址译码器的逻辑表；

图9显示了：(a)说明以使用比较器的方式的阵列选择的方框图；以及(b)(a)中显示的比较器的电路图；

图10显示了：(a)示图，其显示了用于解释刷新控制方法的堆叠存储器；(b)示图，其显示了双线计数器情况下的存储体布置；以及(c)示图，其显示了4线计数器情况下的存储体布置。

具体实施方式

为了便于理解本发明，下面参考图1到4来详细地描述堆叠存储器的基本布置。首先，如图1中的(b)所示，根据本发明优选实施例的堆叠存储器包括用于与外部终端连接的外部终端(中介)层2、多个存储核心层3、以及输入/输出电路(IF芯片)层4。这样一来，就在图1中显示了根据本发明的堆叠存储器的整体布置。

图2是显示用于奇偶操作和非奇偶操作的堆叠存储器的存储体布置的说明图。图3是显示用于奇偶操作的堆叠存储器的8存储体布置和16存储体布置的说明图。图4是用于存储体选择和层选择的地址分配的说明图。

具体地，图1(a)和(b)分别显示了普通存储器模块的结构和根据本发明的堆叠存储器的层布置。在图1(a)中，普通存储器模块包括用于奇偶操作的9个半导体存储器1，从第一到第九存储器(#1到#9)编号。对于非奇偶操作，普通存储器模块包括8个半导体存储器1。半导体存储器1中的每一个都具有：连接到外部终端的部分；输入/输出电路；以及多个DRAM单元阵列，亦即在图1中数目等于4的DRAM存储体。每个半导体存储器1都安装在模块基片(未显示)上。假定半导体存储器1中的每一个都是8位产品，则存储器模块在非奇偶操作的情况下具有64位的数据宽度，或者在奇偶操作的情况下具有72位的数据宽度。

使用根据本发明的堆叠存储器而不是前述存储器模块的结构。如前所述，根据本发明的堆叠存储器包括外部终端(中介层)层2、存储核心层3、以及输入/输出电路(IF芯片)层4。堆叠的层通过贯穿各个层的贯通电极(在图1(a)中未显示)相互连接。中介层2连接到外部终端，并且充当连接部分，用于在外部终端和堆叠存储器之间通信来自系统总线的信号和来自堆叠存储器的信号。

存储核心层3中的每一个充当存储部分，其具有DRAM单元阵列(亦即DRAM存储体)和外围控制电路。存储核心层3具有彼此相同的布置。另外，存储核心层3中的每一个都具有用于电源的贯通电极、用于命令的贯通电极、以及以DRAM存储体(存储阵列)可彼此独立地操作的方式用于输入/输出操作的一组贯通电极。存储核心层3能够根据堆叠的存储核心层3的数目执行奇偶操作或非奇偶操作。如图1(b)所示，如果堆叠存储器具有奇偶层3-1，则存储核心层3执行奇偶操作。如果堆叠存储器没有奇偶层3-1，则存储核心层3执行非奇偶操作。奇偶层3-1可以具有与存储核心层3相同的布置。这样一来，在奇偶操作的情况下就将奇偶层3-1添加到存储核心层3。存储核心层3和奇偶层3-1被集体地称为存储核心层3，除非奇偶层3-1需要与其他的存储核心层3相区别。

输入/输出电路层4具有输入/输出电路，其可以被称为IF芯片，用于通信命令、地址、输入数据、输出数据等等。IF芯片层4具有下述控制功能：将来自系统总线的外部信号转换成用于存储核心层的信号，并且将来自存储核心层的信号转换成用于系统总线的信号。具体地，IF芯片层4具有识别堆叠的存储核心层的数目的功能，以及根据识别的存储核心层的数目指定存储核心层或存储体的地址分配功能。

图2显示了描述层布置和存储体布置的例子。在以下描述中，每个存储核心层3都具有8位和8存储体布置。然而，位和存储体的数目并不限于显示的例子，并且每个存储核心层都可以具有希望数目的位和存储体。具体地，用于非奇偶(常规)操作的存储器布置显示在图2(a)中，而用于奇偶操作的存储器布置则显示在图2(b)中。

在图2(a)中显示的非奇偶操作的情况下，堆叠存储器包括第一到第八层的存储核心层3，其中的每一个被分成第一到第八存储体。在显示的例子中，假定第一到第八层的堆叠存储器用作当前规范所确定的8存储体的DRAM。为了在每个存储核心层中包括的存储体和规范所确定的存储体之间区别，第一到第八存储层中的每一个中包括的存储体在以下的描述中被称作阵列。这表明，稍后存储体将表示存取单元，而阵列将表示每个存储核心层中几何布置的存储阵列。

在8存储体的堆叠存储器中，各个存储核心层中的第一阵列1a到1h在显示的例子中形成第一存储体。贯通电极通过每个存储核心层中阵列的位置确定，并且被分配给存储体，以便在用于各个存储体的信号之中不发生干扰。这样一来，存储体就能够彼此独立地操作。

在图2(b)中显示的奇偶操作的情况下，奇偶层3-1作为第九层添加到第一到第八层的存储核心层3。使用这种结构，第一到第八层充当数据存储区，并且第九层充当用于存储奇偶信息的奇偶存储区。如同图2(a)中一样，存储核心层3的第一到第八层中的第一阵列1a到1h形成第一存储体。对应于存储核心层3的第一到第八层中的第一阵列1a到1h的奇偶信息存储在第九层的奇偶层3-1中的第二阵列中，如图2(b)所示。换言之，奇偶信息没有存储在第九层中的第一阵列中。这是因为奇偶信息不能在数据信号从第一到第八层读出的同时获得。

图3(a)和(b)分别显示了具有奇偶层3-1的8存储体布置和具有奇偶层3-1的16存储体布置。显示的8存储体布置与图2(b)中的布置相同。在16存储体布置中，第一到第八层的存储核心层3充当数据存储区，并且第九层的奇偶层3-1充当用于存储奇偶信息的奇偶存储区。

当堆叠存储器用作8存储体的DRAM时，由于存储核心层由8层组成并具有相同的8阵列布置，所以各个存储核心层中的第一到第八阵列单独地形成第一到第八存储体。当堆叠存储器用作16存储体的DRAM时，存储核心层的奇数编号层中的阵列形成第一到第八存储体1到8，而存储核心层的偶数编号层中的阵列则形成第九到第十六存储体9到16。具体地，奇数编号层中的第一阵列1a、1b、1c和1d形成第一存储体，而偶数编号层中的第一阵列9a、9b、9c和9d则形成第九存储体。对应于第一到第八层的存储核心层中的第一阵列的奇偶信息存储在第九层中的第二阵列中，如图3(b)所示。

图4显示了指定存储核心层和存储体的地址分配方法。图4中显示的例子包括第一到第八层的存储核心层3和第九层的奇偶层3-1，并且具有8存储体结构，其具有奇偶操作。存储核心层3的层地址分配由行地址的MSB的3位(Xm、Xm-1、Xm-2)规定。第九层的奇偶层3-1能够由IF芯片层通过转换行地址来指定。

如图4所示，用来指定存储体地址的3位(BA2、BA1、BA0)用于指定存储核心层3的每个存储层的阵列地址。在这种情况下，每个存储核心层的阵列等同于显示的例子中的存储体。此外，存储体地址的3位(BA2、BA1、BA0)中的LSB(BA0)被倒置以生成用于指定奇偶层中的阵列的地址。通过使用其中存储体地址的LSB(BA0)被倒置的地址，当接收或传送奇偶信息时，其他层中的任何干扰都不会发生。奇偶层中的阵列激活与相应阵列的激活同时执行。因此，关于存储体地址中的相同BA2和BA1的存储体，应当限制交互操作。在显示的例子中，存储核心层中的阵列对应于堆叠存储器的存储体，存储体和阵列可以被认为是具有相同的意义。

在图4显示的奇偶层3-1中，存储核心层中相同阵列的奇偶信息存储在8存储体结构的一个存储体中。如图4所示，奇偶层3-1中的一个阵列被分成对应于8个存储体的8个区域(子阵列)。所述区域(子阵列)通过相应层的选择地址(Xm、Xm-1、Xm-2)单独地存取。例如，存储核心层的第四层(通过Xm＝0、Xm-1＝1、Xm-2＝1来指定)的第七存储体的奇偶信息存储在奇偶层中第八阵列的第四区域(子阵列)(Xm＝0、Xm-1＝1、Xm-2＝1)中。这样一来，子阵列就通过层的选择地址(Xm、Xm-1、Xm-2)来指定。

根据本发明的堆叠存储器包括用于与外部终端连接的外部终端(中介)层2、多个存储核心层3、以及IF芯片层4。存储核心层3具有彼此等同的布置。在奇偶操作的情况下，以图4中显示的方式如前所述地添加用于奇偶操作的奇偶层。关于地址分配，行地址的MSB位被分配给存储核心层的层指定，并且存储体地址被分配给存储体指定。各个存储体对应于图4中显示的存储核心层中的阵列。布置奇偶层中的阵列，以便奇偶层的层和存储体分别通过IF芯片层和其中LSB被倒置的存储体地址来指定。对应于各个存储核心层的层指定地址的地址被分配给奇偶信息存储在其中的子阵列区域。前述地址分配通过IF芯片层执行。

如上所述，通过堆叠多个具有贯通电极的相同存储核心层3、用于与外部终端连接的中介(外部终端)层2、以及IF芯片层4，形成根据本发明的堆叠存储器。添加奇偶层3-1以执行奇偶操作。通过用IF芯片层使地址分配最优化，堆叠存储器能够选择性地执行非奇偶操作和奇偶操作，并且能够采取各种存储体布置。

(例子1)

参考图5到9来描述根据本发明的例子1。这个例子1涉及地址分配方法，假定存储体的数目恒定，并且同时其中的每一个都具有8个阵列的存储核心层数目是变化的。尽管具有8个存储核心层的堆叠存储器迄今已在上面的实施例中作为基本形式作了描述，但是在例子1中将关于堆叠存储器具有不同数目的存储核心层(1、2、4和8层)的情况进行描述。

图5是传统存储体布置的示图，以显示可能存在的问题。图6(a)是显示用于在8存储体布置中指定层和存储体的地址分配的表格。图6(b)是显示各种情况下的8存储体布置的示图。图7(a)是显示用于在16存储体布置中指定层和存储体的地址分配的表格。图7(b)是显示各种情况下的16存储体布置的示图。图8(a)是用于解释借助于可编程的地址译码器的阵列选择的方框图。图8(b)是图8(a)中显示的可编程地址译码器6的电路图。图8(c)是图8(a)中显示的可编程地址译码器6的逻辑表。图9(a)是用于解释以使用比较器的方式的阵列选择的方框图。图9(b)是图9(a)中显示的比较器的电路图。

图5显示了传统的存储体布置，其中简单地堆叠了具有8个存储体的存储核心层。如图5(a)所示，一个存储核心层具有从1到8编号的第一到第八阵列，其分别形成第一到第八存储体1到8。在图5(b)中，当两个存储核心层每个都具有8个阵列并且堆叠在一起时，两个存储核心层的阵列被作为单独的存储体处理。结果，存储体布置具有存储体1到16。类似地，在4个存储核心层的情况下(图5(c))，4个存储核心层的阵列被作为单独的存储体处理，这样一来，存储体布置就具有存储体1到32。在8个存储核心层的情况下，存储体布置具有存储体1到64。这样一来，每个存储体布置就具有等于(一个或多个)存储核心层中包括的存储体的总数的存储体。这表明，在堆叠存储器中独立地操作的存储体的数目，取决于堆叠的存储核心层的数目而变化很大。

存储体的数目在传统方法中根据堆叠的数目而变化，其中所有的阵列独立地操作并且对应于存储体。换言之，各个存储核心层中的阵列与存储体一一对应。这有问题地造成与当前DRAM规范的不一致。普通DRAM规范具有4到16个存储体的固定范围(在大容量DRAM的情况下为8到16个存储体)。堆叠存储器需要应付这样的规范。在这个例子中，存储核心层的数目是2的幂，但可以是其他值。

图6(a)是显示用于在8存储体布置中指定层和存储体的地址分配的表格，而图6(b)则是显示各种情况下的8存储体布置的示图。在8存储体布置具有1、2、4和8层存储核心层3的情况下，使每个存储核心层3中的阵列1到8对应于堆叠存储器的存储体1到8。由于存储体与每个存储核心层中的阵列一致，所以存储体通过存储体地址BA0、BA1、BA2指示每个存储核心层中的每个阵列。在8存储体布置的情况下，可以不使用存储体地址BA3。

(一个或多个)地址位被添加到行地址的MSB以指定存储核心层3的层，并且通过图6(a)中的R-MSB(+1位)、R-MSB(+2位)和R-MSB(+3位)限定。在两个存储核心层的情况下，地址1位被添加到行地址的MSB以便用添加的地址1位指定存储核心层的层。在4个存储核心层的情况下，地址2位被添加到行地址的MSB以便用添加的地址2位指定存储核心层的层。在8个存储核心层的情况下，地址3位被添加到行地址的MSB以便用添加的地址3位指定存储核心层的每个层。这样一来，存储核心层就通过向行地址的MSB添加的地址来指定。

这样一来，每个存储核心层通过向行地址的MSB添加的(一个或多个)地址位(亦即R-MSB+1、R-MSB+2、R-MSB+3)来指定，并且存储体通过堆叠存储器中的存储体地址BA0、BA1、BA2来指定。图6(b)中显示的存储体布置由8个存储体组成，而不管存储核心层的数目。使用这样的地址分配，所有的存储核心层都通过相同状况下的地址来指定。因此，每个存储核心层被等同地编址。这样一来，存储核心就具有相同的性能而不管层的位置。层之间的性能没有差异。

图7(a)是显示用于在16存储体布置中指定层和存储体的地址分配的表格，而图7(b)则是显示各种情况下的16存储体布置的示图。在16存储体布置的情况下，存储核心层中阵列的数目(8个阵列)不与堆叠存储器中存储体的数目(16个存储体)一致。因此，阵列的一半(阵列1到8)应当分配给存储体1到8，而阵列的另一半则应当分配给存储体9到16。在以下例子中，地址被转换，以便存储核心层的奇数层中的阵列分配给存储体1到8，而存储核心层的偶数层中的阵列则分配给存储体9到16。存储核心层的奇数层或偶数层通过存储体地址BA3来指定。存储体地址BA3因而充当用于指定存储体地址的地址以及用于指定层的地址，如图7(a)所示。

奇数层中的阵列1到8通过存储体地址BA3分配给存储体1到8，而偶数层中的阵列1到8则通过加8分配给存储体9到16。存储核心层中的每个阵列通过存储体地址BA0、BA1、BA2来指定。在图7(b)中显示了如此编址的存储体布置。

进一步，(一个或多个)地址位被添加到行地址的MSB(R-MSB+1、R-MSB+2、R-MSB+3)以便指定存储核心层的层。在两个存储核心层的情况下，存储核心层的层通过存储体地址BA3来指定。在4个存储核心层的情况下，地址1位被添加到行地址的MSB以便通过使用添加的地址1位和存储体地址BA3来指定存储核心层的层。在8个存储核心层的情况下，地址2位被添加到行地址的MSB以便通过使用添加的地址2位和存储体地址BA3来指定存储核心层的层。这样一来，存储核心层就通过存储体地址BA3和向行地址的MSB添加的(一个或多个)地址位来指定。

为了地址分配，将存储体地址位BA3和向行地址的MSB添加的(一个或多个)地址位分配给存储核心层。将存储体地址分配给存储体。使用这样的地址分配，所有的存储核心层都通过相同状况下的地址来指定。因此每个存储核心层被等同地编址。这样一来，存储核心就具有相同的性能而不管层的位置。层之间的性能没有差异。

上面已描述了其中以阵列的顺序有规律地分配存储体的例子。然而，可以任意分配阵列和存储体。图8和9显示了这样的灵活存储体布置。图8显示了以使用可编程地址译码器的方式的阵列选择方法。图9显示了以使用比较器的方式的阵列选择方法。16存储体布置应用于图8和9。需要4位作为地址位。

在以使用可编程地址译码器的方式的阵列选择方法中，存储核心层3中的每一个都具有多个贯通电极5和可编程地址译码器6，其用于选择相应的阵列。存储体地址无效信号A、存储体地址信号B和存储体地址倒置信号C被从贯通电极5输入到每个可编程地址译码器6中。图8(b)是可编程地址译码器6的电路图，而图8(c)则是可编程地址译码器6的逻辑表。

存储体地址信号B向各个芯片和阵列供应共同地址。存储体地址无效信号A和存储体地址倒置信号C在初始化时被输入到每个阵列中。选择器7中的每一个在初始化时通过地址倒置信号C切换地址无效信号A和存储体地址B。通过初始化，每个选择器7的输出节点N1的电位被设置并输入到异或电路8中。

异或电路8中的每一个判断节点N1和N2的一致性和不一致性。异或电路8当地址未被倒置时向与电路9输出输入的存储体地址B(n)，当地址被倒置时向与电路9输出倒置的非B(n)，并且当地址无效时向与电路9输出低电平“0”。与电路9输出阵列激活信号D。这里，存储体地址B(n)表示用于每个位的存储体地址B。存储体地址B表示存储体地址BA0到BA3。

如逻辑表中所示，存储体地址B的非倒置、倒置和无效能够通过地址倒置信号C和地址无效信号A为存储体地址B的每个位限定。通过为每个位限定存储体地址B的非倒置、倒置和无效，能够选择预期阵列。例如，奇数层中的第三阵列要被指定为第五存储体。那时，输入的存储体地址B为(0，1，0，0)。该地址从图8(b)中显示的译码器电路的上端为每个位输入。当奇数层中的第三阵列被初始化时，节点N1被设置为倒置、非倒置、倒置和倒置(1，0，1，1)。由于输入的存储体地址B为(0，1，0，0)，所以节点N3的所有输出都具有高电平。这样一来，奇数层中的第三阵列就被选择并激活。关于其他阵列，节点N3的输出的任何一个具有低电平，并且阵列不被激活。这种选择方法允许灵活的阵列选择并且实现了灵活的存储体布置。

在图9中显示的以使用比较器的方式的阵列选择方法中，存储核心层3中的每一个都具有多个用于信号的贯通电极5和用于选择相应阵列的比较器10。层地址信号E、层选择地址信号F和阵列选择信号G，它们对于各个层中的各个阵列是共同的，被从贯通电极5输入到每个比较器10中。图9(b)是比较器10的电路图。

层地址信号E和层选择地址信号F被输入到每个同或电路11中。同或电路11中的每一个判断层地址信号E和层选择地址信号F的一致性和不一致性，并且将结果输出到与电路12。阵列选择信号G被另外输入到与电路12中。与电路12输出阵列激活信号D。当层地址信号E和层选择地址信号F彼此一致而阵列选择信号G具有高电平时，阵列激活信号D被激活以便选择层中的阵列。层地址信号E在初始化时限定。存储核心层的选择通过层地址执行，并且阵列的阵列选择通过阵列选择信号G执行。这种选择方法允许灵活的阵列选择并实现了灵活的存储体布置。

在本例子的堆叠存储器中，堆叠了具有相同布置的多个存储核心层，并且实施了地址设置以便维持恒定数目的存储体。地址设置允许存储核心层中的阵列被指定并选择作为堆叠存储器的存储体。因此，可以在堆叠存储器中实现预期恒定数目的存储体。存储核心层通过向行地址添加的有效地址和有效存储体地址来指定。存储体地址用存储体地址信号设置存储核心层中的阵列。进一步，能够通过可编程地址译码器或比较器来实现灵活的存储体指定。堆叠存储器具有预期数目的存储核心层。存储核心层中的阵列被灵活地设置为堆叠存储器的存储体。这样一来，堆叠存储器就能够具有恒定数目的存储体。

(例子2)

参考图10来描述例子2。这个例子涉及堆叠存储器中的刷新控制。图10(a)是显示用于解释刷新控制的堆叠存储器的示图。图10(b)是显示双线刷新计数器情况下的将要刷新的存储体的成组布置的示图。图10(c)是显示4线刷新计数器情况下的将要刷新的存储体的成组布置的示图。

堆叠存储器包括中介层2、多个存储核心层3和IF芯片4。所述层通过贯通电极相互连接。通过IF芯片4执行堆叠存储器中的刷新控制。IF芯片4具有用于刷新控制的刷新计数器。当IF芯片4具有双线的刷新计数器时，两组存储体1到4和存储体5到8通过存储体地址BA的MSB的1位来指定。如图10(b)所示刷新每个组。当IF芯片4具有4线的刷新计数器时，4组的存储体1和2、存储体3和4、存储体5和6、以及存储体7和8通过存储体地址BA的MSB的2位来指定。如图10(c)所示刷新每个组。

在自动刷新的情况下，为每个组执行刷新。数据存储在其中的存储体和用于相应奇偶层的存储体处于相同的组中。这能够类似地应用于其他刷新过程。每个存储核心层的掉电状态通过来自IF芯片4的信号来设置或取消。在掉电状态下的自动刷新的情况下，IF芯片4控制所有的层。

在本例子中，IF芯片具有用于刷新成组存储体的刷新计数器。预期存储体能够通过存储体地址来选择。因此，堆叠存储器能够用刷新计数器自动地执行刷新过程。

尽管已详细描述了本发明的一些例子，但是应当理解，本发明并不限于那些例子，并且可以在其中进行各种变化和修改，而不脱离附加权利要求的范围。

Claims (12)

1.一种堆叠存储器，其特征在于：

所述堆叠存储器包括多个存储核心层和一个接口芯片，所述多个存储核心层中的每个都具有贯通电极，并且所述堆叠存储器可操作为根据奇偶层的存在或不存在而执行奇偶操作或非奇偶操作。

2.如权利要求1所述的堆叠存储器，其特征在于：

所述多个存储核心层和所述奇偶层中的每一个具有相同的存储单元阵列和与所述存储单元阵列相关的外围电路的布置；

所述接口芯片具有安装在其上的存储输入/输出电路；

中介层具有安装在其上的外部终端；以及

所述各层通过所述贯通电极连接。

3.如权利要求2所述的堆叠存储器，其特征在于：

通过行地址的有效位在每个层指定所述存储核心层。

4.如权利要求3所述的堆叠存储器，其特征在于：

所述堆叠存储器的存储体通过存储体地址来指定，并且使其对应于所述存储核心层中包括的阵列，从而维持恒定数目的存储体，而不管所述存储核心层的堆叠的数目。

5.如权利要求2所述的堆叠存储器，其特征在于：

所述奇偶层通过来自所述接口芯片的地址信号来指定。

6.如权利要求5所述的堆叠存储器，其特征在于：

所述奇偶层的存储体通过存储体地址的有效位和其中存储体地址的最低有效位被倒置的位来指定。

7.如权利要求6所述的堆叠存储器，其特征在于：

所述存储核心层的某个存储体的奇偶信息存储在所述奇偶层的一个阵列之内的子阵列中。

8.如权利要求7所述的堆叠存储器，其特征在于：

所述子阵列通过用于指定所述存储核心层的行地址来指定。

9.如权利要求2所述的堆叠存储器，其特征在于：

所述存储核心层通过行地址的有效位和存储体地址的最高有效位来指定。

10.如权利要求2所述的堆叠存储器，其特征在于：

通过以下来指定所述堆叠存储器的存储体：为所述存储核心层中的每个阵列规定存储体地址的每个位的非倒置、倒置和无效，并且用输入的存储体地址判断一致性或不一致性。

11.如权利要求2所述的堆叠存储器，其特征在于：

所述存储核心层通过比较层地址和层选择地址来指定；以及

来自所述接口芯片的阵列选择信号所指定的存储核心层中的阵列被指定为所述堆叠存储器的存储体。

12.如权利要求2所述的堆叠存储器，其特征在于：

所述存储核心层的存储体被分组，并且

所述接口芯片具有刷新计数器，用于刷新所述存储核心层的所述存储体的每个组。

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