CN1725366A - 堆叠式半导体存储器器件 - Google Patents

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Abstract

本发明的堆叠式半导体存储器器件的目的在于减少开发多种存储器器件的成本，并且包括：具有存储单元阵列的存储单元阵列芯片、与存储单元阵列芯片堆叠在一起且具有用于改变存储单元阵列的输入/输出位配置的存储器配置切换电路的接口芯片、以及用于连接存储单元阵列芯片和接口芯片的多条芯片间接线。

Description

堆叠式半导体存储器器件
技术领域
本发明涉及半导体存储器器件，更具体地，涉及其中存储单元阵列芯片和用于改变存储器配置的接口芯片被堆叠在一起的半导体存储器器件。
背景技术
随着半导体集成电路的小型化和集成度增加，DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)的容量已经大大增加。然而，半导体的小型化存在限制，并且因此需要引入新的技术来获得容量的更大增加。
已经提出了其中半导体芯片被堆叠起来的三维半导体，作为一种获得更大容量的技术。日本专利未审公开No.H04-196263公开了其中半导体芯片被堆叠起来而不改变芯片面积的大规模集成电路的实现。在这种电路中，存储器电路被集成在分离的芯片上，而该芯片则被堆叠在主半导体集成电路上。日本专利未审公开No.2002-26283和日本专利未审公开No.2003-209222公开了多层存储器结构，其中使用多层来实现存储单元阵列，以获得更大的容量增长。
在日本未审公开No.2002-026283中所描述的发明中，并不是为多层存储器芯片中的每一个存储器芯片提供存储器外围电路，而是每个存储器芯片共享一对外围电路，以实现占用芯片面积的外围电路面积的减小。
在日本专利未审公开No.2003-209222中所描述的发明中，在制造多层存储器器件之后，可以对存储器层进行分拣，以使得能够去除有缺陷的存储器层。
然而，虽然上述多层存储器器件中每一个都实现了有限芯片面积内存储器容量的增加，但是这些公开都没有涉及作为存储器组成元件的输入/输出位数以及存储体数目，或者这些公开都没有涉及数据传输速率。
另一方面，随着存储器性能的增长，CPU的性能增长不仅需要更大容量的存储器器件，还需要输入/输出位的增加、存储体数目的增加以及更高的存储器传输速率。系统的多样化导致了多种存储器配置，结果，必须开发许多种类的存储器器件，并且开发这些存储器器件的成本逐年增长。
发明内容
做出本发明是为了解决这些因素，并且本发明的目的在于提供一种堆叠式半导体存储器器件，其中存储单元阵列和用于改变存储单元阵列的电路被堆叠在分离的芯片上，并且然后使用多条小延迟的接线将这些芯片互连起来；这样，这种堆叠式半导体存储器器件实现了存储器配置的更大范围的重配置，尤其是输入/输出位配置和与存储器传输速率相关的输入/输出预取配置，并且允许了开发多种存储器器件的成本降低。
本发明的堆叠式半导体存储器器件包括：存储单元阵列芯片，其具有存储单元阵列；与存储单元阵列芯片堆叠在一起的接口芯片，其具有用于改变存储单元阵列的输入/输出位配置的存储器配置切换电路；和用于连接存储单元阵列芯片和接口芯片的多条芯片间接线。
在这种情形中，多个存储单元阵列芯片可以被堆叠在一起，并且存储器配置切换电路可以改变设置在所述堆叠在一起的多个存储单元阵列芯片中的每一个芯片上的存储单元阵列的输入/输出位配置。
另外，存储器配置切换电路可以包括：针对每一组指定数目的组成存储单元阵列的多个存储器单元而设置的多个开关，其中每个存储器单元组的输入/输出位数根据这些开关的开关状态改变；和位切换电路，用于通过切换多个开关的开关状态，来改变相应的存储器单元组的输入/输出位数。
在这种情形中，存储器配置切换电路可以包括：多个锁存电路，每一个锁存电路都连接到多条数据总线中各自的一条，以便锁存每条数据总线中的数据，多个存储器单元组的输入/输出数据的输入和输出经过这些数据总线；和控制电路，用于通过控制多个锁存电路中的锁存定时来控制输入/输出数据的位数和传输速率。
另外，控制电路可以利用位切换电路来改变存储器单元组的输入/输出位数，并且可以实现控制，从而使存储器单元组的输入/输出位数等于输入/输出数据的位数。
另外，控制电路可以配备有安装在接线中的熔丝，并且根据这些熔丝的切断状态，可以生成用于控制存储器单元组的输入/输出位数的信号，或者可以控制输入/输出数据的位数及传输速率。
另外，控制电路可以是根据焊接选项输入信号的组合进行操作的逻辑电路，并且可以生成用于控制存储器单元组的输入/输出位数或者输入/输出数据位数及传输速率的信号。根据上述任何描述的堆叠式半导体存储器器件可以是DRAM。
根据本发明，在其中存储单元阵列芯片和接口芯片被堆叠在一起的存储器器件中，通过接口芯片的存储器配置切换电路来改变存储单元阵列芯片的输入/输出位配置以及数据传输速率。这样，可以减少开发多种存储器器件的成本。
附图说明
图1示出了堆叠式存储器器件的配置；
图2示出了多层堆叠式存储器器件的配置；
图3示出了输入/输出位配置的切换装置，其中图3a示出了4位配置，图3b示出了8位配置，图3c示出了16位配置，以及图3d示出了4n位配置；
图4示出了用于解释本发明的工作示例的512Mb堆叠式DRAM器件；
图5a示出了DRAM存储单元阵列的存储体，以及图5b示出了4Mb存储器单元；
图6示出了存储单元阵列的位分配，其中图6a示出了4位配置，图6b示出了8位配置，图6c示出了16位配置，图6d示出了32位配置，图6e示出了64位配置，以及图6f示出了128位配置；
图7示出了存储器配置切换电路的概念图；
图8示出了位切换电路的配置；
图9示出了通过切换操作实现的接线的重排列，其中图9a示出了4位配置，图9b示出了8位配置，图9c示出了16位配置，图9d示出了32位配置；
图10是存储单元阵列芯片的存储体的分配的概念图；
图11示出了与512Mb的DRAM的多个位及多个存储体相对应的字数；
图12示出了用于切换数据传输速率的电路的配置；以及
图13示出了在切换数据传输速率时被用作锁存器输入的时钟波形。
具体实施方式
接下来，将参考附图解释本发明的工作示例。
图1是根据本发明的堆叠式存储器器件的工作示例的配置的示意图。
如图1所示，本工作示例由如下部分组成：存储单元阵列芯片101、存储器单元102、输入/输出缓冲器103、地址缓冲器104、接口芯片105、芯片间接线106、存储器配置切换电路107、地址缓冲器108、行译码器109、列译码器110和存储单元阵列111。
存储单元阵列由排列成矩阵形式的多个存储器单元102组成；该矩阵与行译码器109和列译码器110集成在一起，以组成存储单元阵列芯片101。接口芯片105由地址缓冲器104、输入/输出缓冲器103和存储器配置切换电路107组成；并且与存储单元阵列芯片101堆叠在一起；并通过芯片间接线106连接到存储单元阵列芯片101。
存储单元阵列芯片101的存储单元阵列111与接口芯片105的存储器配置切换电路107利用堆叠式结构的优点，通过j×k条芯片间接线106连接在一起，以实现高度并行的数据传输。由于堆叠式配置，芯片面积小于具有现有平面配置的相同容量存储器器件。另外，如图2所示，将多个存储单元阵列芯片101堆叠起来允许了面积效率的进一步增加。
接下来，将解释用于切换存储器器件的输入/输出位配置的装置。存储单元阵列111由n个存储器单元102组成。存储单元阵列111通过四位(DQ0、DQ1、DQ2、DQ3)的数据总线连接到存储器配置切换电路107，其中四位数据总线是由来自每个存储器单元102的四条芯片间接线106组成的，因此数据总线的总位数是4n。
如图3a所示，如果来自所有n个存储器单元的数据总线通过存储器配置切换电路107根据DQ被组织在一起，则输入/输出位数是4。如图3b所示，在n/2个存储器单元中排列数据总线，则得到八个输入/输出位；如图3c所示，在n/4个存储器单元中排列数据总线，则得到16个输入/输出位；并且如果来自n个存储器单元的数据总线被并行连接到输入/输出缓冲器而不进行改变，则实现了4n位的输入/输出配置，如图3d所示。
如前述解释中所述，通过使用接口芯片105上的存储器配置切换电路107来切换芯片之间的大并行数目的数据总线接线，使得存储器器件的输入/输出位配置能够在一个存储单元阵列芯片101上从4位到4n位的大范围上切换。
另外，通过在接口芯片105中的存储器配置切换电路107的数据总线上提供锁存器，预取数据，然后控制锁存器的时钟定时，实现了外部接口的双倍或四倍数据传输速率，而不用改变存储单元阵列111的时钟频率。
接下来，将参考附图解释本发明的工作示例的细节。
图4示出了根据本发明的512Mb堆叠式DRAM器件的工作示例的配置。在图4中，存储单元阵列芯片401、存储器单元402、输入/输出缓冲器403、地址缓冲器404、接口芯片405、芯片间接线406、存储器配置切换电路407、地址缓冲器408、行译码器409、列译码器410和存储单元阵列411中的每一个都分别等同于图1所示的存储单元阵列芯片101、存储器单元102、输入/输出缓冲器103、地址缓冲器104、接口芯片105、芯片间接线106、存储器配置切换电路107、地址缓冲器108、行译码器109、列译码器110和存储单元阵列111。
存储单元阵列芯片401堆叠在接口芯片405上。存储单元阵列芯片401具有四存储体配置(BL0、BK1、BK2、BK3)，每个存储体具有128Mb存储单元阵列411、行译码器409和列译码器410。接口芯片405具有存储器配置切换电路407、地址缓冲器404和输入/输出缓冲器403。存储单元阵列芯片401的存储单元阵列与接口芯片405的存储器配置切换电路407通过数据总线连接在一起，并且行译码器409和列译码器410通过地址总线连接到地址缓冲器404。这些总线中每一个都应用芯片间接线406，芯片间接线406是贯穿式(through-type)接线，它们具有穿过芯片的100μm或更短的极短距离；并且这些数据总线由于它们大约为20μm量级的大直径以及低电阻，实现了GHz数量级的高速传输。
图5示出了存储单元阵列411的详细视图，其中图5a示出了存储体部分的细节，以及图5b示出了内部配置。128Mb存储单元阵列411由32个4Mb存储器单元501组成。从每个4Mb存储器单元501延伸出四条芯片间接线406，这些芯片间接线406组成4位数据总线。4Mb存储器单元501具有4位1兆字配置，并且如图5b(关于4Mb存储器单元501的内部配置)所示，来自列译码器410的1024条数据选择线502和来自行译码器409的1024条字线503与存储器单元连接在一起，并且在数据选择线502和字线503的交叉点处的四个DQ部分DQ0、DQ1、DQ2和DQ3处具有存储单元505。
在读取数据时，由每个存储单元505的数据决定的数据线的小振幅差分信号被读出放大器504和数据放大器507转换为全振幅信号，并且被发送到四位(DQ0、DQ1、DQ2和DQ3)数据总线。在写入时，从四位数据总线将数据发送到已经在数据选择线502处被选中的四条数据线，并且数据被写入与所选中的字线503的交叉点处的四个DQ部分的存储单元505。四位数据总线通过四条芯片间接线与接口芯片405交换数据。
图6示出了在改变存储体内的输入/输出位配置时存储单元阵列411的DQ位分配。通过利用接口芯片405的存储器配置切换电路407来改变从存储单元阵列芯片401的一个存储体连接出来的128条数据总线接线的组合方式，改变了输入/输出位数。通过使用具有四个DQ的4Mb存储器单元作为最小单元，可以如图6a～6f那样分配×4、×8、×32、×64以及×128的位配置。
图7是示出了存储器接口芯片405的存储器配置切换电路702的配置的框图。存储器配置切换电路702由位切换电路708、预取切换电路701和切换控制电路706组成。位切换电路708重新排列来自存储单元阵列芯片401的数据总线接线。
图8是示出了位切换电路708的详细配置的框图。从图4和图5a所示的存储单元阵列芯片401中的4Mb存储器单元501延伸出来的四条芯片间接线406连接到图8所示的位切换电路708的四位配线单元803，并且与存储器单元一样，这些位切换电路708被配置在八个水平行和四个竖直列中，总共32个。每个配线单元803之间的连接是通过由四个晶体管的传输门组成的四开关阵列801～804实现的。另外，来自位切换电路708的接线经由预取切换电路701连接到输入/输出缓冲器412。
图9示出了其中八个4位配线单元803被水平排列在位切换电路708内的部分，其中通过在4位配线单元803之间切换4开关阵列804来切换位数。
接通图9中被方框包围的4开关阵列804能够设置图9a～9d中所示的×4、×8、×16和×32的位配置。通过将图9d所示的32位配置进一步在竖直方向连接至四行，并且然后切换放置于其间的开关阵列，使得能够设置与图6d～6f相对应的×32、×64、和×128的输入/输出位配置。
位切换电路708的切换控制信号是从切换控制电路706发送的。作为切换控制电路的一种配置，可以建议这样的配置：在切换控制电路706的接线中提供熔丝，该电路被配置为在芯片制造之后通过根据存储器配置的规格切断这些熔丝，来提供实现所希望的存储器配置的开关的控制信号。作为该配置的一种替代，也可以提出这样的配置：切换控制电路706是根据焊接选项输入信号的组合进行操作的逻辑电路，该逻辑电路被配置为在封装芯片时通过根据所希望的输入/输出位配置规格将焊接选项焊盘和封装管脚之间焊接起来，来输出实现所希望的存储器配置的开关的控制信号。
虽然在本工作示例中只示出了一个存储单元阵列芯片，但是通过采用其中多个芯片被堆叠在一起的形式，使得能够根据芯片数目增加存储器器件的存储容量，并且允许相似的存储器配置切换。另外，虽然在本工作示例中使用DRAM作为存储器器件，但是类似的配置也可以使用SRAM。
存储单元阵列芯片允许如图10所示那样将存储体数目更改为一个存储体、两个存储体或四个存储体，并且当存储单元阵列芯片的存储容量是512Mb时，取决于图11所示的存储体数目和输入/输出位数，可以有21种存储器配置。当采用具有多个存储体的配置时，可以在存储体单元中指定地址，然后对存储单元进行存取，由此，当对特定存储体中的存储单元进行存取时，可以在其他存储体中执行交错操作(诸如预充电)，或者，还可以执行用于选择字线以及激活位线的操作，以及刷新操作。结果，可以相继对存储体进行存取，而无需中断，并且传输了数据。
接下来，将解释一种无需改变存储器核心的工作频率就能切换时钟定时以及预取切换电路701中的预取数目并改变存储器器件和外部之间的数据传输速率的装置。
在图12中，来自位切换电路708的数据经由四组32位数据总线1201被发送到预取切换电路701。预取切换701具有与四组32位数据总线中每一个相对应的四个锁存电路1203、与时钟线705和控制信号线707连接的时钟控制电路1202；预取切换电路701根据经由控制信号线707发送来的控制信号来调节经由时钟线705发送来的时钟信号；并且将这些时钟信号提供给每个锁存电路1203，作为每个锁存电路1203锁存数据所依据的定时信号。
控制在预取切换电路701中锁存数据的定时，所锁存的数据被发送到输入/输出缓冲器704，并且将向外部的传输速率切换至双倍或四倍原始速率。
如图13a所示，当频率是与存储单元阵列芯片401的时钟频率相同的200MHz的时钟作为锁存器的输入并且四组32位数据总线1201的所有数据在时钟的上升时刻被发送到输入/输出缓冲器704时，输入/输出数据传输速率达到128输入/输出位处的200Mbps。当四组32位数据总线1201中的两组在时钟上升时刻被锁存且其他两组在时钟下降时刻被锁存时，数据传输速率被加倍到64输入/输出位的400Mbps(图13b)。如图13c所示，当应用于锁存器的时钟进一步被设置为相移了π/2的两个相位，并且时钟信的上升时刻和下降时刻都被用来实现四组32位数据总线在800MHz周期的定时处的锁存时，数据传输速率达到32输入/输出位、800Mbps。用于切换每个锁存电路1203的输入时钟的控制信号是从切换控制电路发送的，与用于切换输入/输出位配置的控制信号一样。这样，通过将预取数目改变为1、2和4，使得不仅能够切换输入/输出位配置，还能切换数据传输速率。

Claims (8)

1、一种堆叠式半导体存储器器件，包括：
存储单元阵列芯片，其具有存储单元阵列；
与所述存储单元阵列芯片堆叠在一起的接口芯片，其具有用于改变所述存储单元阵列的输入/输出位配置的存储器配置切换电路；和
用于连接所述存储单元阵列芯片和所述接口芯片的多条芯片间接线。
2、根据权利要求1所述的堆叠式半导体存储器器件，其特征在于：
多个存储单元阵列芯片被堆叠在一起，并且
所述存储器配置切换电路改变设置在所述堆叠在一起的多个存储单元阵列芯片中的每一个芯片上的存储单元阵列的输入/输出位配置。
3、根据权利要求1所述的堆叠式半导体存储器器件，其特征在于所述存储器配置切换电路包括：
针对每一组指定数目的组成存储单元阵列的多个存储器单元而设置的多个开关，其中每个存储器单元组的输入/输出位数根据这些开关的开关状态改变；和
位切换电路，用于通过切换所述多个开关的开关状态，来改变相应的存储器单元组的输入/输出位数。
4、根据权利要求3所述的堆叠式半导体存储器器件，其特征在于所述存储器配置切换电路包括：
多个锁存电路，每一个锁存电路都连接到多条数据总线中各自的一条，以便锁存每条数据总线中的数据，多个存储器单元组的输入/输出数据的输入和输出经过这些数据总线；和
控制电路，用于通过控制所述多个锁存电路中的锁存定时来控制输入/输出数据的位数和传输速率。
5、根据权利要求4所述的堆叠式半导体存储器器件，其特征在于所述控制电路利用位切换电路来改变存储器单元组的输入/输出位数，并且实现控制，从而使存储器单元组的输入/输出位数等于输入/输出数据的位数。
6、根据权利要求4或5所述的堆叠式半导体存储器器件，其特征在于所述控制电路配备有安装在接线中的熔丝，并且根据这些熔丝的切断状态，生成用于控制存储器单元组的输入/输出位数或者用于控制输入/输出数据位数及传输速率的信号。
7、根据权利要求4或5所述的堆叠式半导体存储器器件，其特征在于所述控制电路是根据焊接选项输入信号的组合进行操作的逻辑电路，并且生成用于控制存储器单元组的输入/输出位数或者输入/输出数据位数及传输速率的信号。
8、根据权利要求1至7中任何一项所述的堆叠式半导体存储器器件，其特征在于所述堆叠式半导体存储器器件是DRAM。
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