CN1647205A

CN1647205A - 具有非矩形存储条的存储芯片结构以及用于布置存储条的方法

Info

Publication number: CN1647205A
Application number: CNA038081091A
Authority: CN
Inventors: 全焌弦
Original assignee: Hynix Semiconductor Inc
Current assignee: Covenson wisdom N.B.868 company
Priority date: 2002-04-10
Filing date: 2003-04-10
Publication date: 2005-07-27
Anticipated expiration: 2023-04-10
Also published as: JP4559738B2; US20080002508A1; AU2003219596A1; DE10392539T5; WO2003085672A1; CN100580801C; US8305833B2; US20050226089A1; JP2005533369A; US7236420B2

Abstract

一种具有半导体芯片的半导体存储装置，每个半导体存储芯片包括能够被独立访问的多个存储条，每个存储条具有多个存储块，其中至少两个在同一存储条中彼此相邻的存储块具有不同数量的单元存储块，以使每个存储条具有非矩形形状。

Description

具有非矩形存储条的存储芯片结构以及用于布置存储条的方法

技术领域

本发明涉及一半导体存储装置；并且，更具体地涉及存储条的半导体存储芯片结构，每个存储条具有多个存储块，以及垫/控制块，以及以一空间有效的方式在一半导体存储装置中的所述存储条上布置所述存储块的一种方法。

背景技术

众所周知，一半导体存储装置通常被提供了一半导体存储芯片以及一封装。所述半导体存储芯片具有多个存储条，每个存储条要被单独地访问。典型地，所述存储装置包括例如四个存储条，并且每个存储条包括例如四个存储块。每个存储块包括多个布置成矩阵的存储单元，并且由相同的X-解码器以及Y-解码器来选择。

图1是表示所述半导体存储芯片中的一典型的存储条的平面图。例如，示出一个256兆比特的半导体存储芯片。

如所示出的，所述半导体存储芯片包括16个存储块MB，每个具有正方形或者矩形形状，并且四个存储块被指定作为一个存储条Bank_0，Bank_1，Bank_2或Bank_3。每个存储条Bank_0，Bank_1，Bank_2或Bank_3也被构造为矩形形状。每个存储块MB包括多个对应于16兆比特的单元区。所述单元区被组成四个单元存储块UMB，并且每个单元存储块UMB对应于4-兆比特存储块。每个存储块包括沿着X-轴线的X-解码器以及沿着Y-轴线的Y-解码器，以选择一个存储单元。

除了所述存储块之外，多个垫12以及一个控制块14应被设置在所述半导体存储芯片区域内。根据如图1所示的现有技术，所述垫12以及控制块14沿着X-轴线被设置在所述半导体存储芯片10的中心。众所周知，所述垫被采用以传送信号到所述半导体存储芯片10的外部电路，并且所述控制块14控制自所述存储单元的数据输入/输出以响应于从一外部电路施加的一控制信号。

图2是一个示意性的平面图，表示具有一增大尺寸的半导体存储芯片以及一常规封装之间的关系。

参考数字20表示例如使用在256兆比特半导体存储装置的实施中的所述常规的封装。参考数字22表示通过使用与所述256兆比特中使用的相同的设计规则设计的512兆比特半导体存储芯片的一存储条。

如图所示，例如，根据联合电子装置工程委员会(JEDEC)的标准封装规则，使用相同设计规则将所述具有16个存储块MB的512兆比特半导体存储芯片布置在所述常规的封装中。但是，随着所述半导体存储芯片的存储容量的增加，例如从256兆比特到512兆比特，所述半导体存储芯片尺寸在相同设计规则下被大大地增加了。结果，512兆比特半导体存储芯片的所述尺寸增加的16个存储块就不能再被布置在如图2所示的所述常规封装中。因此，为了在同一封装中布置所述半导体存储芯片，一更高技术的设计规则应该被应用。但是需要高成本和时间以开发这样一更高技术设计规则，于是有一个问题即存储器制造商不能正确并及时地向所需要的系统提供存储容量更加提高的半导体存储芯片。

另外，当所述半导体存储芯片具有正方形形状时，即该芯片中的水平长度对垂直长度的比率为1∶1时，从一晶片获得的半导体存储芯片的数量被最大化。但是，如果，如图2中所示，所述半导体存储芯片以这样一种方式形成，即该芯片中的水平长度对垂直长度的比率变为更大，则从所述晶片获得的芯片的数量可能会大大地减少。

发明内容

因此，本发明的一个目标是提供一能够高度集成存储芯片的半导体存储装置，而不用开发高技术。

根据本发明的一方面，提供了一具有半导体存储芯片的半导体存储装置，每个半导体存储芯片包括：要被单独访问的多个存储条，每个存储条具有多个存储块，其中，至少两个在同一存储条中彼此相邻的存储块具有不同数量的单元存储块，以使每个存储条具有一非矩形的形状。

根据本发明的另一方面，提供了一半导体存储装置，其具有一半导体存储芯片，该芯片被分成面积相等的为3行×6列阵列的18个区域，所述半导体存储芯片包括：一第一存储条，其包括布置在选自2^nd行×1_st列区域，2^nd行×2^nd列区域以及2^nd行×3^rd列区域的一区域，以及在1_st行×1^st列区域，1^st行×2^nd列区域和1^st行×3^rd列区域的存储块，；一第二存储条，包括布置在选自2^nd行×1^st列区域，2^nd行×2^nd列区域以及2^nd行×3^rd列区域的一区域，以及在3^rd行×1^st列区域，3^rd行×2^nd列区域以及一3^rd×3^rd列区域的存储块；一第三存储条，包括布置在选自2^nd行×4^th列区域，2^nd行×5^th列区域以及2^nd行×6^th列区域的一区域，以及在1^st行×4^th列区域，1^st行×5^th列区域以及1^st行×6^th列区域的存储块；一第四存储条，包括布置在选自2^nd行×4^th列区域，2^nd行×5^th列区域以及2^nd行×6^th列区域的一区域，以及在3^rd行×4^th列区域，3^rd行×5^th列区域以及3^rd×6^th列区域的存储块；垫和控制块，布置在选自2^nd行×1^st列区域，2^nd行×2^nd列区域，2^nd行×3^rd列区域，2^nd行×4^th列区域，2^nd行×5^th列区域以及2^nd行×6^th列区域的一区域。

根据本发明的再一方面，提供了一种用于将存储块配置为半导体装置中的半导体存储芯片的方法，包括：以多个相邻的单元存储块配置多个存储块；以及以所述相邻的存储块来配置多个存储条，其中，在同一存储条中的至少两个存储块彼此具有不同数量的单元存储块，以使每个存储条具有一非矩形的形状。

附图说明

以下结合附图对优选实施方式的描述会使本发明的上述和其他的目标和特征变得明显，其中：

图1是示出所述半导体存储芯片中的一典型存储条的平面图。

图2是一个示意性的平面图，示出一512兆比特的半导体存储芯片和一常规封装之间的关系；

图3是一平面图，示出根据本发明的第一实施方式的512兆比特DDRSDRAM芯片；

图4A是一示意性的平面图，示出具有一常规条阵列的512兆比特的半导体存储芯片和一常规封装之间的关系；

图4B是一示意性的平面图，示出具有根据本发明的条阵列的512兆比特半导体存储芯片和一常规封装之间的关系；

图5A和5B是示意性的平面图，通过改变本发明第一实施方式中的48兆比特存储块以及所述控制块的位置，来示出所述半导体存储芯片以及所述封装之间的关系；

图6是一平面图，示出根据本发明第二实施方式的一半导体存储芯片，例如一512兆比特DDR SDRAM；

图7是一示意性的平面图，示出根据本发明的第二实施方式的一半导体存储芯片以及满足常规封装尺寸的一常规封装之间的关系；

图8A和8B是示意性的平面图，通过改变图7中所述控制块的位置示出所述半导体存储芯片和所述封装之间关系；

图9是一平面图，示出根据本发明第三实施方式的一512兆比特DDRSDRAM芯片；

图10是一示意性的平面图，示出图9中的所述半导体存储芯片以及一常规封装之间的关系；

图11A和11B是示意性的平面图，通过改变根据本发明第三实施方式的所述第一和第二控制块的位置来表示所述半导体存储芯片以及所述封装之间的关系；

图12是一个示意性的平面图，示出根据如图6中所示的本发明第二实施方式的待被彼此线连接的电源引线框(power lead frame)和垫之间的互连；以及

图13是一个平面图，示出根据如图6中所示的本发明第二实施方式的数据线的配置。

具体实施方式

下文中，将参照附图详细描述根据本发明的能够将具有增加了的存储容量的半导体存储芯片封装到一常规封装中的一半导体存储装置。

为了方便，将以512兆比特双数据速率同步动态随机存储器(DDRSDRAM)为例进行描述。

1)第一实施方式

图3是一平面图，表示根据本发明第一实施方式的所述512兆比特DDR SDRAM(下文中称为一半导体存储芯片)。

如图所示，半导体存储芯片包括12个存储块，MB_0到MB_11，每个存储块包括一个沿x轴线方向的x-解码器和一个沿y轴线方向的y-解码器，它们用来选择包含在每个存储块中的一个存储单元。在这里，y轴线通常比x轴线短。每个存储条包括三个存储块MB，且半导体存储芯片包括四个存储条：Bank_0，Bank_1，Bank_2，Bank_3，其中，每个存储条能独立输出/输入存储单元中的数据。

其中的一个存储条Bank_0包括三个存储块MB_0至MB_2。第一个存储块MB_0包括六个单元存储块UMB，每个单元存储块有一8Mbit的存储单元。因此，第一个存储块MB_0对应一个48-Mbit的存储块。第二个和第三个存储块MB_1和MB_2分别包括五个单元存储块，因此，第二和第三存储块MB_1和MB_2的每一个对应一个40-Mbit的存储块。另外3个存储条：Bank_1、Bank_2、Bank_3的结构与第一存储条Bank_0的结构相似。因此，每个存储条都有一个非矩形的形状。

在48-Mbit存储块中的X-解码器形成于连续形成的六个单元存储块中的第五单元存储块和第六单元存储块之间，以便与相邻的40-Mbit存储块有相同的设计。在48-Mbit存储块中的X-解码器有两个驱动端子(在图3中没有示出)，以便由48-Mbit存储块中的X-解码器来驱动48-Mbit存储块。一个驱动端子用来驱动具有五个单元存储块的40-Mbit存储块，另一个驱动端子用来驱动其余的8-Mbit单元存储块。该48-Mbit存储块可布置在任意存储块。

如图3所示，第一存储条bank_0被布置在第二象限，第二存储条bank_1被布置在第三象限。第三存储条bank_2被布置在第一象限，第四存储条bank_3被布置在第四象限。在第一存储条bank_0和第二存储条bank_1中的48-Mbit存储块被布置在其最左边的区域，在第三存储条bank_2和第四存储条bank_3中的48-Mbit存储块被布置在其最右边的区域。

如图所示，在彼此垂直相邻的48-Mbit存储块，例如，MB_0和MB_3或MB_8和MB_11之间没有空间来提供垫和控制块。由于在垂直相对的40-Mbit存储块之间有足够的空间30，垫120和控制块140被设置在其间。即，垫120和控制块140被水平安设置在半导体存储芯片的中心区域。当x轴线被分为6个区域时，垫120和控制块140被设置在中心区域，例如，仅从第二区到第五区。

图4A是一示意性的平面图，其展示了具有常规存储条阵列的512-Mbit半导体存储芯片和常规封装之间的关系；图4B是一示意性的平面图，其展示了一个具有根据本发明的存储条阵列的512-Mbit半导体存储芯片与常规封装之间的关系。

如图所示，当用相同的设计规则时，本发明的第一实施例满足常规封装尺寸，然而，如图4A，现有技术不能满足这种封装。

图5A和图5B通过改变本发明第一实施例中的48-Mbit存储块和控制块的位置，示出半导体存储芯片和封装间的关系。图5A示出在每个存储条中的每个48-Mbit存储块被布置在半导体存储芯片的中央，图5B示出48-Mbit存储块被设置在每个存储条中的每个40-Mbit存储块之间。在这里，即使通过被分成两个或三个区域来布置垫120和控制块140，图5A和5B示出半导体存储芯片满足传统的封装尺寸。另外，与现有技术相比，根据本发明，每一晶片上得到的芯片数量增加，这是因为x轴线长度与y轴线长度的比率降低了。

2)第二实施例

图6是一平面视图，展示了根据本发明第二实施例的一半导体存储芯片，例如，512-Mbit DDR SDRAM。

如图所示，该半导体存储芯片被垂直分成3个区域，水平分成6个区域。也就是说，该半导体存储芯片被分成一个具有18个区域的3*6的块阵列。在这里，半导体存储芯片的水平轴线的长度(以下称为x轴线)长于垂直轴线(以下称为y轴线)的长度。

在y轴线的中间区域，与18个区域中的第二行和第一列的区域相对应的(2，1)区域被分为两个区域，(2a，1a)和(2b，1b)。另外，与第二行和第三列相对应的区域(2，3)被分为两个区域：(2a，3a)和(2b，3b)。被分开的上部区域(2a，1a)和(2a，3a)连同(1，1)，(1，2)，(1，3)区域被包含在第一存储条bank_0中。被分开的下部区域(2b，1b)和(2b，3b)连同(3，1)，(3，2)，(3，3)区域被包含在第二存储条bank_1中。因此，第一存储条bank_0和第二存储条bank_1具有不同于现有技术的非矩形形状。第一控制块被布置在(2，2)区域，以控制第一和第二存储条。

第三存储条Bank_2和第四存储条Bank_3与第一存储条Bank_0和第二存储条Bank_0具有相同的结构。在中间区域，区域(2，4)被分为两个区域：(2a，4a)和(2b，4b)；区域(2，6)被分为两个区域：(2a，6a)和(2b，6b)。被分开的上部区域(2a，4a)和(2a，6a)与区域(1，4)、(1，5)、(1，6)一起在第三存储条Bank_2中。被分的下部区域(2b，4b)和(2b，6b)与区域(3，4)、(3，5)、(3，6)一起被包含在第四存储条Bank_3中。因此，第三存储条Bank_2和第四存储条Bank_3具有不同于现有技术的非矩形形状。多个垫被布置在第一存储条Bank_0与第二存储条Bank_1之间和第三存储条Bank_2与第四存储条Bank_3之间。另外，第二控制块被布置在区域(2，5)，以控制第三和第四存储条：Bank_2和Bank_3。

第一存储条Bank_0包括：布置在区域(1，1)和(2a，1a)中的48Mbits的第一存储块；布置在区域(1，2)中的32Mbits的第二存储块；布置在区域(1，3)和(2a，3a)中的48Mbits的第三存储块。在第一存储块中，每个对应于8-Mbit存储块的四个单元存储块被布置在区域(1，1)中，两个单元存储块被布置在区域(2a，1a)中。

由于第二存储条Bank_1到第四存储条Bank_3的结构与第一存储条的结构相同，所以在这里缩略他们结构的细节描述。

由于每个存储条包括两个48Mbits存储块以及一个32Mbits的第三存储块，每个存储条具有一非矩形形状。并且，本发明的第二实施方式满足一常规的封装尺寸，而不用开发一改进的设计规则。

图7是一示意性的平面图，表示根据本发明的第二实施方式的所述半导体存储芯片以及满足一常规封装尺寸的一常规封装之间的关系，即使应用了与现有技术相同的规则。而且，每一个晶片将获得的半导体存储芯片的数量会增加，因为X-轴线对Y-轴线的比率被减小了。

每个存储块包括一对X-解码器和Y-解码器。在所述48兆比特存储块中的所述X-解码器形成在连续形成的六个单元存储块中的第四单元存储块以及第五单元存储块之间，以与相邻的32兆比特存储块具有类似的设计。为了以所述48兆比特存储块中的X-解码器驱动所述48兆比特存储块，所述X-解码器具有两个驱动端子(没有示出)。一个驱动端子用于驱动具有四个单元存储块的所述32兆比特存储块，并且另一个驱动端子用于驱动其余的16兆比特存储块。

多个垫PAD沿所述X-轴线被布置在第一存储条Bank_0和第二存储条Bank_1之间，以及第三存储条Bank_2和第四存储条Bank_3之间。

图8A和8B是示意性的平面图，通过改变图7中的控制块的位置表示所述半导体存储芯片以及所述封装之间的关系。所述第一控制块被布置在(2，1)区域，所述第二控制块被布置在(2，6)区域，如图8A中所示，并且与图7中不同，所述第一控制块以及所述第二控制块在图8B中被布置在(2，3)区域和(2，4)区域。

另外，图8A和8B中的所述第一到第四存储条具有非矩形的形状并且满足一常规的封装尺寸。

3)第三实施方式

图9是一个平面图，表示根据本发明第三实施方式的512兆比特DDRSDRAM芯片；

如图所示，半导体存储芯片被垂直分成3并且被水平分成6部分。也就是说，所述半导体存储芯片被等分为一具有18区域的3×6块阵列。这里，所述半导体存储芯片的水平轴线(下文中称为X-轴线)的长度比其垂直轴线(下文中称为Y-轴线)的长度长。每个存储块被布置在16个区域并且一个存储条包括四个彼此相邻的存储块。第一以及第二控制块被布置在另两个区域。

四个32兆比特存储块，每个具有四个8兆比特单元存储块，被分别布置在第一存储条Bank_0中的(1，1)，(1，2)，(1，3)和(2，1)区域。尽管每个32兆比特存储块具有一矩形形状，所述包括四个存储块的第一存储条Bank_0具有不同于所述常规存储条的非矩形形状。

四个32兆比特存储块被分别布置在第二存储条Bank_1中的(2，3)，(3，1)，(3，2)和(3，3)区域。尽管每个32兆比特存储块具有一矩形形状，所述包括四个存储块的第二存储条Bank_1具有不同于所述常规存储条的非矩形形状。第一控制块被布置在由第一存储条Bank_0和第二存储条Bank_1围绕的(2，2)区域。

所述第三存储条Bank_2和所述第四存储条Bank_3被与所述第一以及第二存储条Bank_0和Bank_1类似地配置。所述第二控制块被布置在由第三存储条Bank_2和第四存储条Bank_3围绕的(2，5)区域。

并且，每个存储块包括一对沿着X-轴线的X-解码器以及沿着Y-轴线的Y-解码器。属于同一存储条的垂直相邻的32兆比特存储块彼此分享所述X-解码器。

多个垫沿着所述半导体存储芯片的中心被布置在所述第一存储条Bank_0和所述第二存储条Bank_1之间，以及在所述第三存储条Bank_2和所述第四存储条Bank_3之间。

也就是，一个存储条包括四个32兆比特存储块并且其形状为非矩形形状。

图10是一个示意性的平面图，表示图9中的所述半导体存储芯片以及一常规封装，满足根据本发明的第三实施方式的一常规的封装尺寸。

图11A和11B是示意性的平面图，通过改变根据本发明第三实施方式的所述第一和第二控制块的位置来表示所述半导体存储芯片和所述封装之间的关系。

如图11A中所示，第一控制块被布置在(2，1)区域，所述第二控制块被布置在(2，6)区域，不同于图9中的所述阵列。另外，第一控制块也可以被布置在(2，3)区域，所述第二控制块也可以被布置在(2，4)区域，如图11B中所示。根据本发明的第三实施方式，所述存储条Bank_0到Bank_3具有非矩形形状，并且所述半导体存储芯片满足一常规的封装尺寸，因此，当应用同样的规则时，不需要扩展用于具有一增加的存储容量的半导体存储芯片的所述封装的X-轴线。

由于所述存储条被制成非矩形形状而不是规则的矩形形状，所以存储容量增加的半导体存储芯片能够满足所述常规的封装尺寸。因此，可制出低成本、高效率的半导体存储芯片。

以下将描述待在上述结构中应用的多个垫的阵列，电源线以及数据线。

图12是一示意性的平面图，表示根据如图6中所示的本发明第二实施方式的将彼此线连接的电源引线框和垫之间的互连。

参考符号1a，1b和1c表示用于VSS的引线框，参考符号2a，2b和2c表示用于VDD的引线框。另外，参考符号3表示垫，参考符号4表示电线。

通常，一SDRAM具有三对VDD和VSS的封装针。如图12所示，所述电源引线框被布置在所述半导体存储芯片的左侧和右侧以及中间部分。并且定位在所述半导体存储芯片的中间部分的所述引线框1b和2b通过双向扩展所述引线框到所述X-轴线而形成为与三对VDD和VSS引线连接。在图6中，不需要在所述区域(2a，3a)和(2b，3b)之间，以及在所述区域(2a，4a)和(2b，4b)之间形成用于所述引线框的电源总线。另外，上面的引线框可以被应用到图3和9的实施方式中。

布置在所述芯片的一晶片级中的所述电源线被构造为在所述芯片的所述存储块上的一平面网孔类型。如果所述电源线或者信号线被布置在所述Y-解码器的输出线之间，所述电源线或者信号线可以被连接在所述第一控制块和所述第二控制块之间。因此，不需要在所述区域(2a，3a)以及(2b，3b)之间，以及在所述区域(2a，4a)以及(2b，4b)之间形成所述电源线或者信号线，于是由所述垫以及所述控制块占据的空间可以被减少。

图13是一平面图，表示根据如图6中所示的本发明第二实施方式的数据线的配置。

通常，一存储阵列的数据线被连接到Y-解码器中的一检测放大器。用于每个存储条的数据线被连接到一公用数据线。此时，为了减少由于所述线导致的数据延迟，每个存储条的左数据线7a被连接到左数据垫3a，并且每个存储条的右数据线7b被连接到右数据垫3b，如图13中所示。

由于所述半导体存储芯片具有平面非矩形形状的存储条，存储容量增加的半导体存储装置可以被应用到所述常规的封装而不用开发改进的设计规则。也就是说，所述半导体存储芯片可以以低成本来提供。

另外，由于不需要扩展所述封装尺寸，即特别是X轴线，以获取高存储容量的所述半导体存储芯片，可有效地减小所述半导体存储芯片的所述X轴线以及所述Y轴线之间的比率。因此，增加了每个所述晶片所获得的芯片的数量。

另外，由于每个存储条的X-解码器的数量可以被减少，由所述X-解码器占据的面积也可以被减少。

尽管本发明已经参照特定实施方式进行了描述，对于本专业技术人员来说，很明显可以在不脱离后面的权利要求所限定的本发明的精神和范围内进行各种变化和修改。

Claims

1.一种具有半导体芯片的半导体存储装置，每个半导体存储芯片包括：

能够被独立访问的多个存储条，每个存储条具有多个存储块，其中至少两个在同一存储条中彼此相邻的存储块具有不同数量的单元存储块，以使每个存储条具有非矩形形状。

2.如权利要求1所述的半导体存储装置，还包括布置在相邻存储条之间的空闲空间中的多个垫和控制块。

3.如权利要求1所述的半导体存储装置，其中每个存储块包括一对X-解码器以及Y-解码器。

4.如权利要求1所述的半导体存储装置，其中每个存储条包括奇数个存储块。

5.如权利要求1所述的半导体存储装置，其中所述半导体存储芯片的总存储区域被分成四个存储条，其中四个存储条被分别布置到所述半导体存储芯片的第一，第二，第三以及第四象限。

6.如权利要求5所述的半导体存储装置，其中每个存储条包括：

第一存储块，其具有第一数量的单元存储块；

第二存储块，其具有第二数量的单元存储块，所述第二数量小于所述第一存储块的数量；以及

第三存储块，其具有第二数量的单元存储块。

7.如权利要求6所述的半导体存储装置，其中布置在所述第二和第三象限的存储条的第一存储块被布置在所述半导体存储芯片的最左边的区域，而布置在所述第一和第四象限的存储条的第一存储块被布置在所述半导体存储芯片的最右边的区域。

8.如权利要求7所述的半导体存储装置，还包括布置在相邻的第二存储块之间的多个垫和控制块，其属于不同的存储条，其中所述垫被布置在所述相邻的第一存储块之间。

9.如权利要求6所述的半导体存储装置，其中通过使每个存储条的每个第一存储块在所述半导体存储芯片的中心区域中相邻而对其进行布置。

10.如权利要求9所述的半导体存储装置还包括布置在相邻的第二存储块之间的多个垫和控制块，其属于不同的存储条，其中所述垫被布置在所述相邻的第一存储块之间。

11.如权利要求6所述的半导体存储装置，其中每个存储条的每个第一存储块被分别布置在每个存储条的中心区域中。

12.如权利要求11所述的半导体存储装置，还包括布置在相邻的第二存储块之间的多个垫和控制块，其属于不同的存储条，其中所述垫被布置在所述相邻的第一存储块之间。

13.如权利要求6所述的半导体存储装置，其中每个第一，第二以及第三存储块分别具有一对X-解码器以及Y-解码器，并且所述第一存储块中的所述X-解码器的一最终驱动端子被分成两个驱动端子。

14.如权利要求6所述的半导体存储装置，其中所述第一存储块包括六个8兆比特单元存储块，而所述第二存储块以及所述第三存储块包括五个8兆比特单元存储块。

15.如权利要求5所述的半导体存储装置，其中每个存储条包括：

第一存储块，其具有第一数量的单元存储块；

第三存储块，其具有第一数量的单元存储块。

16.如权利要求15所述的半导体存储装置，其中布置在所述第二和第三象限的存储条的所述第二存储块被布置在所述半导体存储芯片的最左边的区域，而布置在所述第一和第四象限的存储条的所述第二存储块被布置在所述半导体存储芯片的最右边的区域。

17.如权利要求16所述的半导体存储装置还包括布置在相邻的第二存储块之间的多个垫和控制块，其属于不同的存储条，其中所述垫还被布置在所述相邻的第一存储块之间。

18.如权利要求15所述的半导体存储装置，其中每个存储条的每个第二存储块被相邻布置在所述半导体存储芯片的中心区域。

19.如权利要求18所述的半导体存储装置，还包括布置在相邻的第二存储块之间的多个垫和控制块，其属于不同的存储条，其中所述垫还被布置在所述相邻的第一存储块之间。

20.如权利要求15所述的半导体存储装置，其中每个存储条的每个第二存储块被分别布置在每个存储条的一中心区域中。

21.如权利要求20所述的半导体存储装置，还包括布置在相邻的第二存储块之间的多个垫和控制块，其属于不同的存储条，其中所述垫还被布置在所述相邻的第一存储块之间。

22.如权利要求15所述的半导体存储装置，其中每个所述第一，第二和第三存储块分别具有一对X-解码器和Y-解码器，并且所述第一和第三存储块中的所述X-解码器的一最终驱动端子被分成两个驱动端子。

23.如权利要求15所述的半导体存储装置，其中每个所述第一和第三存储块包括六个8兆比特单元存储块，并且所述第二存储块包括五个8兆比特单元存储块。

24.一半导体存储装置，其具有一半导体存储芯片，所述半导体存储芯片被分成面积相等的为3行×6列阵列的18个区域，所述半导体存储芯片包括：

第一存储条，包括布置在选自2^nd行×1^st列区域，2^nd行×2^nd列区域和2^nd行×3^rd列区域的一区域，以及在1^st行×1^st列区域，1^st行×2^nd列区域和1^st行×3^rd列区域的存储块；

第二存储条，包括布置在选自2^nd行×1^st列区域，2^nd行×2^nd列区域和2^nd行×3^rd列区域的一区域，以及在3^rd行×1^st列区域，3^rd行×2^nd列区域和3^rd×3^rd列区域的存储块；

第三存储条，包括布置在选自2^nd行×4^th列区域，2^nd行×5^th列区域和2^nd行×6^th列区域的一区域，以及在1^st行×4^th列区域，1^st行×5^th列区域和1^st行×6^th列区域的存储块；

第四存储条，包括布置在选自2^nd行×4^th列区域，2^nd行×5^th列区域和2^nd行×6^th列区域的一区域，以及在3^rd行×4^th列区域，3^rd行×5^th列区域和3^rd×6^th列区域的存储块；

垫和控制块，布置在选自2^nd行×1^st列区域，2^nd行×2^nd列区域，2^nd行×3^rd列区域，2^nd行×4^th列区域，2^nd行×5^th列区域和2^nd行×6^th列区域的一区域。

25.如权利要求24所述的半导体存储装置，其中在同一存储条中的所述相邻的存储块之间的X-解码器被彼此共享。

26.如权利要求24所述的半导体存储装置，其中所述垫被布置在所述第一和第二存储条以及所述第三和第四存储条之间。

27.一种用于将存储块布置成一半导体装置中的半导体存储芯片的方法，包括：

以多个相邻的单元存储块来配置多个存储块；以及

以相邻的存储块来配置多个存储条，其中在同一存储条中至少两个存储块彼此具有不同数量的单元存储块，以使每个存储条具有一非矩形的形状。

28.如权利要求27所述的方法，其中垫和控制块被布置在相对具有较小数量单元存储块的所述存储块之间。