CN1862811A - 叠置半导体存储器件 - Google Patents

叠置半导体存储器件 Download PDF

Info

Publication number
CN1862811A
CN1862811A CNA200610079852XA CN200610079852A CN1862811A CN 1862811 A CN1862811 A CN 1862811A CN A200610079852X A CNA200610079852X A CN A200610079852XA CN 200610079852 A CN200610079852 A CN 200610079852A CN 1862811 A CN1862811 A CN 1862811A
Authority
CN
China
Prior art keywords
flex circuit
memory device
semiconductor memory
encapsulation
stacked semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA200610079852XA
Other languages
English (en)
Inventor
S·穆夫
H·施勒特
S·拉胡拉姆
S·佐尔德耶维克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1862811A publication Critical patent/CN1862811A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种叠置半导体存储器件(100)包括存储器件接触(101)，以将叠置半导体存储器件向外连接至印刷电路板。在双重或四重叠置结构中，叠置半导体存储器件包括叠置于第二封装(120)上方的第一封装(110)。优选将第一和第二封装设计为FBGA封装，其每一个包括封装接触(111、121)。通过提供第一和第二柔性电路结构(130、140)将第一和第二封装(110、120)的封装接触(111、121)连接至存储器件接触(101)，获得了对称的叠置封装结构。该对称的叠置封装结构可以以改善的信号完整性通过叠置半导体存储器件(100)和控制芯片(200)之间的印刷电路板的总线(400)传输信号，即使总线的频率或叠置半导体存储器的负载有所增加。

Description

叠置半导体存储器件
技术领域
本发明涉及一种叠置半导体存储器件，尤其涉及一种双重或四重叠置半导体存储器件。本发明还涉及一种包括叠置半导体存储器件的半导体存储模块。
背景技术
图1示出了设计例如作为缓冲的DIMM(双列直插式存储模块)的半导体存储模块1000。该存储器模块包括半导体存储器件100和控制器件200。该控制器件200和半导体存储器件设置在印刷电路板300的顶和底表面上。控制器件200借助于控制器件接触201固定在印刷电路板300上。以相同的方式，半导体存储器件借助于存储器件接触101固定在印刷电路板300上。控制器件接触201和存储器件接触101形成为例如引线、突起或焊球。
如果是缓冲的DIMM，则借助于控制器件200屏蔽集成半导体存储器件免受外部环境影响。控制器件200与存储控制器连通，并响应存储控制器命令控制对半导体存储器件100的读和写访问。由控制器件200产生的控制信号通过位于印刷电路板300内部的总线结构400传输至半导体器件100中的每一个，其中控制器件例如设计为HUB芯片。为了简单，图1只示出了一个总线400。在实际实施例中，将几个总线线路提供在印刷电路板内部用于在控制器件200和半导体存储器件100之间传输数据、控制、地址和时钟信号，其中几个总线例如是DQ(数据队列)-总线线路、CA(命令地址)-总线线路以及CTRL(控制)-总线线路和CLK(时钟)-总线线路。
为了提高半导体存储模块的密度，半导体存储器件100不只包括在其外壳内部的一个单个集成半导体存储芯片，还通常包括两个或更多个半导体存储芯片。图2示出了设置在集成半导体存储器件100的外壳中一个的内部以提高带缓冲器的DIMM的密度的叠置封装结构。将封装110叠置于封装120上方。封装110/120中的每一个都具有顶表面T110/T120和底表面B110/B120。集成半导体存储芯片112/122通常粘贴在封装110/120内部的地平面上。如果是双叠层设计的话，则只将一个集成半导体存储芯片设置在每个封装110或120中。如果是四重叠置设计的话，则将两个集成半导体存储芯片设置在每个封装110或120中。每一个集成半导体存储芯片都通过衬底至引线接合114/124连接到接触垫113/123。
图3示出了包括在每一个集成半导体存储芯片112和122的存储单元阵列SZF的简化示意图。存储单元SZ设置在存储单元阵列中，由行和列以矩阵形式构成于字线WL和位线BL之间。单个DRAM(动态随机存取存储器)单元SZ包括能够借助于选择晶体管AT连接至位线BL中一条的存储电容器SC。选择晶体的控制连接连接至字线中的一条。对于对DRAM存储单元的读或写访问，通过使用在字线上的适当控制信号将其激活来接通选择晶体管，以使存储电容器通过选择晶体管的导电路径连接至位线。根据存储电容器的电荷状态，该状态对应于存储在存储单元中的逻辑信息项，位线对比于预充电电位经历电位上升或电位下降，其中，在读或写访问之前，通常存储单元阵列中的位线充电已至该预充电电位。连接至位线的读出放大器放大位线电位的比较小的上升或下降，以产生高或低电压电位。如果是读访问的话，则表示数据信号的逻辑高电平的高电压电位或表示数据信号的逻辑低电平的低电压电位通过总线结构400从叠置的半导体存储器件100传递至与DIMM的外界环境连通的控制器件200。
封装110的接触垫113位于封装110的底表面B110上。封装110的每一个接触垫都连接至封装110的封装接触111。以相同的方式，封装120的接触垫123位于封装120的底表面B120上。封装120的每一个接触垫都连接至封装120的封装接触121。将未充满材料160设置在图2中的封装120的封装接触121之间。为了简单，仅示出了位于封装接触121之间的未充满材料，但是通常也将其提供于封装接触111之间。
封装接触111借助于导电轨迹131连接至存储器件接触101。该导电轨迹优选设置在柔性电路结构130的表面上。在柔性电路结构130的一端处与封装接触111接触的区域借助于粘合剂150粘贴在封装120的顶表面T120上，而在柔性电路结构130的另一端处的区域位于封装120的封装接触121和集成半导体存储器件100的存储器件接触101之间。柔性电路结构130围绕封装120的横向侧边弯曲，并与在图2中示出为焊球的封装110的封装接触111和在图2的实施例中也设计为焊球的半导体存储器件100的存储器件接触101电连接。与封装接触111相反，封装120的封装接触121通过柔性电路结构130恰恰与半导体存储器件接触101相分离。因此，与封装接触111相反，可将封装接触121看作“直接地”连接至存储器件接触101。
图4A、4B、4C和4D示出了200MHz的频率处四重叠置结构中充分缓冲的DIMM的数据信号的可见图形。图4A示出了在DQ-总线上传输并由封装110内部的第一集成半导体存储芯片产生的数据信号的可见图形。图4B示出了在DQ-总线上传输并由封装110内部的第二集成半导体存储芯片产生的数据信号的可见图形。表示在DQ-总线上的信号完整性的测量的可见图形的孔径具有对图4A 69％的值和对图4B 70％的值。
图4C示出了在DQ-总线上传输并由位于封装120内部的第一集成半导体存储芯片产生的数据信号的可见图形。图4D示出了在DQ-总线上传输并由位于封装120内部的第二集成半导体存储芯片产生的数据信号的可见图形。图4C和4D可见图形中的每一个都具有52％的孔径。尤其是对于由底封装120内部的集成半导体存储芯片中的一个产生的信号数据，该低孔径值表示DQ-总线上差的信号完整性。
如果信号如数据、地址或命令信号借以在总线结构400上驱动的频率增长的话，则数据信号的信号完整性降低。对信号完整性的进一步影响表示连接到总线结构400的集成半导体存储器件的负载。如果取决于集成在封装中的芯片数目的负载增加的话，则在总线结构上的信号完整性变劣。如果使用叠置DRAM结构的话，则会增加每个集成半导体存储器件的负载。如果是双重叠置(4R×8)DIMM结构的话，则必须每条总线线路驱动四个单独的集成半导体存储芯片的负载。如果是四重叠置(8R×8)DIMM结构的话，则必须每条总线线路驱动八个单独的集成半导体存储芯片的负载。
如图2中所示，当前封装技术是仅使用一个柔性电路结构以将包括上部芯片/管芯112(双重叠置)或上部双芯片/管芯(四重叠置)的上部封装110连接至存储器件接触101。负载不平衡导致底封装120  “直接”焊接到焊球101上，并导致了上部封装110通过弯曲的柔性电路结构130的长的柱脚长度连接至焊球101。由于该不对称性，在封装位于叠置半导体存储器件的外壳内部的实施例中，尤其是对于由在底封装120内部的集成半导体存储芯片产生的数据、地址和控制信号，在控制器件和叠置半导体存储器件之间的总线上，由于反射，存在着可见衰减的倾向性。
US6,576,922B1描述了叠置了一个CSP的两个CSP(芯片级封装集成电路)，设置在两个-高CSP叠置或模块中。该两个CSP与一对柔性电路连接。该对柔性电路中的每一个都围绕模块的下部CSP的各自相对的横向边缘部分缠绕。该柔性电路对连接和上部和下部CSP，并提供模块和应用环境如印刷引线板(PWB)之间的热和电性的连接路径。
发明内容
本发明的目的是规定一种叠置半导体存储器件，该半导体存储器件允许在连接至该叠置半导体存储器件的总线上以高的信号完整性传输信号。本发明的另一目的是规定一种半导体存储模块，该半导体存储模块允许在连接至叠置半导体存储器件的总线上以高信号完整性传输信号。
涉及到叠置半导体存储器件的上述目的通过借助于一种叠置半导体存储器件来实现，该叠置半导体存储器件包括用于向外连接所述叠置半导体存储器件的存储器件接触，具有顶表面和底表面并包括设置在所述底表面上的至少一个第一封装接触的第一封装，具有顶表面和底表面并包括设置在第二封装的所述底表面上的至少一个第二封装接触的第二封装。而且，该叠置半导体存储器件包括第一导电轨迹和第二导电轨迹。第一封装叠置在第二封装上方。第一封装接触借助于所述第一导电轨迹连接至所述存储器件接触，而所述第二封装接触借助于所述第二导电轨迹连接至所述存储器件接触。
尽管存储器件接触位于第二封装接触正下方，但是第二封装接触并不“直接”焊接到存储器件接触。根据本发明，第二封装接触和存储器件接触之间的电连接是通过提供第二导电轨迹来实现的，因此该第二导电轨迹是一种“伪”导电轨迹。通过使用第一导电轨迹来将第一封装接触连接至存储器件接触并通过使用第二导电轨迹将第二封装接触连接至存储器件接触，获得了一种对称的叠置封装结构。该对称的叠置封装结构能够在连接于控制器件和叠置半导体存储器件之间的总线上达到高信号完整性，该总线例如是DQ-总线、CA-总线、CTRL-或CLK-总线。即使总线上的频率增加或即使叠置半导体存储器件的负载由于使用双重或四重叠置结构增加，该对称叠置封装结构也允许在叠置半导体存储器件和控制器件之间的总线上传输数据、地址、控制和时钟信号。
根据叠置半导体存储器件的另一特征，将所述第一和第二导电轨迹中的每一个都形成为柔性导电轨迹。
为了获得对称的叠置半导体存储器件，优选所述第一和第二导电轨迹中的每一个都设计成相同的长度和相同的电阻。
在叠置半导体存储器件的实施例中，所述第一和第二导电轨迹中的每一个都具有50欧姆的电阻。
在叠置半导体存储器件的优选实施例中，所述第一和第二导电轨迹中的每一个都具有90欧姆的电阻。
根据叠置半导体存储器件的特征，该叠置半导体存储器件包括第一和第二柔性电路结构。将第一导电轨迹形成为所述第一柔性电路结构的导电层。将第二导电轨迹形成为所述第二柔性电路结构的导电层。
根据叠置半导体存储器件的另一实施例，所述第一和第二柔性电路结构中的每一个都包括非导电层、第一接触垫和第二接触垫。所述第一柔性电路结构的导电层设置在所述第一柔性电路结构的所述非导电层上。所述第一柔性电路结构的第一接触垫设置在所述第一柔性电路结构的所述导电层的一区域上。所述第一柔性电路结构的第二接触垫设置在所述第一柔性电路结构的所述导电层的一区域上。所述第二柔性电路结构的导电层设置在所述第二柔性电路结构的所述非导电层上。所述第二柔性电路结构的第一接触垫设置在所述第二柔性电路结构的所述导电层的一区域上。所述第二柔性电路结构的第二接触垫设置在所述第二柔性电路结构的所述导电层的一区域上。
根据叠置半导体存储器件的特征，第一柔性电路结构的第一接触垫连接至所述第一封装接触。所述第一柔性电路结构的第二接触垫连接至所述存储器件接触。所述第二柔性电路结构的第一接触垫连接至所述第二封装接触。所述第二柔性电路结构的第二接触垫连接至所述第一柔性电路结构的所述第二接触垫。
在叠置半导体存储器件的另一实施例变形中，一区域借助于粘合剂粘在所述第二封装的所述顶表面上，其中该区域是设置在所述第一柔性电路结构的所述导电层的所述区域下方的所述第一柔性电路结构的所述非导电层的区域，在该区域处设置了所述第一柔性电路结构的所述第一接触垫。第一柔性电路结构以所述第一柔性电路结构的所述第二接触垫连接至所述存储器件接触的这样一种方式弯曲。设置在所述第二柔性电路结构的所述导电层的所述区域下方的所述第二柔性电路结构的所述非导电层的区域，该区域处设置了所述第二柔性电路结构的所述第一接触垫，借助于粘合剂粘在设置在所述第二柔性电路结构的所述导电层的所述区域下方的所述第二柔性电路结构的所述非导电层的一区域上，在该区域处设置了所述第二柔性电路结构的所述第二接触垫。
根据叠置半导体存储器件的另一设计，所述第一和第二柔性电路结构中的每一个都形成为单侧柔性电路、双侧柔性电路、多层柔性电路或刚性-弯曲电路(rigid-flex circuit)。
根据叠置半导体存储器件的另一特征，所述第一和第二柔性电路结构的所述导电层中的每一个都由铜制成。所述第一和第二柔性电路结构的所述非导电层中的每一个都由聚酰胺(polymide)制成。
根据叠置半导体存储器件的一种发展，所述第一封装接触和所述第二封装接触中的每一个都被设计为焊球或凸起。
优选所述第一和第二封装中的每一个都被设计为窄节距球栅阵列封装。
在叠置半导体存储器件的另一改进中，所述第一和第二封装中的每一个都包括至少一个集成半导体存储芯片。如果是DRAM芯片的话，则所述集成半导体存储芯片包括动态随机存取存储单元。
涉及半导体存储模块的目的通过包括所述叠置半导体存储器件中至少一种的半导体存储模块实现。
在半导体存储模块的优选实施例中，其包括控制器件、印刷电路板和至少一个总线结构。叠置半导体存储器件和所述控制器件安装在所述印刷电路板上。设计控制器件，以使其借助于通过所述总线结构传输的控制信号控制对所述叠置半导体存储器件的读和写访问。
根据另一优选实施例，将半导体存储模块设计为双列直插式存储模块。
附图说明
以下参考示出了本发明示范性实施例的附图更详细地解释本发明。
附图中：
图1示出了根据本发明的半导体存储模块的实施例，
图2示出了根据现有技术设计的叠置半导体存储器件，
图3示出了存储单元阵列的实施例，
图4A至4D示出了根据现有技术设计的在连接至叠置半导体存储器件的总线上的数据信号的可见图形，
图5示出了根据本发明的叠置半导体存储器件的实施例，
图6A和6B示出了根据本发明的第一和第二柔性电路结构的层状结构的实施例，
图7A至7D示出了在连接至叠置半导体存储器件的总线上的数据信号的可见图形，其中每个导电轨迹的电阻为50欧姆，
图8A至8D示出了在连接至叠置半导体存储器件的总线上的数据信号的可见图形，其中每个导电轨迹的电阻为90欧姆。
具体实施方式
图5示出了根据本发明叠置半导体存储器件的封装结构。用相同的参考符号表示图2和5的相同部件。根据双重叠置结构，封装110包括集成半导体存储芯片112。在四重叠置结构中，封装110包括两个集成半导体存储芯片。集成半导体存储芯片112优选包括存储单元阵列，如图3中示出的，具有DRAM单元，并通过衬底与管芯引线接合114连接至位于封装110的底表面B110处的接触垫113。优选将封装110形成为FBGA(窄节距球栅阵列)封装。其具有形成为凸起或焊球的封装接触111的阵列。
叠置在封装110下方的封装120由相同的结构形成。其包括一个集成半导体存储芯片或两个集成半导体存储芯片，这取决于双重或四重叠置封装结构。集成半导体存储芯片122通过衬底与管芯引线接合124连接至位于封装120的底表面B120处的接触垫123。优选将封装120形成为FBGA封装。其具有在底表面B120处的封装接触121的阵列。可将该封装接触121设计为凸起或焊球。
为了将封装110的焊球111连接至存储器件接触101，提供柔性电路结构130。将接触垫131设置在柔性电路结构130的第一端处的区域上。借助于粘合剂150将在柔性电路结构130的第一端下方的区域粘至封装120的顶表面T120。将另一接触垫132设置在柔性电路结构130的第二端处的区域上。封装110的焊球111通过接触垫131、通过设置在柔性电路结构130的表面上的导电轨迹133和通过接触垫132连接到存储器件接触101。为了这一目的，柔性电路结构130围绕下部叠置封装120的横向侧弯曲。
为了将封装120的焊球121连接至存储器件接触101，焊球121不“直接”焊接至焊球101，而是通过“伪”柔性电路结构140连接至焊球101。其包括设置在柔性电路结构140的第一端处的区域上的接触垫141和设置在柔性电路结构140的第二端处的区域上的接触垫142。该接触垫141和接触垫142通过设置在柔性电路结构140的表面上的导电轨迹143连接。
优选形成与柔性电路结构130具有相同特性的柔性电路结构140。借助于实例，建议柔性电路结构130和140的导电轨迹133和143具有相同的长度和相同的电阻。焊球121通过接触垫141、通过在柔性电路结构140的表面上的导电轨迹143和通过接触垫142连接到焊球101。以与完成柔性电路结构130的方式相同的方式，柔性电路结构140也是弯曲的。位于柔性电路结构140的第一端处的区域和第二端处的区域之间的区域填充有粘合剂170。
图6A更详细地示出了柔性电路结构130的层状结构粘贴在封装120的顶表面上的区域。导电层133设置在非导电层134上。接触垫131设置在导电层133上。导电层包括导电轨迹，该导电轨迹将接触垫131连接至接触垫132。其例如由铜构成。非导电层134例如由聚酰胺(polymide)构成。根据图6A中示出的实施例，将柔性电路结构130形成为单侧柔性电路。然而，其也可以被设计为双侧柔性电路、多层柔性电路或刚性柔性电路(rigid flexible circuit)。
图6B示出了柔性电路结构130和柔性电路结构140在焊球接触121下方的一区域中的层状结构。在图6B中也将柔性电路结构140示出为单侧柔性电路，但是其也可以设计为双侧柔性电路、多层柔性电路或刚性柔性电路。接触垫141设置在导电层143的顶部上，该导电层143例如由铜制成。根据单侧设计，导电层143设置在非导电层144上，该非导电层144例如由聚酰胺(polymide)制成。柔性电路结构140以小半径弯曲以使非导电层144的位于导电层143上设置接触垫141的区域的下方的区域和非导电层144的位于导电层143上设置接触垫142的区域的区域设置为彼此相对。由于该小弯曲半径，柔性电路结构140具有小的U-型形状。通过粘合剂170将彼此相对设置的非导电层144的区域固定到一起。
为了将接触垫142连接至焊球101中的一个，接触垫142与柔性电路结构130的导电层133接触，还通过导电层133电连接至接触垫132。为了使接触垫142连接至导电层133，例如通过蚀刻工艺移除设置在接触垫132下方的区域中的非导电层134，以使接触垫142通过小窗口与导电层133接触。
通过使用“伪”柔性电路结构140以将下部叠置封装120的封装接触121电连接到存储器件接触101，获得了对称的叠置封装结构。
图7和8示出了表征当通过根据本发明的对称叠置封装结构和控制器件200之间的总线结构传输数据信号时信号完整性的可见图形。
图7A示出了通过位于封装110内部的第一半导体存储器产生的在DQ-总线上的数据信号的可见图形。图7B示出了通过也位于封装110内部的第二半导体存储器产生的在DQ-总线上的数据信号的可见图形。对于这两个数据信号，可见图形示出了约67％的孔径。
图7C示出了由设置在封装120内部的第一半导体存储器产生的DQ-总线上的数据信号的可见图形。图7D示出了由设置在封装120内部的第二半导体存储器产生的DQ-总线上的数据信号的可见图形。对于这两个数据信号，可见图形示出了67％的孔径。对于根据现有技术的叠置封装结构，如图2中所示，由下部封装120内部的集成半导体存储器中的一个产生的数据信号的孔径仅有约52％。
图7A至7D示出了表征对于50欧姆电阻的柔性电路结构130和140的导电轨迹的信号完整性的可见图形。图8A至8D示出了表征对于约90欧姆电阻的柔性电路结构130和140的导电轨迹的信号完整性的可见图形。
图8A示出了由第一半导体存储器产生的DQ-总线上的数据信号的可见图形，而图8B示出了由第二存储器产生的DQ-总线上的数据信号的可见图形。该第一和第二半导体存储器都位于封装110内部。对于这两个数据信号，可见图形具有约71％的孔径。
图8C示出了由第一半导体存储器产生的DQ-总线上的数据信号的可见图形，而图8D示出了由第二半导体存储器产生的DQ-总线上的数据信号的可见图形。第一和第二存储器都位于封装120内部。对于这两个数据信号，可见图形都具有约71％的孔径。
柔性电路结构130和140的导电轨迹133和143的不同电阻之间的对比显示出：如果柔性电路结构130的导电轨迹133的电阻和“伪”柔性电路结构140的导电轨迹143的电阻从50欧姆增长到90欧姆的话，则会进一步提高信号的完整性。
参考符号的列表
100       叠置半导体存储器件
101       存储器件接触
110       第一封装
111       第一封装的封装接触
112       第一封装的集成半导体存储芯片
113       第一封装的接触垫
114       衬底与管芯引线接合
120       第二封装
121       第二封装的封装接触
122       第二封装的集成半导体存储器
123       第二封装的接触垫
124       第二封装的衬底与管芯引线接合
130       柔性电路结构
131、132  柔性电路结构130的接触垫
133       第一柔性电路结构的导电层
134       第一柔性电路结构的非导电层
140       柔性电路结构
141、142  柔性电路结构140的接触垫
143       第二柔性电路结构的导电层
144       第二柔性电路结构的非导电层
150、170  粘合剂
160       未充满材料
200       控制电路
201       控制器件的接触
300P      刷电路板
400       总线结构
AT        选择晶体管
BL        位线
SC        存储电容器
SZ        存储单元
SZF       存储单元阵列
WL        字线

Claims (21)

1.一种叠置半导体存储器件，包括：
存储器件接触(101)，用于向外连接所述叠置半导体存储器件(100)，
第一封装(110)，具有顶表面(T110)和底表面(B110)，并包括设置在所述底表面(B110)处的至少一个第一封装接触(111)，
第二封装(120)，具有顶表面(T120)和底表面(B120)，并包括设置在所述第二封装的所述底表面(B120)处的至少一个第二封装接触(121)，
第一导电轨迹(133)，
第二导电轨迹(143)，
其中所述第一封装(110)叠置在所述第二封装(120)上方，
其中所述第一封装接触(111)借助于所述第一导电轨迹(133)连接至所述存储器件接触(101)，所述第二封装接触(121)借助于所述第二导电轨迹(143)连接至所述存储器件接触(101)。
2.根据权利要求1的叠置半导体存储器件，其中所述第一和第二导电轨迹(133、143)中的每一个形成为柔性导电轨迹。
3.根据权利要求1或2的叠置半导体存储器件，
其中以相同的长度和相同的电阻来设计所述第一和第二导电轨迹(133、143)中的每一个。
4.根据权利要求1至3之一的叠置半导体存储器件，
其中所述第一和第二导电轨迹(133、143)的每一个具有50欧姆的电阻。
5.根据权利要求1至3之一的叠置半导体存储器件，
其中所述第一和第二导电轨迹(133、143)的每一个具有90欧姆的电阻。
6.根据权利要求1至5之一的叠置半导体存储器件，包括
第一和第二柔性电路结构(130、140)，
其中将所述第一导电轨迹形成为所述第一柔性电路结构(130)的导电层(133)，和将所述第二导电轨迹(143)形成为所述第二柔性电路结构(140)的导电层(143)。
7.根据权利要求6的叠置半导体存储器件，其中
所述第一和第二柔性电路结构(130、140)中的每一个包括非导电层(134、144)、第一接触垫(131、141)和第二接触垫(132、142)，
所述第一柔性电路结构的所述导电层(133)设置于所述第一柔性电路结构的所述非导电层(134)处，
所述第一柔性电路结构的所述第一接触垫(131)设置于所述第一柔性电路结构(130)的所述导电层(133)的一区域处，
所述第一柔性电路结构的所述第二接触垫(132)设置于所述第一柔性电路结构(130)的所述导电层(133)的一区域处，
所述第二柔性电路结构的所述导电层(143)设置于所述第二柔性电路结构的所述非导电层(144)处，
所述第二柔性电路结构的所述第一接触垫(141)设置于所述第二柔性电路结构(140)的所述导电层(143)的一区域处，
所述第二柔性电路结构的所述第二接触垫(142)设置在所述第二柔性电路结构(140)的所述导电层(143)的一区域处。
8.根据权利要求7的叠置半导体存储器件，其中
所述第一柔性电路结构(130)的所述第一接触垫(131)连接至所述第一封装接触(111)，
所述第一柔性电路结构(130)的所述第二接触垫(132)连接至所述存储器件接触(101)，
所述第二柔性电路结构(140)的所述第一接触垫(141)连接至所述第二封装接触(121)，
所述第二柔性电路结构(140)的所述第二接触垫(142)连接至所述第一柔性电路结构(130)的所述第二接触垫(132)。
9.根据权利要求7或8的叠置半导体存储器件，其中
设置在所述第一柔性电路结构(130)的所述导电层(133)的所述区域下方的所述第一柔性电路结构(130)的所述非导电层(134)的一区域借助于粘合剂(150)粘贴到所述第二封装(120)的顶表面(T120)上，所述第一柔性电路结构(130)的所述第一接触垫(131)位于该区域，
所述第一柔性电路结构(130)以所述第一柔性电路结构(130)的所述第二接触垫(132)连接至所述存储器件接触(101)的方式弯曲，
设置在所述第二柔性电路结构(140)的所述导电层(143)的所述区域下方的所述第二柔性电路结构(140)的所述非导电层(144)的一区域，该区域处设置了所述第二柔性电路结构(140)的所述第一接触垫(141)，借助于粘合剂(170)粘贴在设置在所述第二柔性电路结构(140)的所述导电层(143)的所述区域下方的所述第二柔性电路结构(140)的所述非导电层(144)的一区域上，所述第二柔性电路结构的所述第二接触垫(142)位于该区域。
10.根据权利要求6至9之一的叠置半导体存储器件，
其中将所述第一和第二柔性电路结构(130、140)中的每一个形成为单侧柔性电路。
11.根据权利要求6至9之一的叠置半导体存储器件，
其中将所述第一和第二柔性电路结构(130、140)中的每一个形成为双侧柔性电路。
12.根据权利要求6至9之一的叠置半导体存储器件，
其中将所述第一和第二柔性电路结构(130、140)中的每一个形成为多层柔性电路。
13.根据权利要求6至9之一的叠置半导体存储器件，
其中将所述第一和第二柔性电路结构(130、140)中的每一个形成为刚性-弯曲电路。
14.根据权利要求6至13之一的叠置半导体存储器件，
其中所述第一和第二柔性电路结构的所述导电层(133、143)中的每一层由铜制成。
15.根据权利要求6至14之一的叠置半导体存储器件，
其中所述第一和第二柔性电路结构的所述非导电层(134、144)中的每一层都由聚酰胺(polymide)制成。
16.根据权利要求1至15之一的叠置半导体存储器件，
其中将所述第一封装接触和所述第二封装接触中的每一个设计为焊球(111、121)或凸起(111、121)。
17.根据权利要求1至16之一的叠置半导体存储器件，
其中所述第一和第二封装中的每一个都设计为窄节距球栅阵列封装(110、120)。
18.根据权利要求1至17之一的叠置半导体存储器件，
其中所述第一和第二封装(110、120)中的每一个包括至少一个集成半导体存储芯片(114、124)。
19.根据权利要求1至18之一的叠置半导体存储器件，
其中所述集成半导体存储芯片(114、124)包括动态随机存取存储单元(SZ)。
20.一种半导体存储模块，包括
所述根据权利要求1至19之一的叠置半导体存储器件(100)中的至少一个，
控制器件(200)，
印刷电路板(300)，
至少一个总线结构(400)，
其中所述叠置半导体存储器件(100)和所述控制器件(200)安装在所述印刷电路板(300)上，
其中设计所述控制器件(200)，以使其借助于通过所述总线结构(400)传输的控制信号控制对所述叠置半导体存储器件(100)的读和写访问。
21.根据权利要求20的半导体存储模块，
其中将所述的半导体存储模块设计为双列直插式存储模块(1000)。
CNA200610079852XA 2005-05-11 2006-05-11 叠置半导体存储器件 Pending CN1862811A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/126408 2005-05-11
US11/126,408 US20060255459A1 (en) 2005-05-11 2005-05-11 Stacked semiconductor memory device

Publications (1)

Publication Number Publication Date
CN1862811A true CN1862811A (zh) 2006-11-15

Family

ID=37390187

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA200610079852XA Pending CN1862811A (zh) 2005-05-11 2006-05-11 叠置半导体存储器件

Country Status (5)

Country Link
US (1) US20060255459A1 (zh)
JP (1) JP2006318634A (zh)
CN (1) CN1862811A (zh)
DE (1) DE102006022136A1 (zh)
FR (1) FR2891949A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI838798B (zh) * 2022-07-25 2024-04-11 華東科技股份有限公司 晶片封裝單元及其製造方法及由其所堆疊形成的封裝結構

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8190086B2 (en) * 2005-09-02 2012-05-29 Nec Corporation Transmission method, interface circuit, semiconductor device, semiconductor package, semiconductor module and memory module
TWI295496B (en) * 2006-03-30 2008-04-01 Walton Advanced Eng Inc Brick stack type semiconductor package for memory module
US8143720B2 (en) 2007-02-06 2012-03-27 Rambus Inc. Semiconductor module with micro-buffers
KR101257912B1 (ko) * 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
US20080301370A1 (en) * 2007-06-04 2008-12-04 Qimonda Ag Memory Module
CN102105845B (zh) * 2008-05-26 2013-03-27 Sk电信有限公司 补充有无线通信模块的存储卡、使用该存储卡的终端、包括wpan通信模块的存储卡以及使用该存储卡的wpan通信方法
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8259483B1 (en) * 2009-12-30 2012-09-04 Mark Ayers Non-volatile memory module
US9202811B2 (en) * 2012-12-18 2015-12-01 Infineon Technologies Americas Corp. Cascode circuit integration of group III-N and group IV devices
US10594355B2 (en) 2015-06-30 2020-03-17 Skyworks Solutions, Inc. Devices and methods related to radio-frequency filters on silicon-on-insulator substrate
US9939477B2 (en) * 2016-06-24 2018-04-10 International Business Machines Corporation On-demand detection of electromagnetic disturbances using mobile devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US5926369A (en) * 1998-01-22 1999-07-20 International Business Machines Corporation Vertically integrated multi-chip circuit package with heat-sink support
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
KR20040022063A (ko) * 2002-09-06 2004-03-11 주식회사 유니세미콘 스택 패키지 및 그 제조방법
US6940158B2 (en) * 2003-05-30 2005-09-06 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7126829B1 (en) * 2004-02-09 2006-10-24 Pericom Semiconductor Corp. Adapter board for stacking Ball-Grid-Array (BGA) chips
US20060043558A1 (en) * 2004-09-01 2006-03-02 Staktek Group L.P. Stacked integrated circuit cascade signaling system and method
US7291907B2 (en) * 2005-02-28 2007-11-06 Infineon Technologies, Ag Chip stack employing a flex circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI838798B (zh) * 2022-07-25 2024-04-11 華東科技股份有限公司 晶片封裝單元及其製造方法及由其所堆疊形成的封裝結構

Also Published As

Publication number Publication date
DE102006022136A1 (de) 2006-12-28
US20060255459A1 (en) 2006-11-16
JP2006318634A (ja) 2006-11-24
FR2891949A1 (fr) 2007-04-13

Similar Documents

Publication Publication Date Title
CN1862811A (zh) 叠置半导体存储器件
US10614859B2 (en) Stacked DRAM device and method of manufacture
US8058716B2 (en) Integrated circuit devices with stacked package interposers
US7629675B2 (en) System and method for routing signals between side-by-side die in lead frame type system in a package (SIP) devices
US20040145042A1 (en) Semiconductor device
JP2014529201A (ja) 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
KR101537448B1 (ko) 반도체 기억 장치 및 그 제조 방법
US11594522B2 (en) Semiconductor devices with duplicated die bond pads and associated device packages and methods of manufacture
US20100020515A1 (en) Method and system for manufacturing micro solid state drive devices
JP4836110B2 (ja) マルチチップモジュール
JP2006294795A (ja) 半導体装置およびその製造方法
JP4930970B2 (ja) マルチチップモジュール
US20120210049A1 (en) Memory module and video camera
CN110061002B (zh) 一种存储器件
JP2024071135A (ja) 半導体装置
JPH10284681A (ja) メモリモジュール
JPH11242898A (ja) メモリモジュールと電子装置
JP2005333132A (ja) 半導体パッケージ
CN1169592A (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication