JP2006318634A - 積層型半導体メモリ装置 - Google Patents

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Abstract

【課題】バス周波数または積層型半導体メモリ装置負荷が上昇した場合でも、積層型半導体メモリ装置と制御装置との間で高い信号完全性で信号を送信できるようにする。
【解決手段】積層型半導体メモリ装置（１００）は、積層型半導体メモリ装置を外部のプリント回路基板に接続するためのメモリ装置接点（１０１）を備えている。２層または４層構造になっている場合には、積層型半導体メモリ装置は、第２パッケージ（１２０）上に積層された第１パッケージ（１１０）を備えている。第１及び第２パッケージはそれぞれ、パッケージ接点（１１１，１２１）を有し、ＦＢＧＡパッケージに設計されていることが好ましい。第１及び第２フレキシブル回路構造（１３０，１４０）が、第１及び第２パッケージのパッケージ接点とメモリ装置接点とを接続し、対称な積層型パッケージ構成とする。
【選択図】図５

Description

発明の詳細な説明
〔技術分野〕
本発明は、積層型半導体メモリ装置に関するものであり、特に、２層または４層型の半導体メモリ装置に関する。また、本発明は、積層型半導体メモリ装置を備えた半導体メモリモジュールに関する。
〔従来の技術〕
図１に、例えば、バッファ付きＤＩＭＭ（デュアルインラインメモリモジュール）として設計された半導体メモリモジュール１０００を示す。メモリモジュールは、半導体メモリ装置１００と制御装置２００とを備える。制御装置２００及び半導体メモリ装置１００は、プリント回路基板３００の表面及び裏面に配置されている。制御装置２００は、制御装置接点２０１により、プリント回路基板３００に固定されている。同様に、半導体メモリ装置１００は、メモリ装置接点１０１により、プリント回路基板３００に固定されている。制御装置接点２０１及びメモリ装置接点１０１は、例えば、リード、バンプ、半田ボール等として形成されている。
バッファ付きＤＩＭＭの場合、集積半導体メモリ装置は、制御装置２００により外界から保護されている。制御装置２００は、メモリコントローラと通信を行い、メモリコントローラからの命令に応じて、読取りや書込みのために行われる半導体メモリ装置１００へのアクセスを制御する。例えばＨＵＢチップである制御装置２００により作成される制御信号は、プリント回路基板３００に備えられたバス構造４００を介して、各半導体装置１００に送信される。なお、説明の単純化のため、図１には、一本のバスライン４００のみが示されている。実際には、ＤＱ（データ列）バスライン、ＣＡ（コマンドアドレス）バスライン、ＣＴＲＬ（コントロール）バスライン、およびＣＬＫ（クロック）バスラインが、プリント回路基板に備えられ、これらを使用して、データ信号、制御信号、アドレス信号、及びクロック信号が、制御装置２００と半導体メモリ装置１００との間で送信される。
高密度の半導体メモリモジュールを得るために、半導体メモリ装置１００には、そのケーシング内に、通常１つだけでなく複数の半導体メモリチップが備えられている。図２は、集積半導体メモリ装置１００のケーシングの１つに設けられた積層型パッケージ構造を示したものであり、該パッケージ構造によりバッファ付きＤＩＭＭの密度が高くなっている。パッケージ１１０が、パッケージ１２０の上に積層されている。パッケージ１１０と１２０のそれぞれの表面を、Ｔ１１０/Ｔ１２０、裏面をＢ１１０/Ｂ１２０と称す。集積半導体メモリチップ１１２/１２２は、通常、パッケージ１１０/１２０内の接地平面上に積層されている。２層構造の場合、各パッケージ１１０または１２０には、集積半導体メモリチップが１つだけ設けられている。４層構造の場合、各パッケージ１１０または１２０には、集積半導体メモリチップが２つ設けられている。各集積半導体メモリチップは、ワイヤボンド用基板１１４/１２４により接続パッド１１３/１２３に接続されている。
図３に、各集積半導体メモリチップ１１２および１２２に備えられているメモリセルアレイＳＺＦの概略構成図を示す。ワード線ＷＫとビット線ＢＬとの間に配されているメモリセルＳＺを、行と列とからなるマトリクス状に配列させ、メモリセルアレイを形成する。各ＤＲＡＭセルＳＺには、ストレージキャパシタＳＣが設けられている。ストレージキャパシタＳＣは、選択トランジスタＡＴによりビット線ＢＬの１つと接続可能になっている。選択トランジスタＡＴの制御接点は、ワード線ＷＬの１つに接続されている。ＤＲＡＭメモリセルへ読み込みまたは書込み用アクセスするために、選択トランジスタは、ワード線からの適切な制御信号により駆動することで、オンになる。これにより、ストレージキャパシタは、選択トランジスタの導電パスを介して該ビット線に接続される。メモリセルに記録されている論理情報に対応したストレージキャパシタの帯電状態に依存して、該ビット線の電位が、プリチャージ電位より上昇または下降する。プリチャージ電位とは、一般に、読取りまたは書込みのためのアクセスの前に、メモリセルのビット線に帯電される電位である。この電位の上昇または下降は、一般に小さいものであるが、該ビット線に接続されたセンスアンプによってこの電位の変化を増幅することにより、高電圧の電位または低電圧の電位を生成する。読取りアクセスの場合、上記の高電圧の電位（データ信号の論理レベルが高いことを示す）、または、上記の低電圧の電位（データ信号の論理レベルが低いことを示す）は、バス構造４００を介して、積層型半導体メモリ装置１００から、ＤＩＭＭの外界と連絡している制御装置２００へ送られる。
パッケージ１１０の接続パッド１１３は、パッケージ１１０の裏面Ｂ１１０に配置され、各接続パッドは、パッケージ１１０のパッケージ接点１１１に接続されている。同様に、パッケージ１２０の接続パッド１２３は、パッケージ１２０の裏面Ｂ１２０に配置され、各接続パッドは、パッケージ１２０のパッケージ接点１２１に接続されている。アンダー充填材１６０は、図２に示すパッケージ１２０のパッケージ接点１２１間に配置される。説明の簡略化のため、パッケージ接点１２１間に位置するアンダー充填材しか図示しないが、通常、アンダー充填材は、パッケージ接点１１１間にも配置される。
パッケージ接点１１１は、導電性トラック１３１により、メモリ装置接点１０１に接続されている。導電性トラック１３１は、フレキシブル回路構造１３０の表面に配置されていることが好ましい。パッケージ接点１１１に接触しているフレキシブル回路構造１３０の端部領域は、接着剤１５０によりパッケージ１２０の表面Ｔ１２０に接着されている。一方、フレキシブル回路構造１３０の別の端部領域は、パッケージ１２０のパッケージ接点１２１と集積半導体メモリ装置１００のメモリ装置接点１０１との間に位置している。フレキシブル回路構造１３０は、パッケージ１２０の側部を囲うように曲げられており、パッケージ１１０のパッケージ接点１１１と、半導体メモリ装置１００のメモリ装置コンタクト１０１とを電気的に接続する。なお、図２では、パッケージ接点１１１も、メモリ装置接点１０１も半田ボールとして図示されている。パッケージ接点１１１とは違い、パッケージ１２０のパッケージ接点１２１と半導体メモリ装置接点１０１とは、フレキシブル回路構造１２０により、ほんの少し離されているだけであるので、パッケージ接点１１１とは違い、パッケージ接点１２１は、「直接」メモリ装置接点１０１に接続されていると考えられる。
図４Ａ、４Ｂ、４Ｃ、および４Ｄに、完全バッファ付きのＤＩＭＭのデータ信号のアイダイアグラムを示す。ここでは、ＤＩＭＭは、４層構造であり、周波数は、２００ＭＨＺである。図４Ａに、ＤＱバスで送信されパッケージ１１０内の第１集積半導体メモリチップにより作成されたデータ信号のアイダイアグラムを示す。図４ＢにＤＱバスで送信されパッケージ１１０内の第２集積半導体メモリチップにより作成されたデータ信号のアイダイアグラムを示す。アイダイアグラムの開きは、ＤＱバスにおける信号の完全性の値を示しており、図４Ａでは、６９％、図４Ｂでは、７０％である。
図４Ｃに、ＤＱバスで送信されパッケージ１２０内の第１集積半導体メモリチップにより作成されたデータ信号のアイダイアグラムを示す。図４Ｄに、ＤＱバスで送信されパッケージ１２０内の第２集積半導体メモリチップにより作成されたデータ信号のアイダイアグラムを示す。図４Ｃおよび４Ｄの各アイダイアグラムの開きは、５２％である。この低い開きの値は、ＤＱバスにおける信号の完全性が不良であることを示し、特に、下に位置するパッケージ１２０内の集積半導体メモリチップの１つにより作成されるデータ信号に関し、信号の完全性が不良であることを示す。
もし、データ信号、アドレス信号、またはコマンド信号といった信号がバス構造４００を通ることで周波数が上がると、データ信号の信号完全性が下がる。さらに、バス構造４００に接続されている集積半導体メモリ装置の負荷も信号完全性に影響を与える。この負荷は、パッケージに集積されているチップの数に依存するものである。この負荷が大きくなると、バス構造の信号完全性は、悪化する。積層型ＤＲＡＭ構造を用いた場合、各集積半導体メモリ装置の負荷が大きくなる。２層（４Ｒ×８）ＤＩＭＭ構造の場合には、四つの集積半導体メモリチップの負荷をバスラインごとに駆動しなければならない。また、４層（８Ｒ×８）ＤＩＭＭ構造の場合、８つの集積半導体メモリチップの負荷をバスラインごとに駆動しなければならない。
図２に示すように、現在のパッケージ技術では、上部チップ／ダイ１１２（２層）または上部２層チップ／ダイ（４層）を備えた上部パッケージ１１０とメモリ装置接点１０１とは、ただ１つのフレキシブル回路構造により接続されている。負荷にバラツキが生じた結果、下部パッケージ１２０は、ボール１０１に「直接」半田づけされ、上部パッケージ１１０は、湾曲したフレキシブル回路構造１３０における長いスタブアームを介して該ボール１０１と接続されている。積層型半導体メモリ装置のケーシング内のパッケージがこのように非対称であるため、特に下部パッケージ１２０内の集積半導体メモリチップにより生成された、データ信号、アドレス信号、及び制御信号に関し、反射により、制御装置と積層型半導体メモリ装置との間のバスで、信号の目が潰れてしまう傾向がある。
米国特許６，５７６，９９２Ｂ１には、２つのＣＳＰ（回路に集積されたチップとほぼ同じ外形寸法のパッケージ）が記載されている。この２つのＣＳＰは、配置された１つのＣＳＰにもう１つのＣＳＰが積層された構成になっており、２段ＣＳＰ積層または２段ＣＳＰモジュールを形成している。２つのＣＳＰは、一対のフレキシブル回路により接続されており、各フレキシブル回路は、モジュールの下に位置するＣＳＰにおける対向する各側端を部分的に包むように配置されている。この一対のフレキシブル回路により、上に位置するＣＰＳと下に位置するＣＰＳとは接続されている。これにより、モジュールと、プリント配線基板（ＰＷＢ）などの適用環境との間に、熱的及び電気的な接続経路が形成される。
〔発明の概要〕
本発明の目的は、積層型半導体メモリ装置に連結されたバスに高い信号完全性で信号を送信することが可能な積層型半導体メモリ装置を具現化することにある。本発明のさらなる目的は、積層型半導体メモリ装置に連結されたバスに高い信号完全性で信号を送信することが可能な積層型半導体メモリモジュールを具現化することにある。
積層型半導体メモリ装置に関する目的は、積層型半導体メモリ装置外部と接続するためのメモリ装置接点と、表面と底面とを有し、底面に少なくとも１つの第１パッケージ接点が配された第１パッケージと、表面と底面とを有し、底面に少なくとも１つの第２パッケージ接点が配された第２パッケージとを備えた、積層型半導体メモリ装置により達成される。さらに、積層型半導体メモリ装置は、第１導電性トラックと、第２導電性トラックとを備えている。上記第１パッケージは、上記第２パッケージ上に積層されている。上記第１パッケージ接点は、第１導電性トラックにより上記メモリ装置接点に接続されており、上記第２パッケージ接点は第２導電性トラックにより上記メモリ装置接点に接続されている。
メモリ装置接点は、第２パッケージ接点直下に配置されているが、第２パッケージ接点は、メモリ装置接点に「直接」半田付けされていない。本発明によれば、第２パッケージとメモリ装置接点との間の電気的接続は、第２導電性トラックが設けられることでなされる。この第２導電性トラックは、一種の「ダミー」導電性トラックである。第１パッケージ接点をメモリ装置接点に接続するために、第１導電性トラックを用い、かつ、第２パッケージ接点をメモリ装置接点に接続するために、第２導電性トラックを用いることにより、対称な積層型パッケージの構成が得られることになる。この対称な積層型パッケージの構成により、制御装置と積層型半導体メモリ装置との間に接続されたバス（例えば、ＤＱバス、ＣＡバス、ＣＴＲＬバス、またはＣＬＫバス）において高い信号完全性を実現することが可能になる。また、この対称な積層型パッケージの構成により、バスの周波数が高くなった場合、あるいは２層または４層の構造を用いることにより、積層型半導体メモリ装置の負荷が上昇した場合であっても、制御装置と積層型半導体メモリ装置との間のバスを介して、データ信号、アドレス信号、制御信号、及びクロック信号を送信することが可能になる。
積層型半導体メモリ装置のさらなる特徴によれば、第１導電性トラック及び第２導電性トラックはそれぞれ、フレキシブル導電性トラックとして形成されている。
対称な積層型半導体メモリ装置を得るために、第１導電性トラック及び第２導電性トラックはそれぞれ、長さ及び抵抗が同一になるように設計されていることが好ましい。
積層型半導体メモリ装置の一形態では、第１導電性トラック及び第２導電性トラックそれぞれの抵抗が、５０オームになっている。
積層型半導体メモリ装置の好ましい形態では、第１導電性トラック及び第２導電性トラックそれぞれの抵抗が、９０オームになっている。
積層型半導体メモリ装置の特徴によれば、該積層型半導体メモリ装置は、第１フレキシブル回路構造と第２フレキシブル回路構造とを備えている。上記第１導電性トラックは、第１フレキシブル回路構造の導電層として形成されており、上記第２導電性トラックは、第２フレキシブル回路構造の導電層として形成されている。
積層型半導体メモリ装置の他の形態によれば、上記第１フレキシブル回路構造及び上記第２フレキシブル回路構造はそれぞれ、非導電層と、第１接続パッドと、第２接続パッドとを備えている。第１フレキシブル回路構造では、上記導電層が非導電層に設けられており、第１接続パッド及び第２接続パッドが導電層の領域に設けられている。第２フレキシブル回路構造では、上記導電層が非導電層に設けられており、第１接続パッド及び第２接続パッドが導電層の領域に設けられている。
積層型半導体メモリ装置のある特徴によれば、第１フレキシブル回路構造では、第１接続パッドが上記第１パッケージ接点に接続されている。第１フレキシブル回路構造における第２接続パッドが上記メモリ装置接点に接続されている。第２フレキシブル回路構造では、第１接続パッドが上記第２パッケージ接点に接続されている。第２フレキシブル回路構造における第２接続パッドが、第１フレキシブル回路構造における第２接続パッドに接続されている。
積層型半導体メモリ装置のさらに他の変形例では、第１フレキシブル回路構造では、第１接続パッドが配置された、上記非導電層における第１接続パッド設置領域は、上記導電層の領域下に配されているとともに、接着剤により第２パッケージの表面に積層されている。第１フレキシブル回路構造は、その第２接続パッドが上記メモリ装置接点に接続するように、湾曲した構造になっている。第２フレキシブル回路構造では、非導電層における、第１接続パッド設置領域及び第２接続パッド設置領域はともに、上記導電層の領域下に配されているとともに、上記第１接続パッド設置領域は、接着剤により、上記第２接続パッド設置領域上に積層されている。
積層型半導体メモリ装置のさらに他の設計によれば、第１フレキシブル回路構造及び第２フレキシブル回路構造はそれぞれ、片面フレキシブル回路、両面フレキシブル回路、多層フレキシブル回路、またはリジッドフレキシブル回路として形成されている。
積層型半導体メモリ装置のさらに他の特徴によれば、第１フレキシブル回路構造及び第２フレキシブル回路構造における上記導電層はそれぞれ、銅からなっている。また、第１フレキシブル回路構造及び第２フレキシブル回路構造における上記非導電層はそれぞれ、ポリイミドからなっている。
積層型半導体メモリ装置の一発展形態によれば、上記第１パッケージ接点及び上記第２パッケージ接点はそれぞれ、半田ボール、またはバンプとして設計されている。
上記第１パッケージ及び上記第２パッケージはそれぞれ、ＦＢＧＡパッケージとして設計されていることが好ましい。
積層型半導体メモリ装置のさらなる改良形態によれば、上記第１パッケージ及び上記第２パッケージはそれぞれ、少なくとも１つの集積半導体メモリチップを有している。また、ＤＲＡＭチップである場合には、集積半導体メモリチップは、ＤＲＡＭセルを備えている。
半導体メモリモジュールに関する目的は、上述の積層型半導体メモリ装置を少なくとも１つ有する半導体メモリモジュールにより達成される。
半導体メモリモジュールの好ましい形態では、半導体メモリモジュールは、制御装置と、プリント回路基板と、少なくとも１つのバス構造とをさらに備えている。積層型半導体メモリ装置及び制御装置が、プリント回路基板に実装されている。制御装置は、バス構造を介して送信される制御信号により、積層型半導体メモリ装置への読取り及び書込みアクセスを制御するようになっている。
他の形態によれば、半導体メモリモジュールは、デュアルインラインメモリモジュール（ＤＩＭＭ）として設計されている。
〔発明の実施の形態〕
図５に、本発明の積層型半導体メモリ装置のパッケージ構造を示す。図２および図５では、同じ部材には同じ符号が付されている。２層積層構造の場合、パッケージ１１０は、集積半導体メモリチップ１１２を備えている。４層積層構造の場合、パッケージ１１０は、二つの集積半導体メモリチップを備える。集積半導体メモリチップ１１２は、図３に示すように、ＤＲＡＭセルを有するメモリセルアレイを備えており、パッケージ１１０の裏面Ｂ１１０に配置された接続パッド１１３に、ワイヤボンド用基板１１４を介して、接続されていることが好ましい。パッケージ１１０は、ＦＢＧＡパッケージとして形成されていることが好ましい。パッケージ１１０は、バンプまたは半田ボールとして形成されたパッケージ接点のアレイを有する。
パッケージ１２０の上には、パッケージ１１０が積層されている。パッケージ１２０及びパッケージ１１０の構造は同じである。パッケージ１２０は、２層構造か４層構造かにより、１つまたは２つの集積半導体メモリチップを有する。集積半導体メモリチップ１２２は、パッケージ１２０の裏面Ｂ１２０に配置されている接続パッド１２３に、ワイヤボンド用基板１２４を介して、接続されている。パッケージ１２０は、ＦＢＧＡパッケージとして形成されているのが好ましい。パッケージ１２０は、その裏面Ｂ１２０にパッケージ接点１２１のアレイを有する。パッケージ接点１２１は、バンプまたは半田ボールとして形成されていてもよい。
また、フレキシブル回路構造１３０が備えられており、該フレキシブル回路構造１３０は、パッケージ１１０の半田ボール１１１を、メモリ装置接点１０１に接続する。接続パッド１３１は、フレキシブル回路構造１３０の第１端部の領域に位置している。フレキシブル回路構造１３０の第１端部の領域は、接着剤１５０により、パッケージ１２０の表面Ｔ１２０に接着されている。一方、接続パッド１３２は、フレキシブル回路構造１３０の第２端部の領域に位置している。パッケージ１１０の半田ボール１１１は、接続パッド１３１、フレキシブル回路構造１３０の表面上に備えられた導電性トラック１３３、そして接続パッド１３２を介してメモリ装置接点１０１に接続されている。このため、フレキシブル回路構造１３０は、下に位置するパッケージ１２０の側部を囲むように湾曲している。
パッケージ１２０の半田ボール１２１は、メモリ装置接点１０１に直接ではなく、「ダミー」フレキシブル回路構造１４０に半田づけされることで、メモリ装置接点１０１に接続されている。ダミーフレキシブル回路構造１４０は、接続パッド１４１と、接続パッド１４２を備える。接続パッド１４１は、フレキシブル回路構造１４０の第１端部の領域に位置し、接続パッド１４２は、フレキシブル回路構造１４０の第２端部の領域に位置する。接続パッド１４１と接続パッド１４２は、フレキシブル回路構造１４０の表面に備えられた導電性トラック１４３を介して接続されている。
フレキシブル回路構造１４０は、フレキシブル回路構造１３０と同じ特徴を持つように形成されていることが好ましい。例えば、フレキシブル回路構造１３０の導電性トラック１３３と、フレキシブル回路構造１４０の導電性トラック１４３４は、長さと抵抗値が同じであることが好ましい。半田ボール１２１は、接続パッド１４１、フレキシブル回路構造１４０の表面上の導電性トラック１４３、および接続バッド１４３を介して、メモリ装置接点１０１に接続されている。フレキシブル回路構造１３０と同様に、フレキシブル回路構造も折り曲げられている。フレキシブル回路構造１４０の第１端部の領域と第２端部の領域の間に位置する領域には、接着剤１７０が充填されている。
図６Ａに、パッケージ１２０の表面に積層されたフレキシブル回路構造１３０の積層構造の領域をより詳細に示す。導電層１３３は、非導電層１３４上に設けられている。接続パッド１３１は、導電層１３３の上に設けられている。導電層は、接続パッド１３２に接続パッド１３１を接続する導電性トラックを形成する。導電層１３３は、例えば、銅からなる。非導電層１３４は、例えば、ポリイミドからなる。図６Ａに示す実施の形態では、フレキシブル回路構造１３０は、片面フレキシブル回路として設計されているが、両面フレキシブル回路、多層フレキシブル回路、または、リジッドフレキシブル回路として設計されていてもよい。
図６Ｂに、半田ボール接点１２１の下にある領域に位置する、フレキシブル回路構造１３０とフレキシブル回路構造１４０との積層構造を示す。図６Ｂでは、フレキシブル回路構造１４０は、片面フレキシブル回路として示されているが、該フレキシブル回路構造１４０は、両面フレキシブル回路や、多層フレキシブル回路、または、リジッドフレキシブル回路として設計されていてもよい。接続パッド１４１は、例えば銅からなる導電性層１４３の上に設けられている。片面構造では、導電性層１４３は、非導電性層１４４の上に設けられている。非導電性層１４４は、好ましくは、ポリイミドからなる。フレキシブル回路構造１４０は、小さい曲げ半径で曲げられており、これによって、接続パッド１４１が設けられている導電性層１４３の領域の下にある非導電性層１４４の領域と、接点１４２が設けられている導電性層１４３の領域の下にある非導電性層１４４の領域とが、向かい合って配置される。曲げ半径が小さいので、フレキシブル回路構造１４０は、小さいＵ字形をなす。非導電性層１４４の、お互いに反対側に位置する領域は、接着剤１７０によりお互いに接着されている。
接続パッド１４２は、フレキシブル回路構造１３０の導電性層１３３と接触し、導電性層１３３を介して接続パッドに電気的に接続されている。これにより、半田ボールの１つに接続パッド１４２が接続されている。接続パッド１３２の下にある領域部分の非導電性層１３４を、例えば、エッチプロセスにて除去して、接続パッド１４２を、小開口を介して、導電性層１３３と接触させている。これにより、接続パッド１４２は、導電性層１３３に接続されている。
「ダミー」フレキシブル回路構造１４０を使って、下に位置するパッケージ１２０のパッケージ接点１２１をメモリ装置接点１０１に電気的に接続することにより、対称的な積層パッケージ構造が得られる。
図７及び図８に、データ信号が、本発明による対照的な積層パッケージ構造と、制御装置２００の間のバス構造を介して送信された場合の信号完成性の特徴を表すアイダイアグラムを示す。
図７Ａに、パッケージ１１０の中に位置する第１半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。図７Ｂに、パッケージ１１０の中に位置する第２半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。両方のデータ信号のアイダイアグラムによれば、開口は約６７％である。
図７Ｃに、パッケージ１２０の中に位置する第１半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。図７Ｄに、パッケージ１２０の中に位置する第２半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。両方のデータ信号のアイダイアグラムによれば、開口は約６７％である。
図２に示すように、従来の積層パッケージ構造では、下に位置するパッケージ１２０の集積半導体メモリの１つにより作成されるデータ信号の開口は、たった約５２％であった。
図７Ａないし図７Ｄは、フレキシブル回路構造１３０および１４０の導電性トラックの抵抗が、５０オームである場合の信号完成性の特性を示すアイダイアグラムである。図８Ａないし図８Ｄは、フレキシブル回路構造１３０および１４０の導電性トラックの抵抗が、９０オームである場合の信号完成性の特性を示すアイダイアグラムである。
図８Ａに、第１半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。図８Ｂに、第２半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。該第１半導体メモリと第２半導体メモリは、両方とも、パッケージ１１０内に位置している。両方のデータ信号のアイダイアグラムによれば、開口は約７１％である。
図８Ｃに、第１半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。図８Ｄに、第２半導体メモリにより作成されるＤＱバスを通るデータ信号のアイダイアグラムを示す。該第１半導体メモリと第２半導体メモリは、両方とも、パッケージ１２０内に位置している。両方のデータ信号のアイダイアグラムによれば、開口は約７１％である。
フレキシブル回路構造１３０および１４０の導電性トラック１３３と１４３の抵抗値を比較すると、フレキシブル回路構造１３０の導電性トラック１３３の抵抗と、「ダミー」フレキシブル回路構造１４０の導電性トラック１４３の抵抗を、５０オームから９０オームに上げることで、信号完成性を更に向上させることが出来ることがわかる。
本発明による半導体メモリモジュールの一実施の形態を示す図である。 従来の設計による積層型半導体メモリ装置を示す図である。 メモリセルアレイの実施の形態を示す図である。 従来の技術により設計された積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムを示す図である。 従来の技術により設計された積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムを示す図である。 従来の技術により設計された積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムを示す図である。 従来の技術により設計された積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムを示す図である。 本発明の積層型半導体メモリ装置の実施の一形態を示す図である。 本発明における第１フレキシブル回路構造および第２フレキシブル回路構造の積層構造の実施の一形態を示す図である。 本発明における第１フレキシブル回路構造および第２フレキシブル回路構造の積層構造の実施の一形態を示す図である。 各導電性トラックの抵抗値が５０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が５０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が５０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が５０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が９０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が９０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が９０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。 各導電性トラックの抵抗値が９０オームである積層型半導体メモリ装置に接続されたバスを通るデータ信号のアイダイアグラムである。
符号の説明
１００ 積層型半導体メモリ装置
１０１ メモリ装置接点
１１０ 第１パッケージ
１１１ 第１パッケージのパッケージ接点
１１２ 第１パッケージにおける集積半導体メモリチップ
１１３ 第１パッケージの接続パッド
１１４ ワイヤボンディング用基板
１２０ 第２パッケージ
１２１ 第２パッケージのパッケージ接点
１２２ 第２パッケージにおける集積半導体メモリチップ
１２３ 第２パッケージの接続パッド
１２４ ワイヤボンド用基板
１３０ フレキシブル回路構造
１３１，１３２ フレキシブル回路構造１３０における接続パッド
１３３ 第１フレキシブル回路構造における導電層
１３４ 第１フレキシブル回路構造における非導電層
１４０ フレキシブル回路構造
１４１，１４２ フレキシブル回路構造１４０における接続パッド
１４３ 第２フレキシブル回路構造における導電層
１４４ 第２フレキシブル回路構造における非導電層
１５０，１７０ 接着剤
１６０ アンダー充填材
２００ 制御装置
２０１ 制御装置接点
３００ プリント回路基板
４００ バス構造
ＡＴ 選択トランジスタ
ＢＬ ビット線
ＳＣ ストレージキャパシタ
ＳＺ メモリセル
ＳＺＦ メモリセルアレイ
ＷＬ ワード線

Claims (21)

  1. 積層型半導体メモリ装置（１００）外部と接続するためのメモリ装置接点（１０１）と、
    表面（Ｔ１１０）と底面（Ｂ１１０）とを有し、底面（Ｂ１１０）に少なくとも１つの第１パッケージ接点（１１１）が配された第１パッケージ（１１０）と、
    表面（Ｔ１２０）と底面（Ｂ１２０）とを有し、底面（Ｂ１２０）に少なくとも１つの第２パッケージ接点（１２１）が配された第２パッケージ（１２０）と、
    第１導電性トラック（１３３）と、
    第２導電性トラック（１４３）とを備え、
    上記第１パッケージは、上記第２パッケージ上に積層されているとともに、
    上記第１パッケージ接点（１１１）が、第１導電性トラック（１３３）により上記メモリ装置接点（１０１）に接続されており、上記第２パッケージ接点（１２１）が第２導電性トラック（１４３）により上記メモリ装置接点（１０１）に接続されている、積層型半導体メモリ装置。
  2. 第１導電性トラック（１３３）及び第２導電性トラック（１４３）はそれぞれ、フレキシブル導電性トラックとして形成されている、請求項１に記載の積層型半導体メモリ装置。
  3. 第１導電性トラック（１３３）及び第２導電性トラック（１４３）はそれぞれ、長さ及び抵抗が同一になるように設計されている、請求項１または２に記載の積層型半導体メモリ装置。
  4. 第１導電性トラック（１３３）及び第２導電性トラック（１４３）それぞれの抵抗が、５０オームになっている、請求項１〜３の何れか１項に記載の積層型半導体メモリ装置。
  5. 第１導電性トラック（１３３）及び第２導電性トラック（１４３）それぞれの抵抗が、９０オームになっている、請求項１〜３の何れか１項に記載の積層型半導体メモリ装置。
  6. 第１フレキシブル回路構造（１３０）と第２フレキシブル回路構造（１４０）とを備え、
    上記第１導電性トラックは、第１フレキシブル回路構造（１３０）の導電層（１３３）として形成されており、上記第２導電性トラックは、第２フレキシブル回路構造（１４０）の導電層（１４３）として形成された、請求項１〜５の何れか１項に記載の積層型半導体メモリ装置。
  7. 上記第１フレキシブル回路構造（１３０）及び上記第２フレキシブル回路構造（１４０）はそれぞれ、非導電層（１３４，１４４）と、第１接続パッド（１３１，１４１）と、第２接続パッド（１３２，１４２）とを備え、
    第１フレキシブル回路構造（１３０）では、上記導電層（１３３）が非導電層（１３４）に設けられており、第１接続パッド（１３１）及び第２接続パッド（１３２）が導電層（１３３）の領域に設けられているとともに、
    第２フレキシブル回路構造（１４０）では、上記導電層（１４３）が非導電層（１４４）に設けられており、第１接続パッド（１４１）及び第２接続パッド（１４２）が導電層（１４３）の領域に設けられている、請求項６に記載の積層型半導体メモリ装置。
  8. 第１フレキシブル回路構造（１３０）では、第１接続パッド（１３１）が上記第１パッケージ接点（１１１）に接続されており、第２接続パッド（１３２）が上記メモリ装置接点（１０１）に接続されているとともに、
    第２フレキシブル回路構造（１４０）では、第１接続パッド（１４１）が上記第２パッケージ接点（１２１）に接続されており、第２接続パッド（１４２）が、第１フレキシブル回路構造（１３０）における第２接続パッド（１３２）に接続されている、請求項７に記載の積層型半導体メモリ装置。
  9. 第１フレキシブル回路構造（１３０）では、第１接続パッド（１３１）が配置された、上記非導電層（１３４）における第１接続パッド（１３１）設置領域は、上記導電層（１３３）の領域下に配されているとともに、接着剤（１５０）により第２パッケージ（１２０）の表面（Ｔ１２０）に積層されており、
    第１フレキシブル回路構造（１３０）は、その第２接続パッド（１３２）が上記メモリ装置接点（１０１）に接続するように、湾曲した構造になっており、
    第２フレキシブル回路構造（１４０）では、非導電層（１４４）における、第１接続パッド（１４１）設置領域及び第２接続パッド（１４２）設置領域はともに、上記導電層（１４３）の領域下に配されているとともに、
    上記第１接続パッド（１４１）設置領域は、接着剤（１７０）により、上記第２接続パッド（１４２）設置領域上に積層されている、請求項７または８に記載の積層型半導体メモリ装置。
  10. 第１フレキシブル回路構造（１３０）及び第２フレキシブル回路構造（１４０）はそれぞれ、片面フレキシブル回路として形成されている、請求項６〜９の何れか１項に記載の積層型半導体メモリ装置。
  11. 第１フレキシブル回路構造（１３０）及び第２フレキシブル回路構造（１４０）はそれぞれ、両面フレキシブル回路として形成されている、請求項６〜９の何れか１項に記載の積層型半導体メモリ装置。
  12. 第１フレキシブル回路構造（１３０）及び第２フレキシブル回路構造（１４０）はそれぞれ、多層フレキシブル回路として形成されている、請求項６〜９の何れか１項に記載の積層型半導体メモリ装置。
  13. 第１フレキシブル回路構造（１３０）及び第２フレキシブル回路構造（１４０）はそれぞれ、リジッドフレキシブル回路として形成されている、請求項６〜９の何れか１項に記載の積層型半導体メモリ装置。
  14. 第１フレキシブル回路構造及び第２フレキシブル回路構造における上記導電層（１３３，１４３）はそれぞれ、銅からなっている、請求項６〜１３の何れか１項に記載の積層型半導体メモリ装置。
  15. 第１フレキシブル回路構造及び第２フレキシブル回路構造における上記非導電層（１３４，１４４）はそれぞれ、ポリイミドからなっている、請求項６〜１４の何れか１項に記載の積層型半導体メモリ装置。
  16. 上記第１パッケージ接点及び上記第２パッケージ接点はそれぞれ、半田ボール（１１１，１２１）、またはバンプ（１１１，１２１）として設計されている、請求項１〜１５の何れか１項に記載の積層型半導体メモリ装置。
  17. 上記第１パッケージ（１１０）及び上記第２パッケージ（１２０）はそれぞれ、ＦＢＧＡパッケージとして設計されている、請求項１〜１６の何れか１項に記載の積層型半導体メモリ装置。
  18. 上記第１パッケージ（１１０）及び上記第２パッケージ（１２０）はそれぞれ、少なくとも１つの集積半導体メモリチップ（１１４，１２４）を有している、請求項１〜１７の何れか１項に記載の積層型半導体メモリ装置。
  19. 上記第１パッケージ（１１０）及び上記第２パッケージ（１２０）はそれぞれ、少なくとも１つの集積半導体メモリチップ（１１４，１２４）を有し、
    この集積半導体メモリチップは、ＤＲＡＭセル（ＳＺ）を備えている、請求項１〜１８の何れか１項に記載の積層型半導体メモリ装置。
  20. 請求項１〜１９の何れか１項に記載の積層型半導体メモリ装置（１００）を少なくとも１つ有し、
    制御装置（２００）と、
    プリント回路基板（３００）と、
    少なくとも１つのバス構造（４００）とをさらに備え、
    積層型半導体メモリ装置（１００）及び制御装置（２００）が、プリント回路基板（３００）に実装されており、
    制御装置（２００）は、バス構造を介して送信される制御信号により、積層型半導体メモリ装置（１００）への読取り及び書込みアクセスを制御するようになっている、半導体メモリモジュール。
  21. 半導体メモリモジュール（１０００）がデュアルインラインメモリモジュールとして設計された、請求項２０に記載の半導体メモリモジュール。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110185098A1 (en) * 2008-05-26 2011-07-28 Sk Telecom Co., Ltd. Memory card supplemented with wireless communication module, terminal for using same, memory card including wpan communication module, and wpan communication method using same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007029435A1 (ja) * 2005-09-02 2007-03-15 Nec Corporation 伝送方法、インターフェース回路、半導体装置、半導体パッケージ、半導体モジュールおよびメモリモジュール
TWI295496B (en) * 2006-03-30 2008-04-01 Walton Advanced Eng Inc Brick stack type semiconductor package for memory module
US8143720B2 (en) * 2007-02-06 2012-03-27 Rambus Inc. Semiconductor module with micro-buffers
KR101257912B1 (ko) * 2007-02-14 2013-04-24 삼성전자주식회사 반도체 메모리 장치와 이 장치의 단자 배치 방법, 및 이장치를 구비한 메모리 모듈과 이 모듈의 기판의 단자 및라인 배치 방법
US20080301370A1 (en) * 2007-06-04 2008-12-04 Qimonda Ag Memory Module
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
US8259483B1 (en) * 2009-12-30 2012-09-04 Mark Ayers Non-volatile memory module
US9202811B2 (en) 2012-12-18 2015-12-01 Infineon Technologies Americas Corp. Cascode circuit integration of group III-N and group IV devices
US10594355B2 (en) 2015-06-30 2020-03-17 Skyworks Solutions, Inc. Devices and methods related to radio-frequency filters on silicon-on-insulator substrate
US9939477B2 (en) * 2016-06-24 2018-04-10 International Business Machines Corporation On-demand detection of electromagnetic disturbances using mobile devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US5926369A (en) * 1998-01-22 1999-07-20 International Business Machines Corporation Vertically integrated multi-chip circuit package with heat-sink support
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US6914324B2 (en) * 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7026708B2 (en) * 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
KR20040022063A (ko) * 2002-09-06 2004-03-11 주식회사 유니세미콘 스택 패키지 및 그 제조방법
US6940158B2 (en) * 2003-05-30 2005-09-06 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7126829B1 (en) * 2004-02-09 2006-10-24 Pericom Semiconductor Corp. Adapter board for stacking Ball-Grid-Array (BGA) chips
US20060043558A1 (en) * 2004-09-01 2006-03-02 Staktek Group L.P. Stacked integrated circuit cascade signaling system and method
US7291907B2 (en) * 2005-02-28 2007-11-06 Infineon Technologies, Ag Chip stack employing a flex circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110185098A1 (en) * 2008-05-26 2011-07-28 Sk Telecom Co., Ltd. Memory card supplemented with wireless communication module, terminal for using same, memory card including wpan communication module, and wpan communication method using same

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