FR2891949A1 - Dispositif de memoire a semi-conducteurs empile - Google Patents

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Simon Muff
Holger Schroeter
Siva Raghuram
Srdjan Djordjevic
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Infineon Technologies AG
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Abstract

Un dispositif de mémoire à semi-conducteurs empilé (100) comprenant des contacts de dispositif de mémoire (101) pour connecter en externe le dispositif de mémoire à semi-conducteurs empilé à une carte à circuits imprimés. Dans une configuration d'empilage à deux étages ou à quatre étages, le dispositif de mémoire à semi-conducteurs empilé comprend un premier boîtier (110) qui est empilé au-dessus d'un deuxième boîtier (120). Les premier et deuxième boîtiers sont, de préférence, conçus sous la forme de boîtiers FBGA, et comprennent chacun des contacts de boîtier (111, 121). Le fait de prévoir une première et une deuxième structures de circuits flexibles (130, 140) pour connecter les contacts de boîtier (111, 121) des premier et deuxième boîtiers (110, 120) aux contacts de dispositif de mémoire (101) permet d'obtenir une configuration d'empilage de boîtiers symétrique.

Description

Dispositif de mémoire à semi-conducteurs empilé Domaine technique
L'invention concerne un dispositif de mémoire à semi-conducteurs empilé, en particulier un dispositif de mémoire à semi-conducteurs empilé double ou quadruple. L'invention concerne également un module de mémoire à semi-conducteurs comprenant des dispositifs de mémoire à semi-conducteurs empilés. Arrière-plan de l'invention La figure 1 présente un module de mémoire à semi-conducteurs 1000 qui est conçu, par exemple, sous la forme d'un module DIMM (module de mémoire à double rangée de connexions) tamponné. Le module de mémoire comprend des dispositifs de mémoire à semi-conducteurs 100 et un dispositif de commande 200. Le dispositif de commande 200 et les dispositifs de mémoire à semi-conducteurs sont disposés sur une surface supérieure et une surface inférieure d'une carte à circuits imprimés 300. Le dispositif de commande 200 est fixé à la carte à circuits imprimés 300 au moyen de contacts de dispositif de commande 201. De la même manière, les dispositifs de mémoire à semi-conducteurs sont fixés à la carte à circuits imprimés 300 au moyen de contacts de dispositif de mémoire 101. Les contacts de dispositif de commande 201 et les contacts de dispositif de mémoire 101 sont formés, par exemple, sous la forme de broches, de bosses ou de billes de soudure. Dans le cas d'un module DIMM tamponné, les dispositifs de mémoire à semi-conducteurs intégrés sont protégés de l'extérieur au moyen du dispositif de commande 200. Le dispositif de commande 200 communique avec un de commande de mémoire et commande les accès en lecture et en écriture aux dispositifs de mémoire à semi-conducteurs 100 en réponse à des instructions émises par le de commande de mémoire. Les signaux de commande générés par le dispositif de commande 200, qui est, par exemple, conçu sous la forme d'une puce HUB, sont transmis à chacun des dispositifs à semi-conducteurs 100 via une structure de bus 400, qui est située à l'intérieur de la carte à circuits imprimés 300. Par souci. de simplification, la figure 1 ne montre qu'une seule ligne de bus 400. Dans une forme de réalisation pratique, plusieurs lignes de bus, telles que des lignes de bus DQ (file d'attente de données), des lignes de bus CA (adresse d'instruction), ainsi que des lignes de bus CTRL (commande) et des lignes de bus CLK (horloge), sont prévues à l'intérieur de la carte à circuits imprimés pour la transmission de signaux de données, de signaux d'instructions, de signaux d'adresses et de signaux d'horloges entre le dispositif de commande 200 et les dispositifs de mémoire à semi-conducteurs 100.
Afin d'augmenter la densité d'un module de mémoire à semi-conducteurs, les dispositifs de mémoire à semi-conducteurs 100 ne comprennent pas seulement une seule puce de mémoire à semi-conducteurs intégrée à l'intérieur de leur boîtier, mais ils comprennent habituellement deux puces de mémoire à semi-conducteurs ou plus. La figure 2 présente une configuration de boîtiers empilés qui est aménagée à l'intérieur de l'une des enveloppes des dispositifs de mémoire à semi-conducteurs intégrés 100 pour augmenter la densité du module DIMM tamponné. Un boîtier 110 est empilé au-dessus d'un boîtier 120. Chacun des boîtiers 110/120 a une surface supérieure T110/T120 et une surface inférieure B110/B120. Une puce de mémoire à semi-conducteurs intégrée 112/122 est habituellement collée sur un plan de masse à l'intérieur du boîtier 110/120. Dans le cas d'une structure d'empilage à deux étages, une seule puce de mémoire à semi-conducteurs intégrée est disposée dans chacun des boîtiers 110 ou 120. Dans le cas d'une structure d'empilage à quatre étages, deux puces de mémoire à semi-conducteurs intégrées sont disposées dans chacun des boîtiers 110 ou 120. Chacune des puces de mémoire à semi-conducteurs jntégrées est:. connectée à des plots de contact 113/123 par des fils de connexion substrat-puce 114/124. La figure 3 est une représentation schématique simplifiée d'une matrice de cellules mémoire SZF qui est incluse dans chacune des puces de mémoire à semi-conducteurs intégrées 112 et 122. Les cellules mémoire SZ sont disposées dans la matrice de cellules mémoire, qui est construite à partir de lignes et de colonnes agencées en une matrice, entre des lignes de mots WL et des lignes de bits BL. Une seule cellule DRAM (mémoire vive dynamique) SZ comprend un condensateur de stockage SC, qui peut être connecté à l'une des lignes de bits BL au moyen d'un transistor de sélection AT. Une borne de commande du transistor de sélection est connectée à l'une des lignes de mots. Pour un accès en lecture ou en écriture à la cellule mémoire DRAM, le transistor de sélection est mis sous tension en étant activé au moyen d'un signal de commande approprié envoyé sur la ligne de mots, de telle sorte que le condensateur de stockage soit connecté à la ligne de bits via un chemin conducteur du transistor de sélection. Selon l'état de charge du condensateur de stockage, qui correspond à un élément d'information logique stocké dans la cellule mémoire, la ligne de bits subit une hausse ou une baisse de potentiel par rapport à un potentiel de précharge auquel les lignes de bits de la matrice de cellules mémoire ont été chargées, généralement avant l'accès en lecture ou en écriture. Un amplificateur de sens connecté à la ligne de bits amplifie la hausse ou la baisse de potentiel, généralement faible, de la ligne de bits pour produire une tension haute ou une tension basse. Dans le cas d'un accès en lecture, la tension haute, qui représente un niveau logique haut d'un signal de données, ou la tension basse, qui représente un niveau logique bas d'un signal de données, est transférée, via la structure de bus 400, du dispositif de mémoire à semi-conducteurs empilé 100 au dispositif de commande 200 qui communique avec l'environnement extérieur du module DIMM. Les plots de contact 113 du boîtier 110 sont situés au niveau de la surface inférieure B110 du boîtier 110. Chacun des plots de contact du boîtier. 110 est connecté à un contact de boîtier 111 du boîtier 110. De la même manière, les plots de contact 123 du boîtier 120 sont situés au niveau de la surface inférieure B120 du boîtier 120. Chacun des plots de contact du boîtier 120 est connecté à un contact de boîtier 121 du boîtier 120. Tel que représenté sur la figure 2, un matériau de sous-remplissage 160 est disposé entre les contacts de boîtier 121 du boîtier 120. Pour une question de simplicité, le matériau de sous-remplissage est représenté uniquement entre les contacts de boîtier 121, mais il est habituellement également disposé entre les contacts de boîtier 111. Les contacts de boîtier 111 sont connectés aux contacts de dispositif de mémoire 101 au moyen d'une piste conductrice 131. La piste conductrice est, de préférence, formée sur la surface d'une structure de circuit flexible 130. Une région située à une extrémité de la structure de circuit flexible 130 et qui est en contact avec les contacts de boîtier 111 est collée, au moyen d'un adhésif 150, sur la surface supérieure T120 du boîtier 120, tandis qu'une région située à l'autre extrémité de la structure de circuit flexible 130 est placée entre les contacts de boîtier 121 du boîtier 120 et les contacts de dispositif de mémoire 101 du dispositif de mémoire à semi-conducteurs intégré 100. La structure de circuit flexible 130 est pliée autour des bords latéraux du boîtier 120 et connecte électriquement les contacts de boîtier 111 du boîtier 110, illustrés sur la figure 2 sous la forme de billes de soudure, aux contacts de dispositif de mémoire 101 du dispositif de mémoire à semi-conducteurs 100, qui sont également conçus sous la forme de billes de soudure dans la forme de réalisation de la figure 2. A la différence des contacts de boîtier 111, les contacts de boîtier 121 du boîtier 120 ne sont séparés des contacts de dispositif de mémoire à semi-conducteurs 101 que par la structure de circuit flexible 130. Par conséquent, à la différence des contacts de boîtier 111, les contacts de boîtier 121 peuvent être considérés comme étant "directement" connectés aux contacts de dispositif de mémoire 101. Les figures 4A, 4B, 4C et 4D présentent des diagrammes en oeil d'un signal de données d'un module DIMM totalement tamponné, dans une configuration d'empilage à quatre étages, à une fréquence de 200 MHz. La figure 4A présente le diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une première puce de mémoire à semi-conducteurs intégrée, située à l'intérieur du boîtier 110. La figure 4B présente le diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une deuxième puce de mémoire à semi-conducteurs intégrée, située à l'intérieur du boîtier 110. L'ouverture des diagrammes en oeil, qui représente une mesure de l'intégrité du signal sur le bus DQ, a une valeur de 69 % pour la figure 4A et une valeur de 70 % pour la figure 4B.
La figure 4C présente le diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une première puce de mémoire à semi-conducteurs intégrée, située à l'intérieur du boîtier 120. La figure 4D présente le diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une deuxième puce de mémoire à semi-conducteurs intégrée, située à l'intérieur du boîtier 120. Chacun des diagrammes en oeil des figures 4C et 4D a une ouverture de 52 %. Cette petite valeur d'ouverture indique une mauvaise intégrité de signal sur le bus DQ, en particulier pour les signaux de données qui sont générés par l'une des puces de mémoire à semi-conducteurs intégrées dans le boîtier inférieur 120. L'intégrité des signaux de données diminue si la fréquence, à laquelle les signaux tels que les signaux de données, d'adresse ou d'instructions, sont appliqués sur la structure de bus 400, augmente. Un autre facteur influençant l'intégrité du signal est la charge des dispositifs de mémoire à semi-conducteurs intégrés qui sont connectés à la structure de bus 400. Si la charge, qui dépend du nombre de puces intégré dans un boîtier, est augmentée, l'intégrité du signal sur la structure de bus se dégrade. Le fait d'utiliser une configuration de DRAM empilée augmente la charge de chaque dispositif de mémoire à semi-conducteurs intégré. Dans le cas d'une configuration de module DIMM empilé à deux étages (4Rx8), il faut appliquer la charge de quatre puces de mémoire à semi-conducteurs intégrées individuelles par ligne de bus. Dans le cas d'une configuration de module DIMM empilé à quatre étages (4Rx8), il faut appliquer la charge de huit puces de mémoire à semi-conducteurs intégrées individuelles par ligne de bus. Tel que représenté sur la figure 2, une technologie de mise sous boîtier actuelle utilise seulement une structure de circuit flexible pour connecter le boîtier supérieur 110, comprenant une puce/pastille supérieure 112 (empilage à deux étages) ou une double puce/pastille supérieure (empilage à quatre étages), aux contacts de dispositif de mémoire 101. Un déséquilibre de charge résulte du fait que le boîtier inférieur 120 est "directement" soudé sur les billes 101 et que le boîtier supérieur 110 est connecté aux billes 101 via un long tronçon de la structure de circuit flexible 130 repliée. Du fait de cette asymétrie dans la forme de réalisation des boîtiers disposés à l'intérieur de l'enveloppe du dispositif de mémoire à semi-conducteurs empilé, les diagrammes en oeil des signaux, en particulier les signaux de données, d'adresses et d'instructions générés par la puce de mémoire à semi-conducteurs intégrée contenue dans le boîtier inférieur 120, ont tendance à présenter un écrasement de l'oeil sur le bus situé entre le dispositif de commande et le dispositif de mémoire à semi-conducteurs empilé, en raison de réflexions. Le document US 6 576 992 B1 décrit deux boîtiers CSP (circuits intégrés à boîtier-puce), qui sont empilés l'un au-dessus de l'autre en un module ou un empilage à deux hauteurs de CSP. Les deux CSP sont connectés à une paire de circuits souples. Chacun des deux circuits souples est partiellement enroulé autour d'un bord latéral opposé respectif du CSP inférieur du module. Les deux circuits souples connectent les CSP supérieur et inférieur, et forment un chemin de connexion thermique et électrique entre le module et un environnement d'application, tel qu'une carte à circuits imprimés (PWB). Résumé de l'invention La présente invention a pour objet de spécifier un dispositif de mémoire à semi-conducteurs empilé qui permette la transmission de signaux sur un bus connecté au dispositif de mémoire à semi-conducteurs empilé, avec une grande intégrité des signaux. Un autre objet de la présente invention vise à spécifier un module de mémoire à semi-conducteurs qui permette la transmission de signaux sur un bus connecté au dispositif de mémoire à semi-conducteurs empilé, avec une grande intégrité des signaux.
L'objet concernant le dispositif de mémoire à semi-conducteurs empilé est obtenu au moyen d'un dispositif de mémoire à semi-conducteurs empilé comprenant un contact de dispositif de mémoire pour connecter en externe ledit dispositif de mémoire à semi-conducteurs empilé, un premier boîtier ayant une surface supérieure et une surface inférieure et comprenant au moins un contact de premier boîtier disposé au niveau de ladite surface inférieure, un deuxième boîtier ayant une surface supérieure et une surface inférieure et comprenant au moins un contact de deuxième boîtier disposé au niveau de ladite surface inférieure dudit deuxième boîtier. En outre, le dispositif de mémoire à semi-conducteurs empilé comprend une première piste conductrice et une deuxième piste conductrice. Le premier boîtier est empilé au-dessus du deuxième boîtier. Le contact de premier boîtier est connecté au moyen de ladite première piste conductrice audit contact de dispositif de mémoire, et ledit contact de deuxième boîtier est connecté au moyen de ladite deuxième piste conductrice audit contact de dispositif de mémoire. Bien que les contacts de dispositif de mémoire soient situés juste en dessous des contacts de deuxième boîtier, les contacts de deuxième boîtier ne sont pas soudés "directement" aux contacts de dispositif de mémoire. Selon la présente invention, la connexion électrique entre le contact de deuxième boîtier et le contact de dispositif de mémoire est obtenu par la prévision d'une deuxième piste conductrice, qui forme donc une sorte de piste conductrice "complémentaire". L'utilisation d'une première piste conductrice pour connecter les contacts de premier boîtier aux contacts de dispositif de mémoire et d'une deuxième piste conductrice pour connecter les contacts de deuxième boîtier aux contacts de dispositif de mémoire permet d'obtenir une configuration d'empilage de boîtiers symétrique. La configuration d'empilage de boîtiers symétrique permet l'obtention d'une grande intégrité des signaux sur le bus connecté entre un dispositif de commande et le dispositif de mémoire à semi-conducteurs empilé, tel que le bus DQ, le bus CA, le bus CTRL ou le bus CLK. La configuration d'empilage de boîtiers symétrique permet la transmission de signaux de données, d'adresses, d'instructions et d'horloges sur le bus situé entre le dispositif de mémoire à semi-conducteurs empilé et le dispositif de commande, même si la fréquence sur le bus est augmentée ou si la charge du dispositif de mémoire à semi-conducteurs empilé est augmentée par l'utilisation d'une configuration d'empilage à deux ou quatre étages. Selon une autre particularité du dispositif de mémoire à semi-conducteurs empilé, chacune desdites première et deuxième pistes conductrices est réalisée IO sous la forme d'une piste conductrice flexible. Afin d'obtenir un dispositif de mémoire à semi-conducteurs empilé symétrique, il est préférable que lesdites première et deuxième pistes conductrices aient la même longueur et la même résistance. Dans une forme de réalisation du dispositif de mémoire à semi-conducteurs empilé, chacune desdites première et deuxième pistes conductrices a une résistance de 50 Ohms.
Dans une forme de réalisation préférée du dispositif de mémoire à semi-conducteurs empilé, chacune desdites première et deuxième pistes conductrices a une résistance de 90 Ohms. Selon une particularité du dispositif de mémoire à semi-conducteurs empilé, le dispositif de mémoire à semi-conducteurs empilé comprend une première et une deuxième structures de circuits flexibles. La première piste conductrice est réalisée sous la forme d'une couche conductrice de ladite première structure de circuit flexible. La deuxième piste conductrice est réalisée sous la forme d'une couche conductrice de ladite deuxième structure de circuit flexible. Selon une autre forme de réalisation du dispositif de mémoire à semiconducteurs empilé, chacune desdites première et deuxième structures de circuits flexibles comprend une couche non conductrice, un premier plot de contact et un deuxième plot de contact. La couche conductrice de ladite première structure de circuit flexible est disposée au niveau de ladite couche non conductrice de ladite première structure de circuit flexible. Le premier plot de contact de ladite première structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice de ladite première structure de circuit flexible. Le deuxième plot de contact de ladite première structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice de ladite première structure de circuit flexible. La couche conductrice de ladite deuxième structure de circuit flexible est disposée au niveau de ladite couche non conductrice de ladite deuxième structure de circuit flexible. Le premier plot de contact de ladite deuxième structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice de ladite deuxième structure de circuit flexible. Le deuxième plot de contact de ladite deuxième structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice de ladite deuxième structure de circuit flexible.
Selon une particularité du dispositif de mémoire à semi-conducteurs empilé, le premier plot de contact de la première structure de circuit flexible est connecté au contact de premier boîtier. Le deuxième plot de contact de ladite première structure de circuit flexible est connectée audit contact de dispositif de mémoire. Le premier plot de contact de ladite deuxième structure de circuit flexible est connecté audit contact de deuxième boîtier. Le deuxième plot de contact de ladite deuxième structure de circuit flexible est connecté audit deuxième plot de contact de ladite première structure de circuit flexible. Dans une autre variante de forme de réalisation du dispositif de mémoire à semi-conducteurs empilé, une région de ladite couche non conductrice de ladite première structure de circuit flexible disposée sous ladite région de ladite couche conductrice de ladite première structure de circuit flexible dans laquelle se trouve ledit premier plot de contact de ladite première structure de circuit flexible est collée au moyen d'un adhésif sur ladite surface supérieure dudit deuxième boîtier. La première structure de circuit flexible est pliée de telle sorte que ledit deuxième plot de contact de ladite première structure de circuit flexible soit connecté audit contact de dispositif de mémoire. Une région de ladite couche non conductrice de ladite deuxième structure de circuit flexible disposée sous ladite région de ladite couche conductrice de ladite deuxième structure de circuit flexible dans laquelle se trouve ledit premier plot de contact de ladite deuxième structure de circuit flexible est collée au moyen d'un adhésif sur une région de ladite couche non conductrice de ladite deuxième structure de circuit flexible qui est disposée sous ladite région de ladite couche conductrice de ladite deuxième structure de circuit flexible dans laquelle se trouve ledit deuxième plot de contact de ladite deuxième structure de circuit flexible. Selon une autre conception du dispositif de mémoire à semi-conducteurs empilé, chacune desdites première et deuxième structures de circuits flexibles est réalisée sous la forme d'un circuit flexible à une seule face, d'un circuit flexible à deux faces, d'un circuit flexible multicouches ou d'un circuit flexiblerigide. Selon une autre particularité du dispositif de mémoire à semi-conducteurs empilé, chacune desdites couches conductrices desdites première et deuxième structures de circuits flexibles est constituée de cuivre. Chacune desdites couches non conductrices desdites première et deuxième structures de circuits flexibles est constituée de polyimide. Selon un développement du dispositif de mémoire à semi-conducteurs empilé, chacun dudit contact de premier boîtier et dudit contact de deuxième boîtier est conçu sous la forme d'une bille de soudure ou d'une bosse. Il est préféré que chacun des premier et deuxième boîtiers soit conçu sous la forme d'un boîtier à matrice de billes à pas fin. Dans encore un autre perfectionnement du dispositif de mémoire à semi-conducteurs empilé, chacun desdits premier et deuxième boîtiers comprend au moins une puce de mémoire à semi- conducteurs intégrée. Dans le cas d'une puce DRAM, ladite puce de mémoire à semi-conducteurs intégrée comprend des cellules de mémoire vive dynamique. L'objet concernant le module de mémoire à semiconducteurs est obtenu par un module de mémoire à semi- conducteurs comprenant au moins l'un desdits dispositifs de mémoire à semi-conducteurs empilés. Dans une forme de réalisation préférée du module de mémoire à semi-conducteurs, il comprend un dispositif de commande, une carte à circuits imprimés et au moins une structure de bus. Le dispositif de mémoire à semi-conducteurs empilé et ledit dispositif de commande sont montés sur ladite carte à circuits imprimés. Le dispositif de commande est conçu de façon à commander les accès en lecture et en écriture audit dispositif de mémoire à semi-conducteurs empilé, au moyen de signaux de commande transférés via ladite structure de bus. Selon une autre forme de réalisation préférée, le module de mémoire à semi-conducteurs est conçu sous la forme d'un module de mémoire à double rangée de connexions. Brève description des dessins Nous allons maintenant expliquer l'invention plus en détail par référence aux figures illustrant des formes de réalisation représentatives de l'invention, et dans lesquelles : la figure 1 présente une forme de réalisation d'un module de mémoire à semi-conducteurs selon la présente invention ; la figure 2 présente un dispositif de mémoire à semi-conducteurs empilé selon une conception de la technique antérieure ; la figure 3 présente une forme de réalisation d'une matrice de cellules mémoire ; les figures 4A à 4D présentent des diagrammes en mil de signaux de données sur un bus connecté à un dispositif de mémoire à semi-conducteurs empilé conçu selon la technique antérieure ; la figure 5 présente une forme de réalisation d'un dispositif de mémoire à semi-conducteurs empilé selon la présente invention ; les figures 6A et 6B présentent une forme de réalisation d'une structure multicouche d'une première et d'une deuxième structures de circuits flexibles selon la présente invention ; les figures 7A à 7D présentent des diagrammes en oeil de signaux de données sur un bus connecté à un dispositif de mémoire à semi-conducteurs empilé ayant une résistance de 50 Ohms pour chacune des pistes conductrices ; les figures 8A à 8D présentent des diagrammes en oeil de signaux de données sur un bus connecté à un dispositif de mémoire à semi-conducteurs empilé ayant une résistance de 90 Ohms pour chacune des pistes conductrices. Description détaillée de l'invention La figure 5 présente une configuration de boîtier d'un dispositif de mémoire à semi-conducteurs empilé selon la présente invention. Les éléments identiques des figures 2 et 5 sont désignés par les mêmes symboles de référence. Selon une configuration d'empilage à deux étages, un boîtier 110 comprend une puce de mémoire à semi-conducteurs intégrée 112. Dans une configuration d'empilage à quatre étages, le boîtier 110 comprend deux puces de mémoire à semi-conducteurs intégrées. La puce de mémoire à semi-conducteurs intégrée 112 comprend, de préférence, une matrice de cellules mémoire, telle que celle qui est représentée sur la figure 3, contenant des cellules DRAM, et est connectée, via des fils de connexion substrat-puce 114, à des plots de contact 113 situés au niveau d'une surface inférieure B110 du boîtier 110. Le boîtier 110 se présente, de préférence, sous la forme d'un boîtier FBGA (boîtier à matrice de billes à pas fin). Il présente une matrice de contacts de boîtier 111 réalisés sous la forme de bosses ou de billes de soudure. Le boîtier 120, qui est empilé sous le boîtier 110, est formé avec la même structure. Il comprend une seule puce de mémoire à semi-conducteurs intégrée ou bien deux puces de mémoire à semi-conducteurs intégrées, selon que sa configuration est une configuration d'empilage de boîtiers à deux ou à quatre étages. La puce de mémoire à semi-conducteurs intégrée 122 est connectée, via des fils de connexion substrat-puce 124, à des plots de contact 123 situés au niveau d'une surface inférieure B120 du boîtier 120. Le boîtier 120 se présente, de préférence, sous la forme d'un boîtier FBGA. Il présente une matrice de contacts de boîtier 121 au niveau de la surface inférieure B120. Les contacts de boîtier 121 peuvent être conçus sous la forme de bosses ou de billes de soudure. Pour connecter les billes de soudure 111 du boîtier 110 aux contacts de dispositif de mémoire 101, il est prévu une structure de circuit flexible 130. Des plots de contact 131 sont disposés sur une région située à une première extrémité de la structure de circuit flexible 130. La région située sous la première extrémité de la structure de circuit flexible 130 est collée, au moyen d'un adhésif 150, à la surface supérieure T120 du boîtier 120. D'autres plots de contact 132 sont disposés sur une région située à une deuxième extrémité de la structure de circuit flexible 130. Les billes de soudure 111 du boîtier 110 sont connectées aux contacts de dispositif de mémoire 101, via les plots de contact 131, via une piste conductrice 133 formée sur une surface de la structure de circuit flexible 130, et via les plots de contact 132. Dans ce but, la structure de circuit flexible 130 est pliée autour d'un bord latéral du boîtier empilé inférieur 120. Pour connecter les billes de soudure 121 du boîtier 120 aux contacts de dispositif de mémoire 101, les billes de soudure 121 ne sont pas soudées "directement" aux billes 101, mais elles le sont via une structure de circuit flexible 140 "complémentaire". Celle-ci comprend des plots de contact 141 disposés sur une région située à une première extrémité de la structure de circuit flexible 140, et des plots de contact 142 disposés sur une région située à une deuxième extrémité de la structure de circuit flexible 140. Les plots de contact 141 et les plots de contact 142 sont connectés via une piste conductrice 143 formée sur la surface de la structure de circuit flexible 140. La structure de circuit flexible 140 est, de préférence, formée avec les mêmes caractéristiques que la structure de circuit flexible 130. A titre d'exemple, il est recommandé que les deux pistes conductrices 133 et143 des structures de circuits flexibles 130 et 140 aient la même longueur et la même résistance. Les billes de soudure 121 sont connectées aux billes de soudure 101, via les plots de contact 141, via la piste conductrice 1.43 formée sur la surface de la structure de circuit flexible 140, et via les plots de contact 142. De la même manière qu'en ce qui concerne la structure de circuit flexible 130, la structure de circuit flexible 140 est également pliée. La région localisée entre la région située à la première extrémité et la région située à la deuxième extrémité de la structure de circuit flexible 140 est remplie avec un adhésif 170. La figure 6A présente d'une manière plus détaillée une région d'une structure multicouche de la structure de circuit flexible 130, qui est collée sur la surface supérieure du boîtier 120. Une couche conductrice 133 est disposée sur une couche non conductrice 134. Le plot de contact 131 est disposé sur la couche conductrice 133. La couche conductrice comprend la piste conductrice qui connecte le plot de contact 131 au plot de contact 132. Elle est, par exemple, constituée de cuivre. La couche non conductrice 134 est, par exemple, constituée de polyimide. Selon la forme de réalisation représentée sur la figure 6A, la structure de circuit flexible 130 est réalisée sous la forme d'un circuit flexible à une seule face. Cependant, elle peut également être conçue sous la forme d'un circuit flexible à deux faces, d'un circuit flexible multicouches ou d'un circuit flexible-rigide. La figure 6B présente la structure multicouche de la structure de circuit flexible 130 et de la structure de circuit flexible 140, dans une région qui se trouve en dessous des contacts à billes de soudure 121. La structure de circuit flexible 140 est également représentée sur la figure 6B sous la forme d'un circuit flexible à une seule face, mais elle peut être conçue sous la forme d'un circuit flexible à deux faces, d'un circuit flexible multicouches ou d'un circuit flexible-rigide. Le plot de contact 141 est disposé sur le dessus d'une couche conductrice 143 qui est, par exemple, constituée de cuivre. Selon la structure à une seule face, la couche conductrice 143 est disposée sur une couche non conductrice 144, qui est, de préférence, constituée de polyimide. La structure de circuit flexible 140 est pliée suivant un petit rayon, de telle sorte que la région de la couche non conductrice 144 qui est située en dessous de la région de la couche conductrice 143 sur laquelle se trouve le plot de contact 141 et la région de la couche non conductrice 144 qui est située en dessous de la région de la couche conductrice 143 sur laquelle se trouve le plot de contact 142 soient placées l'une en face de l'autre. En raison du petit rayon de pliage, la structure de circuit flexible 140 a une forme de U étroit. Les régions de la couche non conductrice 144 qui se trouvent en regard l'une de l'autre sont fixées ensemble par l'adhésif 170. Afin de connecter le plot de contact 142 à l'une des billes de soudure 101, le plot de contact 142 est en contact avec la couche conductrice 133 de la structure de circuit flexible 130 et est aussi connecté électriquement au plot de contact 132 via la couche conductrice 133. Afin de connecter le plot de contact 142 à la couche conductrice 133, la couche non conductrice 134 qui se trouve dans la région située sous le plot de contact 132 est retirée, par exemple au moyen d'une opération de gravure, de telle sorte que le plot de contact 142 soit en contact avec la couche conductrice 133 à travers une petite fenêtre. L'utilisation d'une structure de circuit flexible 140 "complémentaire" pour connecter électriquement les contacts de boîtier 121 du boîtier empilé inférieur 120 aux contacts de dispositif de mémoire 101 permet d'obtenir une configuration de boîtiers empilés symétrique. Les figures 7 et 8 présentent des diagrammes en oeil qui permettent de caractériser l'intégrité des signaux lorsque les signaux de données sont transférés via la structure de bus située entre la configuration d'empilage de boîtiers symétrique selon la présente invention et le dispositif de commande 200. La figure 7A présente un diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une première mémoire à semi-conducteurs qui est située à l'intérieur du boîtier 110. La figure 7B présente un diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une deuxième mémoire à semi-conducteurs qui est également située à l'intérieur du boîtier 110. Pour les deux signaux de données, les diagrammes en oeil présentent une ouverture d'environ 67 %. La figure 7C présente un diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une première mémoire à semi-conducteurs qui est disposée à l'intérieur du boîtier 120. La figure 7D présente un diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une deuxième mémoire à semi-conducteurs qui est disposée à l'intérieur du boîtier 120. Pour les deux signaux de données, les diagrammes en mil présentent une ouverture d'environ 67 %. Pour la configuration d'empilage de boîtiers selon la technique antérieure, telle que représentée sur la figure 2, l'ouverture des signaux de données générés par l'une des mémoires à semi- conducteurs intégrées à l'intérieur du boîtier inférieur 120, était seulement d'environ 52 %. Les figures 7A à 7D présentent des diagrammes en oeil permettant de caractériser l'intégrité des signaux pour une résistance des pistes conductrices des structures de circuits flexibles 130 et 140 de 50 Ohms. Les figures 8A à 8D présentent des diagrammes en oeil permettant de caractériser l'intégrité des signaux pour une résistance des pistes conductrices des structures de circuits flexibles 130 et 140 d'environ 90 Ohms. La figure 8A présente un diagramme en cil d'un signal de données transmis sur le bus DQ et généré par une première mémoire à semi-conducteurs, tandis que la figure 8B présente un diagramme en oeil d'un signal de données transmis sur le bus DQ et généré par une deuxième mémoire à semi-conducteurs. Les première et deuxième mémoires à semi-conducteurs sont toutes les deux situées à l'intérieur du boîtier 110. Pour les deux signaux de données, les diagrammes en mil présentent une ouverture d'environ 71 %. La figure 8C présente un diagramme en mil d'un signal de données transmis sur le bus DQ et généré par une première mémoire à semi-conducteurs, tandis que la figure 8D présente un diagramme en mil d'un signal de données transmis sur le bus DQ et généré par une deuxième mémoire à semi-conducteurs. Les première et deuxième mémoires à semi-conducteurs sont toutes les deux situées à l'intérieur du boîtier 120. Pour les deux signaux de données, les diagrammes en cil présentent une ouverture d'environ 71 %. La comparaison entre les différentes résistances des pistes conductrices 133 et 143 des structures de circuits flexibles 130 et 140 montre que l'intégrité des signaux est davantage améliorée si la résistance de la piste conductrice 133 de la structure de circuit flexible 130 et la résistance de la piste conductrice 143 de la structure de circuit flexible 140 "complémentaire" sont augmentées de 50 Ohms à 90 Ohms.
22 Liste des symboles de référence 100 Dispositif de mémoire à semi-conducteurs empilé 101 Contact de dispositif de mémoire 110 Premier boîtier 111 Contact de boîtier du premier boîtier.
112 Puce de mémoire à semi-conducteurs intégrée du 113 premier boîtier Plot de contact du premier boîtier.
114 Fils de connexion substrat-puce 120 Deuxième boîtier 121 Contact de boîtier du deuxième boîtier 122 Mémoire à semi-conducteurs intégrée du deuxième boîtier 123 Plot de contact du deuxième boîtier 124 Fils de connexion substrat-puce du deuxième boîtier 130 Structure de circuit flexible 131, 132 Plots de contact de la structure de circuit flexible 130 133 Couche conductrice de la première structure de circuit flexible 134 Couche non conductrice de la première structure de circuit flexible 140 Structure de circuit flexible 141, 142 Plots de contact de la structure de circuit flexible 140 143 Couche conductrice de la deuxième structure de circuit flexible .3 144 Couche non conductrice de la deuxième structure de circuit flexible 150, 170 Adhésif 160 Matériau de sous-remplissage 200 Circuit de commande 201 Contact du dispositif de commande 300 Carte à circuits imprimés 400 Structure de bus AT Transistor de sélection BL Ligne de bits SC Condensateur de stockage SZ Cellule mémoire SZF Matrice de cellules mémoire WL Ligne de mots Légende des dessins Figures 4, 7 et 8 Voltage [V] = Tension [V] Time [ns] = Temps [ns]

Claims (21)

Revendications
1. Dispositif de mémoire à semi-conducteurs empilé, comprenant . - un contact de dispositif de mémoire (101) pour connecter en externe ledit dispositif de mémoire à semi-conducteurs empilé (100), - un premier boîtier (110) ayant une surface supérieure (T110) et une surface i nfé..r.i.eur_ e (B1.10) , et comprenant au moins un contact de premier boîtier (111) disposé au niveau de ladite surface inférieure (B110), - un deuxième boîtier (120) ayant une surface supérieure (T120) et une surface inférieure (B120), et comprenant au moins un contact de deuxième boîtier_ (121) disposé au niveau de ladite surface inférieure (B120) dudit deuxième boîtier, - une première piste conductrice (1.33), - une deuxième piste conductrice (143), - ledit premier boîtier (110) étant empilé au-dessus dudit deuxième boîtier (120), - ledit contact de premier boîtier (111) étant connecté au moyen de ladite première piste conductrice (133) audit contact de dispositif de mémoire (101) et ledit contact de deuxième boîtier (121) étant connecté au moyen de ladite deuxième piste conductrice (143) audit contact de dispositif de mémoire (101).
2. Dispositif de mémoire à semi-conducteurs empilé selon la revendication 1, dans lequel chacune desdites première et deuxième pistes conductrices (133, 143) est réalisée sous la forme d'une piste conductrice flexible.
3. Dispositif de mémoire à semi-conducteurs empilé selon l'une ou l'autre des revendications 1 et 2, dans lequel chacune desdites première et deuxième pistes conductrices (133, 143) est conçue avec la mêmelongueur et la même résistance.
4. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 3, dans lequel chacune desdites première et deuxième pistes conductrices (133, 143) a une résistance de 50 Ohms.
5. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 3, dans lequel chacune desdites première et deuxième pistes conductrices (133, 143) a une résistance de 90 Ohms.
6. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 5, comprenant : - une première et une deuxième structures de circuits flexibles (130, 140), - dans lequel ladite première piste conductrice est réalisée sous la forme d'une couche conductrice (133) de ladite première structure de circuit flexible (130) et ladite deuxième piste conductrice est réalisée sous la forme d'une couche conductrice (143) de ladite deuxième structure de circuit flexible (140).
7. Dispositif de mémoire à semi-conducteurs empilé selon la revendication 6, dans lequel : - chacune desdites première et deuxième structures de circuits flexibles (130, 140) comprend une couche non conductrice (134, 144), un premier plot de contact (131, 141) et un deuxième plot de contact (132, 142), - ladite couche conductrice (133) de ladite première structure de circuit flexible est disposée au niveau de ladite couche non conductrice (134) de ladite première structure de circuit flexible, -ledit premier plot de contact (131) de ladite première structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice (133)de ladite première structure de circuit flexible {130), -ledit deuxième plot de contact (132) de ladite première structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice (133) de ladite première structure de circuit flexible (130), - ladite couche conductrice (143) de ladite deuxième structure de circuit flexible est disposée au niveau de ladite couche non conductrice (144) de ladite deuxième structure de circuit flexible, - ledit premier plot de contact (141) de ladite deuxième structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice (143) de ladite deuxième structure de circuit flexible (140), - ledit deuxième plot de contact (142) de ladite deuxième structure de circuit flexible est disposé au niveau d'une région de ladite couche conductrice (143) de ladite deuxième structure de circuit flexible (140).
8. Dispositif de mémoire à semi-conducteurs empilé selon la revendication 7, dans lequel : - le premier plot de contact (131) de ladite première structure de circuit flexible (130) est connecté audit contact de premier boîtier (111), - le deuxième plot de contact (132) de ladite première structure de circuit flexible (130) est connecté audit contact de dispositif de mémoire (101), - le premier plot de contact (141) de ladite deuxième structure de circuit flexible (140) est connecté audit contact de deuxième boîtier (121), - le deuxième plot de contact (142) de ladite deuxième structure de circuit flexible (140) est connecté audit deuxième plot de contact (132) de ladite première structure de circuit flexible (130).
9. Dispositif de mémoire à semi-conducteurs empilé selon l'une ou l'autre des revendications 7 et 8, danslequel : - une région de ladite couche non conductrice (134) de ladite première structure de circuit flexible (130) disposée sous ladite région de ladite couche conductrice (133) de ladite première structure de circuit flexible (130) dans laquelle se trouve ledit premier plot de contact (131) de ladite première structure de circuit flexible (130) est collée au moyen d'un adhésif (150) sur ladite surface supérieure ('1'12.0) dudit deuxième boîtier (120), - ladite première structure de circuit flexible (130) est pliée de telle sorte que ledit deuxième plot de contact (132) de ladite première structure de circuit flexible (130) soit connecté audit contact de dispositif de mémoire (101), - une région de ladite couche non conductrice (144) de ladite deuxième structure de circuit flexible (140) disposée sous ladite région de ladite couche conductrice (143) de ladite deuxième structure de circuit flexible (140) dans laquelle se trouve ledit premier plot de contact (141) de ladite deuxième structure de circuit flexible (140) est collée au moyen d'un adhésif (170) sur une région de ladite couche non conductrice (144) de ladite deuxième structure de circuit flexible (140) qui est disposée sous ladite région de ladite couche conductrice (143) de ladite deuxième structure de circuit flexible (140) dans laquelle se trouve ledit deuxième plot de contact (142) de ladite deuxième structure de circuit flexible.
10. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 6 à 9, dans lequel chacune desdites première et deuxième structures de circuits flexibles (130, 140) est réalisée sous la forme d'un circuit flexible à uneseule face.
11. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 6 à 9, dans lequel chacune desdites première et deuxième structures de circuits flexibles (130, 140) est réalisée sous la forme d'un circuit flexible à deux faces.
12. Dispositif de mémoire 6 semi-conducteurs empilé selon l'une des revendications 6 à 9, dans lequel chacune desdites première et deuxième structures de circuits flexibles (130, 140) est réalisée sous la forme d'un circuit flexible multicouche.
13. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 6 à 9, dans lequel chacune desdites première et deuxième structures de circuits flexibles (130, 140) est réalisée sous la forme d'un circuit flexible-rigide.
14. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 6 à 13, dans lequel chacune desdites couches conductrices (133, 143) desdites première et deuxième structures de circuits flexibles est constituée de cuivre.
15. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 6 à 14, dans lequel chacune desdites couches non conductrices (134, 144) desdites première et deuxième structures de circuits flexibles est constituée de polyimide.
16. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 15, dans lequel chacun dudit contact de premier boîtier et dudit contact de deuxième boîtier est conçu sous la forme d'une bille de soudure (111, 121) oud'une bosse (111, 121).
17. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 16, dans lequel chacun des premier et deuxième boîtiers est conçu sous la forme d'un boîtier à matrice de billes à pas fin (110, 120).
18. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 1.7, dans lequel chacun desdits premier et deuxième boîtiers (110, 120) comprend au moins une puce de mémoire à semi-conducteurs intégrée {114, 124).
19. Dispositif de mémoire à semi-conducteurs empilé selon l'une des revendications 1 à 18, dans lequel ladite puce de mémoire à semi-conducteurs intégrée (114, 124) comprend des cellules de mémoire vive dynamique (S2).
20. Module de mémoire à semi-conducteurs, comprenant : - au moins l'un desdits dispositifs de mémoire à semi-conducteurs empilés (100) selon l'une des revendications 1 à 19, - un dispositif de commande (200), - une carte à circuits imprimés (300), - au moins une structure de bus (400), -où ledit dispositif de mémoire à semi- conducteurs empilé {100) et ledit dispositif de commande (200) sont montés sur ladite carte à circuits imprimés (300), - où ledit dispositif de commande (200) est conçu de façon à commander les accès en lecture et en écriture audit dispositif de mémoire à semi-conducteurs empilé (100), au moyen de signaux de commande transférés via ladite structure de bus (400).
21. Module de mémoire à semi-conducteurs selon larevendication 20, dans lequel ledit module de mémoire à semi-conducteurs est conçu sous la forme d'un module de mémoire à double rangée de connexions (1000).
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