DE102006022136A1

DE102006022136A1 - Halbleiterspeicherbauelement

Info

Publication number: DE102006022136A1
Application number: DE102006022136A
Authority: DE
Inventors: Srdjan Djordjevic; Simon Muff; Siva Raghuram; Holger Schroeter
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-05-11
Filing date: 2006-05-11
Publication date: 2006-12-28
Also published as: CN1862811A; US20060255459A1; JP2006318634A; FR2891949A1

Abstract

Ein Halbleiterspeicherbauelement (100) umfasst Speicherbauelementkontaktanschlüsse (101), mit denen das Halbleiterspeicherbauelement extern mit einer Leiterplatte verbindbar ist. Bei einer Doppel- oder Vierfachstapelkonfiguration umfasst das Halbleiterspeicherbauelement einen ersten Baustein (110), der über einen zweiten Baustein (120) in einer Stapelanordnung angeordnet ist. Der erste und zweite Baustein sind bevorzugt als FBGA-Bausteine ausgebildet, wobei jeder von ihnen Bausteinkontaktanschlüsse (111, 121) umfasst. Die Bausteinkontaktanschlüsse (111, 121) des ersten und zweiten Bausteins (110, 120) sind über erste und zweite flexible Leiterbahnstrukturen (130, 140) mit den Speicherbauelementkontaktanschlüssen (101) verbunden. Durch eine derartige symmetrische Bausteinkonfiguration werden Signale mit einer verbesserten Signalintegrität über einen Bus (400) auf der Leiterplatte zwischen dem Halbleiterspeicherbauelement (100) und einem Steuerchip (200) übertragen, wenn die Frequenz des Busses oder die Last des Halbleiterspeicherbauelements erhöht ist.

Description

Die Erfindung betrifft ein Halbleiterspeicherbauelement, bei dem mehrere Speicherbauelemente in einer Stapelanordnung in einem Chipgehäuse angeordnet sind. Die Erfindung betrifft außerdem ein Halbleiterspeichermodul, das ein Halbleiterspeicherbauelement mit einer Stapelanordnung umfasst.

1 zeigt ein Halbleiterspeichermodul 1000, das beispielsweise als ein gepuffertes DIMM(dual in-line memory module) Speichermodul ausgebildet ist. Das Speichermodul umfasst mehrere Halbleiterspeicherbauelemente 100 und ein Steuerbauelement 200. Das Steuerbauelement 200 und die Halbleiterspeicherbauelemente sind an einer oberen und an einer unteren Oberfläche einer Leiterplatte 300 angeordnet. Das Steuerbauelement 200 ist mit Hilfe von Steuerbauelementkontaktanschlüssen 201 an der Leiterplatte 300 angebracht. Auf die gleiche Weise sind die Halbleiterspeicherbauelemente mit Hilfe von Halbleiterspeicherkontaktanschlüssen 101 an der Leiterplatte 300 angebracht. Die Steuerbauelementkontaktanschlüsse 201 und die Speicherbauelementkontaktanschlüsse 101 sind beispielsweise als Zuleitungskontakte, Bumps oder kugelförmige Kontaktanschlüsse ausgebildet.

Im Fall eines gepufferten DIMMs sind die integrierten Halbleiterspeicherbauelemente gegenüber der äußeren Umgebung mit Hilfe des Steuerbauelements 200 abgeschirmt. Das Steuerbauelement 200 kommuniziert mit einem Speichercontroller und steuert Lese- und Schreibzugriffe auf die Halbleiterspeicherbauelemente 100 in Abhängigkeit von Befehlen des Speichercontrollers. Steuersignale, die von dem Steuerbauelement 200 erzeugt werden, der beispielsweise als ein HUB-Chip ausgebildet ist, werden über eine Busstruktur 400, die sich innerhalb der Leiterplatte 300 befindet, zu jedem der Halbleiterbauelemente 100 übertragen. Aus Gründen der besseren Übersicht zeigt 1 nur eine Busleitung 400. Bei einer Ausführungsform sind innerhalb der Leiterplatte zum Übertragen von Daten-, Steuer-, Adress- und Taktsignalen zwischen dem Steuerbauelement 200 und den Halbleiterspeicherbauelementen 100 mehrere Busleitungen vorgesehen, wie etwa DQ (Daten)-Busleitungen, CA (Befehls-/Adresse)-Busleitungen sowie CTRL (Steuer)-Busleitungen und CLK (Takt)-Busleitungen.

Um die Dichte eines Halbleiterspeichermoduls zu erhöhen, umfassen die Halbleiterspeicherbauelemente 100 nicht nur einen einzelnen integrierten Halbleiterspeicherchip innerhalb ihres Gehäuses, sondern umfassen üblicherweise zwei oder mehr Halbleiterspeicherchips. 2 zeigt eine Bausteinkonfiguration in einer Stapelanordnung, die innerhalb eines der Gehäuse der integrierten Halbleiterspeicherbauelemente 100 angeordnet ist, um die Dichte des gepufferten DIMM zu erhöhen. Ein Baustein 110 ist über einem Baustein 120 gestapelt angeordnet. Jeder der Bausteine 110/120 weist eine obere Oberfläche T110/T120 und eine untere Oberfläche B110/B120 auf. Ein integrierter Halbleiterspeicherchip 112/122 ist üblicherweise auf eine Masseebene innerhalb des Bausteins 110/120 aufgesetzt. Im Fall eines Doppelstapeldesigns ist nur ein integrierter Halbleiterspeicherchip in jedem der Bausteine 110 oder 120 angeordnet. Im Fall eines Vierfachstapeldesigns sind zwei integrierte Halbleiterspeicherchips in jedem der Bausteine 110 oder 120 angeordnet. Jeder der integrierten Halbleiterspeicherchips ist über eine Verdrahtung 114/124 mit Kontaktpads 113/123 verbunden.

3 zeigt eine vereinfachte schematische Zeichnung eines Speicherzellenarrays SZF, das in jedem der integrierten Halbleiterspeicherchips 112 und 122 enthalten ist. Die Speicherzellen SZ sind in dem Speicherzellenarray in einer Matrixform zwischen Wortleitungen WL und Bitleitungen BL angeordnet. Eine einzelne DRAM(dynamic random access memory)-Speicherzelle SZ umfasst einen Speicherkondensator SC, der mit Hilfe eines Auswahltransistors AT mit einer der Bitleitungen BL verbunden werden kann. Ein Steueranschluss des Auswahltransistors ist mit einer der Wortleitungen verbunden. Für einen Lese- oder Schreibzugriff auf die DRAM-Speicherzelle wird der Auswahltransistor aktiviert, indem er unter Verwendung eines entsprechenden Steuersignals auf der Wortleitung niederohmig gesteuert wird, so dass der Speicherkondensator über eine leitend gesteuerte Strecke des Auswahltransistors mit der Bitleitung verbunden ist. Je nach Ladezustand des Speicherkondensators, der einem in der Speicherzelle gespeicherten Datum entspricht, erfährt die Bitleitung einen Potenzialanstieg oder einen Potenzialabsenkung im Vergleich zu einem Vorladepotenzial, auf das die Bitleitungen in dem Speicherzellenarray im Allgemeinen vor dem Lese- oder Schreibzugriff aufgeladen worden sind. Ein an die Bitleitung angeschlossener Leseverstärker verstärkt den im Allgemeinen geringen Potenzialanstieg oder Potenzialabfall der Bitleitung und erzeugt ein hohes oder niedriges Spannungspotenzial. Im Fall eines Lesezugriffs wird das hohe Spannungspotenzial, das einen logischen 1-Pegel eines Datensignals repräsentiert, oder das niedrige Spannungspotenzial, das einen logischen 0-Pegel eines Datensignals darstellt, über die Busstruktur 400 von dem Halbleiterspeicherbauelement 100 zum Steuerbauelement 200 übertragen, der mit der äußeren Umgebung des DIMM in Verbindung steht.

Die Kontaktpads 113 des Bausteins 110 befinden sich auf der unteren Oberfläche B110 des Bausteins 110. Jeder der Kontaktpads des Bausteins 110 ist mit einem Bausteinkontaktanschluss 111 des Bausteins 110 verbunden. Auf die gleiche Weise sind die Kontaktpads 123 des Bausteins 120 an der unteren Oberfläche B120 des Bausteins 120 angeordnet. Jedes der Kontaktpads des Bausteins 120 ist mit einem Bausteinkontaktanschluss 121 des Bausteins 120 verbunden. Ein Füllmaterial 160 ist zwischen den Bausteinkontaktanschlüssen 121 des Bausteins 120 in 2 angeordnet. Aus Gründen der besseren Übersicht ist das Füllmaterial nur zwischen den Bausteinkontaktanschlüssen 121 dargestellt. Das Füllmaterial ist üblicherweise aber auch zwischen den Bausteinkontaktanschlüssen 111 vorgesehen.

Die Bausteinkontaktanschlüsse 111 sind mit Hilfe einer Leiterbahn 131 mit den Speicherbauelementkontaktanschlüssen 101 verbunden. Die Leiterbahn ist vorzugsweise auf der Oberfläche einer flexiblen Leiterbahnstruktur 130 angeordnet. Ein Bereich am Ende der flexiblen Leiterbahnstruktur 130, der mit den Bausteinkontaktanschlüssen 111 in Verbindung ist, wird mit Hilfe eines Klebers 150 an die obere Oberfläche T120 des Bausteins 120 geklebt, wohingegen ein Bereich am anderen Ende der flexiblen Leiterbahnstruktur 130 zwischen Bausteinkontaktanschlüssen 121 des Bausteins 120 und den Speicherbauelementkontaktanschlüssen 101 des integrierten Halbleiterspeicherbauelements 100 liegt. Die flexible Leiterbahnstruktur 130 ist um die Seitenflächen des Bausteins 120 gebogen und verbindet die Bausteinkontaktanschlüsse 111 des Bausteins 110, in 2 als kugelförmige Kontaktanschlüsse dargestellt, elektrisch mit den Speicherbauelementkontaktanschlüssen 101 des Halbleiterspeicherbauelements 100, die in der Ausführungsform von 2 ebenfalls als kugelförmige Kontaktanschlüsse ausgebildet sind. Im Gegensatz zu den Bau steinkontaktanschlüssen 111 sind die Bausteinkontaktanschlüsse 121 des Bausteins 120 von den Halbleiterspeicherbauelementkontaktanschlüssen 101 nur durch die flexible Leiterbahnstruktur 130 getrennt. Im Gegensatz zu den Bausteinkontaktanschlüssen 111 können die Bausteinkontaktanschlüsse 121 deshalb als direkt mit den Speicherbauelementkontaktanschlüssen verbunden angesehen werden.

Die 4A, 4B, 4C und 4D zeigen Augendiagramme eines Datensignals eines vollständig gepufferten DIMMs in einer vierfach gestapelten Konfiguration bei einer Frequenz von 200 MHz. 4A zeigt das Augendiagramm eines auf dem DQ-Bus übertragenen und von einem ersten integrierten Halbleiterspeicherchip innerhalb des Bausteins 110 erzeugten Datensignals. 4B zeigt das Augendiagramm eines auf dem DQ-Bus übertragenen und von einem zweiten integrierten Halbleiterspeicherchip innerhalb des Bausteins 110 erzeugten Datensignals. Die Öffnung der Augendiagramme, die ein Maß für die Signalintegrität auf dem DQ-Bus darstellt, weist für 4A einen Wert von 69% und für 4B einen Wert von 70% auf.

4C zeigt ein Augendiagramm für ein auf dem DQ-Bus übertragenes Datensignal, das von einem in dem Baustein 120 liegenden ersten integrierten Halbleiterspeicherchip erzeugt worden ist. 4D zeigt ein Augendiagramm für ein auf dem DQ-Bus übertragenes Datensignal, das von einem in dem Baustein 120 liegenden zweiten integrierten Halbleiterspeicherchip erzeugt worden ist. Jedes der Augendiagramme der 4C und 4D weist eine Öffnung von 52% auf. Dieser niedrige Öffnungswert zeigt eine schlechte Signalintegrität auf dem DQ-Bus an, insbesondere für solche Datensignale, die von einem der integrierten Halbleiterspeicherchips in dem unteren Baustein 120 erzeugt werden.

Die Signalintegrität für Datensignale nimmt ab, wenn die Frequenz, mit der Signale wie etwa Daten-, Adress- oder Befehlssignale auf der Busstruktur 400 übertragen werden, zunimmt. Ein weiterer Einfluss auf die Signalintegrität stellt der Widerstand der integrierten Halbleiterspeicherbauelemente dar, die an die Busstruktur 400 angeschlossen sind. Wenn der Widerstand, der von der in einem Baustein integrierten Anzahl von Chips abhängt, erhöht wird, verschlechtert sich die Signalintegrität auf der Busstruktur. Der Widerstand jedes integrierten Halbleiterspeicherbauelements wird erhöht, wenn eine gestapelte DRAM-Konfiguration verwendet wird. Im Fall einer Doppelstapel-(4R × 8)-DIMM-Konfiguration muss eine Last von vier einzelnen integrierten Halbleiterspeicherchips pro Busleitung angesteuert werden. Im Fall einer Vierfachstapel-(8R × 8)-DIMM-Konfiguration muss eine Last von acht einzelnen integrierten Halbleiterspeicherchips pro Busleitung angesteuert werden.

Wie in 2 gezeigt, verwendet die gegenwärtige Bausteintechnologie nur eine flexible Leiterbahnstruktur, um den oberen Baustein 110, der eine einzelnen oberen Chip 112 (Doppelstapel) oder einen Doppelchip (Vierfachstapel) umfasst, mit den Speicherbauelementkontaktanschlüssen 101 zu verbinden. Ein Lastungleichgewicht ergibt sich dadurch, dass der untere Baustein 120 direkt mit den Kontaktanschlüssen 101 in Verbindung steht, während der obere Baustein 110 über die Leitungslänge der gebogenen flexiblen Leiterbahnstruktur 130 mit den Kontaktanschlüssen 101 verbunden ist. Auf Grund dieser Asymmetrie bei der Ausführungsform der Bausteine innerhalb des Gehäuses des gestapelten Halbleiterspeicherbauelements tritt insbesondere für von dem integrierten Halbleiterspeicherchip in dem unteren Baustein 120 erzeugte Daten-, Adress- und Steuersignale der Fall auf, dass auf dem Bus zwischen dem Steuerbauelement und dem gestapelten Halbleiterspeicherbauelement die Öffnung der Augendiagramme aufgrund von Reflexionen abnimmt.

Die Druckschrift US 6,576,992 B1 beschreibt zwei CSPs (chip scale package), die in einem Modul in einer gestapelten Anordnung untergebracht sind. Die beiden CSPs sind mit einem Paar flexibler Leiterbahnstrukturen verbunden. Jede der flexiblen Leiterbahnstrukturen wird seitlich vorbei an dem unteren CSP des Moduls geführt. Die flexible Leiterbahnstruktur verbindet die oberen und unteren CSPs und stellt einen Wärme- und Stromübertragungsweg zwischen dem Modul und einer Anwendungsumgebung, beispielsweise einer Leiterplatte, bereit.

Die Aufgabe der vorliegenden Erfindung ist es, ein gestapeltes Halbleiterspeicherbauelement anzugeben, das das Übertragen von Signalen auf einem mit dem gestapelten Halbleiterspeicherbauelement verbundenen Bus mit großer Signalintegrität gestattet. Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Halbleiterspeichermodul anzugeben, das das Übertragen von Signalen auf einem mit dem gestapelten Halbleiterspeicherbauelement verbundenen Bus mit großer Signalintegrität gestattet.

Die Aufgabe in Bezug auf das Halbleiterspeicherbauelement wird gelöst durch ein Halbleiterspeicherbauelement mit einem Speicherbauelementkontaktanschluss zu einer externen Verbindung des Halbleiterspeicherbauelements, mit einem ersten Baustein mit einer oberen Oberfläche und einer unteren Oberfläche und mindestens einem an der unteren Oberfläche angeordneten ersten Bausteinkontaktanschluss, mit einem zweiten Baustein mit einer oberen Oberfläche und einer unteren Ober fläche und mindestens einem an der unteren Oberfläche des zweiten Bausteins angeordneten zweiten Bausteinkontaktanschluss, mit einer ersten Leiterbahn und einer zweite Leiterbahn. Der erste Baustein ist über dem zweiten Baustein angeordnet. Der erste Bausteinkontaktanschluss ist mittels der ersten Leiterbahn mit dem Speicherbauelementkontaktanschluss verbunden und der zweite Bausteinkontaktanschluss ist mittels der zweiten Leiterbahn mit dem Speicherbauelementkontaktanschluss verbunden.

Obwohl die Speicherbauelementkontaktanschlüsse direkt unterhalb der zweiten Bausteinkontaktanschlüsse liegen, sind die zweiten Bausteinkontaktanschlüsse nicht direkt mit den Speicherbauelementkontaktanschlüssen verbunden. Gemäß der vorliegenden Erfindung ist einer der zweiten Bausteinkontaktanschlüsse mit einem der Speicherbauelementkontaktanschlüsse über eine zweite Leiterbahn verbunden, die als eine Art Dummy-Leiterbahn wirkt. Indem eine erste Leiterbahn verwendet wird, um die ersten Bausteinkontaktanschlüsse mit den Speicherbauelementkontaktanschlüssen zu verbinden, und indem eine zweite Leiterbahn verwendet wird, um die zweiten Bausteinkontaktanschlüsse mit den Speicherbauelementkontaktanschlüssen zu verbinden, erhält man eine symmetrische Bausteinanordnung. Die symmetrische Bausteinkonfiguration ermöglicht es, auf dem zwischen einem Steuerbauelement und dem gestapelten Halbleiterspeicherbauelement angeordneten Bus, wie etwa dem DQ-Bus, dem CA-Bus, den CTRL- oder dem CLK-Bus, eine hohe Signalintegrität zu erreichen. Die symmetrische Bausteinkonfiguration gestattet das Übertragen von Daten-, Adress-, Steuer- und Taktsignalen auf dem Bus zwischen dem gestapelten Halbleiterspeicherbauelement und dem Steuerbauelement selbst dann, wenn die Frequenz auf dem Bus erhöht wird oder wenn die Last des gestapelten Halbleiterspeicherbauelements erhöht wird, indem eine Doppel- oder Vierfachstapelkonfiguration verwendet wird.

Gemäß einer Weiterbildung des Halbleiterspeicherbauelements ist jede der ersten und zweiten Leiterbahnen als eine flexible Leiterbahn ausgebildet.

Eine andere Ausführungsform des Halbleiterspeicherbauelements sieht vor, dass jede der ersten und zweiten Leiterbahnen mit der gleichen Länge und dem gleichen Widerstand ausgebildet ist. Jede der ersten und zweiten Leiterbahnen kann einen Widerstand von 50 Ohm aufweisen. Vorzugsweise weist jede der ersten und zweiten Leiterbahnen einen Widerstand von 90 Ohm auf.

Gemäß einer anderen Ausgestaltungsform des Halbleiterspeicherbauelements umfasst das Halbleiterspeicherbauelement eine erste und zweite flexible Leiterbahnstruktur, wobei die erste Leiterbahn als eine leitende Schicht der ersten flexiblen Leiterbahnstruktur und die zweite Leiterbahn als eine leitende Schicht der zweiten flexiblen Leiterbahnstruktur ausgebildet ist.

Gemäß einer Weiterbildung des Halbleiterspeicherbauelements ist vorgesehen, dass jede der ersten und zweiten flexiblen Leiterbahnstrukturen eine nicht leitende Schicht, ein erste leitfähige Kontaktfläche und ein zweite leitfähige Kontaktfläche umfasst. Die leitende Schicht der ersten flexiblen Leiterbahnstruktur ist auf der nicht leitenden Schicht der ersten flexiblen Leiterbahnstruktur angeordnet. Die erste leitfähige Kontaktfläche der ersten flexiblen Leiterbahnstruktur ist auf einem Bereich der leitenden Schicht der ersten flexiblen Leiterbahnstruktur angeordnet. Die zweite leitfähige Kontaktfläche der ersten flexiblen Leiterbahnstruktur ist auf einem Bereich der leitenden Schicht der ersten flexiblen Leiterbahnstruktur angeordnet. Die leitende Schicht der zweiten flexiblen Leiterbahnstruktur ist auf der nicht leitenden Schicht der zweiten flexiblen Leiterbahnstruktur angeordnet. Die erste leitfähige Kontaktfläche der zweiten flexiblen Leiterbahnstruktur ist auf einem Bereich der leitenden Schicht der zweiten flexiblen Leiterbahnstruktur angeordnet. Die zweite Kontaktfläche der zweiten flexiblen Leiterbahnstruktur ist auf einem Bereich der leitenden Schicht der zweiten flexiblen Leiterbahnstruktur angeordnet.

Eine Ausführungsform des Halbleiterspeicherbauelements sieht vor, dass die erste leitfähige Kontaktfläche der ersten flexiblen Leiterbahnstruktur mit dem ersten Bausteinkontaktanschluss verbunden ist. Die zweite leitfähige Kontaktfläche der ersten flexiblen Leiterbahnstruktur ist mit dem Speicherbausteinkontaktanschluss verbunden. Die erste leitfähige Kontaktfläche der zweiten flexiblen Leiterbahnstruktur ist mit dem zweiten Bausteinkontaktanschluss verbunden. Die zweite leitfähige Kontaktfläche der zweiten flexiblen Leiterbahnstruktur ist mit der zweiten leitfähigen Kontaktfläche der ersten flexiblen Leiterbahnstruktur verbunden.

Gemäß einer weiteren Ausgestaltungsform des Halbleiterspeicherbauelements ist ein Bereich der nicht leitenden Schicht der ersten flexiblen Leiterbahnstruktur, die unter dem Bereich der leitenden Schicht der ersten flexiblen Leiterbahnstruktur angeordnet ist, auf der die erste leitfähige Kontaktfläche der ersten flexiblen Leiterbahnstruktur angeordnet ist, mittels eines Klebers an die obere Oberfläche des zweiten Bausteins geklebt. Die erste flexible Leiterbahnstruktur ist derart gebogen, dass die zweite leitfähige Kontaktfläche der ersten flexiblen Leiterbahnstruktur mit dem Speicherbau elementkontaktanschluss verbunden ist. Ein Bereich der nicht leitenden Schicht der zweiten flexiblen Leiterbahnstruktur, der unter dem Bereich der leitenden Schicht der zweiten flexiblen Leiterbahnstruktur angeordnet ist, auf der die erste leitfähige Kontaktfläche der zweiten flexiblen Leiterbahnstruktur angeordnet ist, ist mittels eines Klebers an einen Bereich der nicht leitenden Schicht der zweiten flexiblen Leiterbahnstruktur, die unter dem Bereich der leitenden Schicht der zweiten flexiblen Leiterbahnstruktur angeordnet ist, auf der die zweite leitfähige Kontaktfläche der zweiten flexiblen Leiterbahnstruktur angeordnet ist, geklebt.

Bei einer anderen Ausführungsform des Halbleiterspeicherbauelements ist die erste und zweite flexible Leiterbahnstruktur jeweils als eine einseitige flexible Schaltung ausgebildet. Es kann auch sein, dass die erste und zweite flexible Leiterbahnstruktur jeweils als eine doppelseitige flexible Schaltung ausgebildet ist. Weiterhin kann die erste und zweite flexible Leiterbahnstruktur jeweils als eine mehrschichtige flexible Schaltung oder als eine starr-flexible Schaltung ausgebildet sein.

Weitere Ausführungsformen in Bezug auf das Halbleiterspeicherbauelement sind den Unteransprüchen zu entnehmen.

Im Folgenden wird die Lösung der Aufgabe in Bezug auf das Halbleiterspeichermodul angegeben. Das Halbleiterspeichermodul umfasst mindestens eines der Halbleiterspeicherbauelemente nach einer der oben angegebenen Ausführungsformen, einen Steuerbaustein, eine Leiterplatte und mindestens eine Busstruktur. Das Halbleiterspeicherbauelement und der Steuerbaustein sind an der Leiterplatte angeordnet. Der Steuerbaustein ist derart ausgebildet, dass er Lese- und Schreib zugriffe auf das Halbleiterspeicherbauelement über Steuersignale steuert, die über die Busstruktur übertragenen werden.

Vorzugsweise ist das Halbleiterspeichermodul als ein DIMM (dual in-line memory module) ausgebildet.

Die Erfindung wird im Folgenden unter Bezugnahme auf Figuren, die Ausführungsbeispiele der Erfindung zeigen, ausführlich erläutert.
Es zeigen:
1 eine Ausführungsform eines Halbleiterspeichermoduls,
2 ein gestapeltes Halbleiterspeicherbauelement gemäß einer ersten Ausführungsform,
3 eine Ausführungsform eines Speicherzellenarrays,
4A bis 4D Augendiagramme von Datensignalen auf einem Bus, der an ein gestapeltes Halbleiterspeicherbauelement angeschlossen ist,
5 eine zweite Ausführungsform eines gestapelten Halbleiterspeicherbauelements,
6A und 6B eine Ausführungsform einer ersten und zweiten flexiblen Leiterbahnstruktur,
7A bis 7D Augendiagramme von Datensignalen auf einem an ein gestapeltes Halbleiterspeicherbauelement angeschlossenen Bus mit einem Widerstand von 50 Ohm,
8A bis 8D Augendiagramme von Datensignalen auf einem an ein gestapeltes Halbleiterspeicherbauelement angeschlossenen Bus mit einem Widerstand von 90 Ohm.
5 zeigt eine Bausteinkonfiguration eines gestapelten Halbleiterspeicherbauelements gemäß der vorliegenden Erfindung. Identische Merkmale der 2 und 5 sind mit den gleichen Bezugszeichen bezeichnet. Gemäß einer Doppelstapelkonfiguration umfasst ein Baustein 110 einen integrierten Halbleiterspeicherchip 112. In einer Vierfachstapelkonfiguration enthält der Baustein 110 zwei integrierte Halbleiterspeicherchips. Der integrierte Halbleiterspeicherchip 112 enthält bevorzugt ein Speicherzellenarray, wie in 3 gezeigt, mit DRAM-Zellen und ist über eine Verdrahtung 114 an Kontaktpads 113 angeschlossen, die an einer unteren Oberfläche B110 des Bausteins 110 angeordnet sind. Der Baustein 110 ist bevorzugt als ein FBGA-Baustein (fine-pitch ball grid array) ausgebildet. Er weist ein Array von Bausteinkontaktanschlüssen 111 auf, die als Bumps oder kugelförmige Kontakte ausgebildet sind.
Der unter dem Baustein 110 in einer Stapelanordnung angeordnete Baustein 120 ist von der gleichen Struktur ausgebildet wie der Baustein 110. Er enthält einen integrierten Halbleiterspeicherchip oder zwei integrierte Halbleiterspeicherchips in Abhängigkeit von einer Doppel- oder Vierfachstapelkonfiguration. Der integrierte Halbleiterspeicherchip 122 ist über eine Verdrahtung 124 an Kontaktpads 123 angeschlossen, die an einer unteren Oberfläche B120 des Bausteins 120 liegen. Der Baustein 120 ist bevorzugt als ein FBGA-Baustein ausgebildet. Er weist ein Array von Bausteinkontaktanschlüssen 121 an der unteren Oberfläche B120 auf. Die Bausteinkontaktanschlüsse 121 können als Bumps oder kugelförmige Kontaktanschlüsse aus gestaltet sein.
Um die Kontaktanschlüsse 111 des Bausteins 110 mit den Speicherbauelementkontaktanschlüssen 101 zu verbinden, ist eine flexible Leiterbahnstruktur 130 vorgesehen. Kontaktpads 131 sind auf einem Bereich an einem ersten Ende der flexiblen Leiterbahnstruktur 130 angeordnet. Der Bereich unter dem ersten Ende der flexiblen Leiterbahnstruktur 130 wird mit Hilfe eines Klebers 150 an die obere Oberfläche T120 des Bausteins 120 geklebt. Weitere Kontaktpads 132 sind auf einem Bereich an einem zweiten Ende der flexiblen Leiterbahnstruktur 130 angeordnet. Die Kontaktanschlüsse 111 des Bausteins 110 sind über die Kontaktpads 131, über eine auf einer Oberfläche der flexiblen Leiterbahnstruktur 130 angeordnete Leiterbahn 133 und über die Kontaktpads 132 an die Speicherbauelementkontaktanschlüsse 101 angeschlossen. Dazu ist die flexible Leiterbahnstruktur 130 um eine Seitenfläche des unteren gestapelten Bausteins 120 gebogen.
Um die Kontaktanschlüsse 121 des Bausteins 120 mit dem Speicherbauelementkontaktanschlüssen 101 zu verbinden, werden die Kontaktanschlüsse 121 nicht direkt sondern über eine flexible Leiterbahnstruktur 140 mit den Speicherbauelementkontaktanschlüsse 101 in Verbindung gebracht. Die flexible Leiterbahnstruktur umfasst auf einem Bereich an einem ersten Ende der flexiblen Leiterbahnstruktur 140 Kontaktpads 141 und auf einem Bereich an einem zweiten Ende der flexiblen Leiterbahnstruktur 140 Kontaktpads 142. Die Kontaktpads 141 und 142 sind über eine auf der Oberfläche der flexiblen Leiterbahnstruktur 140 angeordnete Leiterbahn 143 verbunden.
Die flexible Leiterbahnstruktur 140 wird bevorzugt mit den gleichen Eigenschaften wie die flexible Leiterbahnstruktur 130 ausgebildet. Es wird empfohlen, dass beide Leiterbahnen 133 und 143 der flexiblen Leiterbahnstrukturen 130 und 140 die gleichen Längen und den gleichen Widerstand aufweisen. Die Kontaktanschlüsse 121 sind über die Kontaktpads 141, über die Leiterbahn 143 auf der Oberfläche der flexiblen Leiterbahnstruktur 140 und über die Kontaktpads 142 mit den Speicherbauelementkontaktanschlüssen 101 verbunden. Auf die gleiche Weise wie die flexible Leiterbahnstruktur 133 wird auch die flexible Leiterbahnstruktur 140 gebogen. Der zwischen dem Bereich am ersten Ende und dem Bereich am zweiten Ende der flexiblen Leiterbahnstruktur 140 liegende Bereich wird mit einem Kleber 170 gefüllt.
6A zeigt einen Bereich der flexiblen Leiterbahnstruktur 130, die auf die obere Oberfläche des Bausteins 120 geklebt ist, in vergrößerter Darstellung. Eine leitende Schicht 133 ist auf einer nicht leitenden Schicht 134 angeordnet. Das Kontaktpad 131 ist auf der leitenden Schicht 133 angeordnet. Die leitende Schicht umfasst die Leiterbahn, die das Kontaktpad 131 mit dem Kontaktpad 132 verbindet. Sie besteht beispielsweise aus Kupfer. Die nicht leitende Schicht 134 besteht beispielsweise aus Polymid. Gemäß der in 6A gezeigten Ausführungsform ist die flexible Leiterbahnstruktur 130 als eine einseitige flexible Schaltung ausgebildet. Sie kann jedoch auch als eine doppelseitige flexible Schaltung, eine mehrschichtige flexible Schaltung oder eine starre flexible Schaltung ausgebildet sein.
6B zeigt die flexible Leiterbahnstruktur 130 und die flexible Leiterbahnstruktur 140 in einem Bereich unter den Kontaktanschlüssen 121. Die flexible Leiterbahnstruktur 140 ist in 6B ebenfalls als eine einseitige flexible Schaltung ausgeführt, kann aber auch als eine doppelseitige fle xible Schaltung, eine mehrschichtige flexible Schaltung oder als eine starre flexible Schaltung ausgebildet sein. Das Kontaktpad 141 ist auf einer leitenden Schicht 143 angeordnet, die beispielsweise aus Kupfer hergestellt ist. Gemäß dem einseitigen Design der flexiblen Schaltung ist die leitende Schicht 143 auf einer nicht leitenden Schicht 144 angeordnet, die bevorzugt aus Polymid hergestellt ist. Die flexible Leiterbahnstruktur 140 wird in einem kleinen Radius derart gebogen, dass der Bereich der nicht leitenden Schicht 144, der sich unter dem Bereich der leitenden Schicht 143 befindet, auf dem das Kontaktpad 141 angeordnet ist, und der Bereich der nicht leitenden Schicht 144, der unter dem Bereich der leitenden Schicht 143 liegt, auf dem das Kontaktpad 142 angeordnet ist, einander gegenüberliegend angeordnet sind. Auf Grund des kleinen Biegeradius weist die flexible Leiterbahnstruktur eine U-Form auf. Die Bereiche der nicht leitenden Schicht 144, die einander gegenüber liegen, sind durch den Kleber 170 aneinander befestigt.
Um das Kontaktpad 142 mit einem der Halbleiterspeicherbauelementkontaktanschlüsse 101 zu verbinden, steht das Kontaktpad 142 mit der leitenden Schicht 133 der flexiblen Leiterbahnstruktur 130 in Verbindung und ist auch elektrisch über die leitende Schicht 133 mit dem Kontaktpad 132 verbunden. Um das Kontaktpad 142 mit der leitenden Schicht 133 zu verbinden, wird die nicht leitende Schicht 134, die sich in dem Bereich unter dem Kontaktpad 132 befindet, beispielsweise mittels eines Ätzprozesses derart entfernt, dass das Kontaktpad 142 durch ein kleines Fenster mit der leitenden Schicht 133 in Kontakt steht.
Indem eine flexible Leiterbahnstruktur 140 verwendet wird, um die Bausteinkontaktanschlüsse 121 des unteren gestapelten Bausteins 120 elektrisch mit den Speicherbauelementkontaktanschlüssen 101 zu verbinden, erhält man eine symmetrisch gestapelte Bausteinkonfiguration.
Die 7 und 8 zeigen Augendiagramme zur Abschätzung der Signalintegrität, wenn Datensignale über die Busstruktur zwischen der symmetrisch gestapelten Bausteinkonfiguration und dem Steuerbauelement 200 übertragen werden.
7A zeigt ein Augendiagramm eines Datensignals auf dem DQ-Bus, das von einem ersten Halbleiterspeicher erzeugt wird, der sich innerhalb des Bausteins 110 befindet. 7B zeigt ein Augendiagramm eines Datensignals auf dem DQ-Bus, das von einem zweiten Halbleiterspeicher erzeugt wird, der sich ebenfalls innerhalb des Bausteins 110 befindet. Für beide Datensignale zeigen die Augendiagramme eine Öffnung von etwa 67%.
7C zeigt ein Augendiagramm eines Datensignals auf dem DQ-Bus, das von einem ersten Halbleiterspeicher erzeugt wird, der sich innerhalb des Bausteins 120 befindet. 7D zeigt ein Augendiagramm eines Datensignals auf dem DQ-Bus, das von einem zweiten Halbleiterspeicher erzeugt wird, der sich innerhalb des Bausteins 120 befindet. Für beide Datensignale zeigen die Augendiagramme eine Öffnung von etwa 67%. Für die gestapelte Bausteinkonfiguration wie in 2 gezeigt beträgt die Öffnung der Augendiagramme von Datensignalen, die von einem der integrierten Halbleiterspeicher im unteren Baustein 120 erzeugt worden sind, nur etwa 52%.
Die 7A bis 7D zeigen Augendiagramme zur Abschätzung der Signalintegrität für einen Widerstand der Leiterbahnen der flexiblen Leiterbahnstrukturen 130 und 140 von 50 Ohm. Die 8A bis 8D zeigen Augendiagramme zur Abschätzung der Signalintegrität für einen Widerstand der Leiterbahnen der flexiblen Leiterbahnstrukturen 130 und 140 von 90 Ohm.
8A zeigt ein Augendiagramm eines von einem ersten Halbleiterspeicher erzeugten Datensignals auf dem DQ-Bus, wohingegen 8B ein Augendiagramm eines von einem zweiten Halbleiterspeicher erzeugten Datensignals auf dem DQ-Bus zeigt. Sowohl der erste als auch der zweite Halbleiterspeicher befinden sich innerhalb des Bausteins 110. Für beide Datensignale weisen die Augendiagramme eine Öffnung von etwa 71% auf.
8C zeigt ein Augendiagramm eines von einem ersten Halbleiterspeicher erzeugten Datensignals auf dem DQ-Bus, wohingegen 8D ein Augendiagramm eines von einem zweiten Halbleiterspeicher erzeugten Datensignals auf dem DQ-Bus zeigt. Sowohl der erste als auch der zweite Halbleiterspeicher befinden sich innerhalb des Bausteins 120. Für beide Datensignale weisen die Augendiagramme ebenfalls eine Öffnung von etwa 71% auf.
Der Vergleich zwischen den verschiedenen Widerständen der Leiterbahnen 133 und 143 der flexiblen Leiterbahnstrukturen 130 und 140 zeigt, dass die Signalintegrität weiter verbessert wird, wenn der Widerstand der Leiterbahn 133 der flexiblen Leiterbahnstruktur 130 und der Widerstand der Leiterbahn 143 der flexiblen Leiterbahnstruktur 140 von 50 Ohm auf 90 Ohm erhöht wird.

100: Halbleiterspeicherbauelement in Stapelanordnung
101: Speicherbauelementkontaktanschluss
110: Erster Baustein
111: Bausteinkontaktanschlüss des ersten Bausteins
112: Integrierter Halbleiterspeicherchip des ersten Bau
: steins
113: Kontaktpad des ersten Bausteins
114: Verdrahtung
120: Zweiter Baustein
121: Bausteinkontaktanschluss des zweiten Bausteins
122: Integrierter Halbleiterspeicherchip des zweiten
: Bausteins
123: Kontaktpad des zweiten Bausteins
124: Verdrahtung
130: Flexible Leiterbahnstruktur
131, 132: Kontaktpads der flexiblen Leiterbahnstruktur 130
133: Leitende Schicht der ersten flexiblen Leiterbahn
: struktur
134: Nicht leitende Schicht der ersten flexiblen Leiter
: bahnstruktur
140: Flexible Leiterbahnstruktur
141, 142: Kontaktpads der flexiblen Leiterbahnstruktur 140
143: Leitende Schicht der zweiten flexiblen Leiterbahn
: struktur
144: Nicht leitende Schicht der zweiten flexiblen Lei
: terbahnstruktur
150, 170: Kleber
160: Füllmaterial
200: Steuerbauelement
201: Kontaktanschluss des Steuerbauelements
300: Leiterplatte
400: Busstruktur
AT: Auswahltransistor
BL: Bitleitung
SC: Speicherkondensator
SZ: Speicherzelle
SZF: Speicherzellenarray
WL: Wortleitung

Claims

Halbleiterspeicherbauelement, umfassend: – einen Speicherbauelementkontaktanschluss (101) zu einer externen Verbindung des Halbleiterspeicherbauelements (100), – einen ersten Baustein (110) mit einer oberen Oberfläche (T110) und einer unteren Oberfläche (B110) und mindestens einem an der unteren Oberfläche (B110) angeordneten ersten Bausteinkontaktanschluss (111), – einen zweiten Baustein (120) mit einer oberen Oberfläche (T120) und einer unteren Oberfläche (B120) und mindestens einem an der unteren Oberfläche (B120) des zweiten Bausteins angeordneten zweiten Bausteinkontaktanschluss (121), – eine erste Leiterbahn (133), – eine zweite Leiterbahn (143), – wobei der erste Baustein (110) über dem zweiten Baustein (120) angeordnet ist, – wobei der erste Bausteinkontaktanschluss (111) mittels der ersten Leiterbahn (133) mit dem Speicherbauelementkontaktanschluss (101) verbunden ist und der zweite Bausteinkontaktanschluss (121) mittels der zweiten Leiterbahn (143) mit dem Speicherbauelementkontaktanschluss (101) verbunden ist.
Halbleiterspeicherbauelement nach Anspruch 1, wobei jede der ersten und zweiten Leiterbahnen (133, 143) als eine flexible Leiterbahn ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 oder 2, wobei jede der ersten und zweiten Leiterbahnen (133, 143) mit der gleichen Länge und dem gleichen Widerstand ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei jede der ersten und zweiten Leiterbahnen (133, 143) einen Widerstand von 50 Ohm aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei jede der ersten und zweiten Leiterbahnen (133, 143) einen Widerstand von 90 Ohm aufweist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, umfassend: – eine erste und zweite flexible Leiterbahnstruktur (130, 140), – wobei die erste Leiterbahn als eine leitende Schicht (133) der ersten flexiblen Leiterbahnstruktur (130) und die zweite Leiterbahn (143) als eine leitende Schicht (143) der zweiten flexiblen Leiterbahnstruktur (140) ausgebildet ist.
Halbleiterspeicherbauelement nach Anspruch 6, – wobei jede der ersten und zweiten flexiblen Leiterbahnstrukturen (130, 140) eine nicht leitende Schicht (134, 144), ein erste leitfähige Kontaktfläche (131, 141) und ein zweite leitfähige Kontaktfläche (132, 142) umfasst, – wobei die leitende Schicht (133) der ersten flexiblen Leiterbahnstruktur auf der nicht leitenden Schicht (134) der ersten flexiblen Leiterbahnstruktur angeordnet ist, – wobei die erste leitfähige Kontaktfläche (131) der ersten flexiblen Leiterbahnstruktur auf einem Bereich der leitenden Schicht (133) der ersten flexiblen Leiterbahnstruktur (130) angeordnet ist, – wobei die zweite leitfähige Kontaktfläche (132) der ersten flexiblen Leiterbahnstruktur auf einem Bereich der leitenden Schicht (133) der ersten flexiblen Leiterbahnstruktur (130) angeordnet ist, – wobei die leitende Schicht (143) der zweiten flexiblen Leiterbahnstruktur auf der nicht leitenden Schicht (144) der zweiten flexiblen Leiterbahnstruktur angeordnet ist, – wobei die erste leitfähige Kontaktfläche (141) der zweiten flexiblen Leiterbahnstruktur auf einem Bereich der leitenden Schicht (143) der zweiten flexiblen Leiterbahnstruktur (140) angeordnet ist, – wobei die zweite Kontaktfläche (142) der zweiten flexiblen Leiterbahnstruktur auf einem Bereich der leitenden Schicht (143) der zweiten flexiblen Leiterbahnstruktur (140) angeordnet ist.
Halbleiterspeicherbauelement nach Anspruch 7, – wobei die erste leitfähige Kontaktfläche (131) der ersten flexiblen Leiterbahnstruktur (130) mit dem ersten Bausteinkontaktanschluss (111) verbunden ist, – wobei die zweite leitfähige Kontaktfläche (132) der ersten flexiblen Leiterbahnstruktur (130) mit dem Speicherbausteinkontaktanschluss (101) verbunden ist, – wobei die erste leitfähige Kontaktfläche (141) der zweiten flexiblen Leiterbahnstruktur (140) mit dem zweiten Bausteinkontaktanschluss (121) verbunden ist, – wobei die zweite leitfähige Kontaktfläche (142) der zweiten flexiblen Leiterbahnstruktur (140) mit der zweiten leitfähigen Kontaktfläche (132) der ersten flexiblen Leiterbahnstruktur (130) verbunden ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 7 oder 8, – wobei ein Bereich der nicht leitenden Schicht (134) der ersten flexiblen Leiterbahnstruktur (130), die unter dem Bereich der leitenden Schicht (133) der ersten flexiblen Leiterbahnstruktur (130) angeordnet ist, auf der die erste leitfähige Kontaktfläche (131) der ersten flexiblen Leiterbahnstruktur (130) angeordnet ist, mittels eines Klebers (150) an die obere Oberfläche (T120) des zweiten Bausteins (120) geklebt ist, – wobei die erste flexible Leiterbahnstruktur (130) derart gebogen ist, dass die zweite leitfähige Kontaktfläche (132) der ersten flexiblen Leiterbahnstruktur (130) mit dem Speicherbauelementkontaktanschluss (101) verbunden ist, – wobei ein Bereich der nicht leitenden Schicht (144) der zweiten flexiblen Leiterbahnstruktur (140), der unter dem Bereich der leitenden Schicht (143) der zweiten flexiblen Leiterbahnstruktur (140) angeordnet ist, auf der die erste leitfähige Kontaktfläche (141) der zweiten flexiblen Leiterbahnstruktur (140) angeordnet ist, mittels eines Klebers (170) an einen Bereich der nicht leitenden Schicht (144) der zweiten flexiblen Leiterbahnstruktur (140), die unter dem Bereich der leitenden Schicht (143) der zweiten flexiblen Leiterbahnstruktur (140) angeordnet ist, auf der die zweite leitfähige Kontaktfläche (142) der zweiten flexiblen Leiterbahnstruktur angeordnet ist, geklebt ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 9, wobei die erste und zweite flexible Leiterbahnstruktur (130, 140) jeweils als eine einseitige flexible Schaltung ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 9, wobei die erste und zweite flexible Leiterbahnstruktur (130, 140) jeweils als eine doppelseitige flexible Schaltung ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 9, wobei die erste und zweite flexible Leiterbahnstruktur (130, 140) jeweils als eine mehrschichtige flexible Schaltung ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 9, wobei die erste und zweite flexible Leiterbahnstruktur jeweils (130, 140) als eine starr-flexible Schaltung ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 13, wobei die leitenden Schichten (133, 143) der ersten und zweiten flexiblen Leiterbahnstruktur jeweils aus Kupfer hergestellt ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 6 bis 14, wobei die nicht leitenden Schichten (134, 144) der ersten und zweiten flexiblen Leiterbahnstruktur jeweils aus Polymid hergestellt ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 15, wobei der erste und zweite Bausteinkontaktanschluss jeweils als ein kugelförmiger Kontaktanschluss (111, 121) oder als ein Bump-Kontakt (111, 121) ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 16, wobei jeder der ersten und zweiten Bausteine als ein FBGA-(fine-pitch ball grid array)-Baustein (110, 120) ausgebildet ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 17, wobei der erste und zweite Baustein (110, 120) jeweils mindestens einen integrierten Halbleiterspeicherchip (114, 124) enthält.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 18, wobei der integrierte Halbleiterspeicherchip (114, 124) dynamische Direktzugriffsspeicherzellen (SZ) umfasst.
Halbleiterspeichermodul, umfassend: – mindestens eines der Halbleiterspeicherbauelemente (100) nach einem der Ansprüche 1 bis 19, – einen Steuerbaustein (200), – eine Leiterplatte (300), – mindestens eine Busstruktur (400), – wobei das Halbleiterspeicherbauelement (100) und der Steuerbaustein (200) an der Leiterplatte (300) angeordnet sind, – wobei der Steuerbaustein (200) derart ausgebildet ist, dass er Lese- und Schreibzugriffe auf das Halbleiterspeicherbauelement (100) über Steuersignale steuert, die über die Busstruktur (400) übertragenen werden.
Halbleiterspeichermodul nach Anspruch 20, wobei das Halbleiterspeichermodul als ein DIMM (dual inline memory module) (1000) ausgebildet ist.