DE10138958A1

DE10138958A1 - Chip-Scale-Packung, gedruckte Leiterplatte, Elektronikmodul und Leiterplatten-Entwurfsverfahren

Info

Publication number: DE10138958A1
Application number: DE10138958A
Authority: DE
Inventors: Myun Joo Park; Byung Se So; Sang Won Lee; Dong Ho Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-10-02
Filing date: 2001-08-03
Publication date: 2002-05-02
Anticipated expiration: 2021-08-04
Also published as: TWI234851B; KR100443906B1; US6815621B2; KR20020026808A; CN1346149A; DE10138958B4; US20020038724A1; CN1218386C

Abstract

Die Erfindung bezieht sich auf eine Chip-Scale-Packung mit einem Packungskörper, einem von diesem getragenen elektronischen Chip und elektrisch mit letzterem verbundenen externen Signalanschlüssen, die sich von einer Unterseite des Packungskörpers erstrecken, sowie auf eine zugehörige gedruckte Leiterplatte, ein entsprechendes Elektronikmodul und ein Verfahren zum Entwurf einer derartigen gedruckten Leiterplatte. DOLLAR A Erfindungsgemäß beinhalten die externen Signalanschlüsse einen ersten und zweiten Satz von Anschlüssen, die in verschiedenen Flächenbereichen der Packungskörper-Unterseite angeordnet und zur Übertragung von Signalen unterschiedlicher Frequenz vorgesehen sind und/oder mit unterschiedlichen Abständen voneinander beabstandet sind. Die gedruckte Leiterplatte weist in jedem Chip-Scale-Packungsbereich entsprechende Kontaktflächen auf. Das zugehörige Entwurfsverfahren sieht die Auslegung der Kontaktflächen in Zeilen und Spalten mit definierten Abständen und eine geeignete, zugehörige Auslegung von Signalleitungsspuren vor. Die Erfindung ermöglicht eine effiziente Anordnung der Signalleitungen mit möglichst kleiner Anzahl an zur Aufnahme der Leitungen erforderlichen Schichten der gedruckten Leiterplatte. DOLLAR A Verwendung in der Chip-Packungstechnologie zum Aufbau von entsprechenden Elektronikmodulen.

Description

Die Erfindung bezieht sich auf eine Chip-Scale-Packung nach dem Oberbegriff des Anspruchs 1, auf eine gedruckte Leiterplatte zur Integra tion von Chip-Scale-Packungen, ein zugehöriges Elektronikmodul und ein Entwurfsverfahren für eine derartige gedruckte Leiterplatte, insbe sondere hinsichtlich der Entwurfsgestaltung von externen Anschlüssen der Chip-Scale-Packung und von zugehörigen Anschlüssen und Signal leitungs-Verdrahtungsstrukturen der gedruckten Leiterplatte.

Um die gegenwärtigen Anforderungen bezüglich Miniaturisierung und Hochgeschwindigkeitsbetrieb in der chipbasierten Technologie zu erfül len, werden Chip-Packungen leichter, dünner und kleiner. Die elektri schen Eigenschaften der Chip-Packung sind diejenigen Merkmale, wel che der Betriebsgeschwindigkeit des Chips die stärksten Grenzen set zen. Insbesondere haben die elektrischen Eigenschaften von Kontakt stellen zum Anschluss eines Chips an ein externes Bauelement einen großen Einfluss auf die Betriebsgeschwindigkeit der Chip-Packung. Es wurden bereits verschiedene Arten von Chip-Packungen hinsichtlich der physikalischen Struktur und der Anordnung ihrer Kontaktstellen entwic kelt.

Bei einem der bekannten Chip-Packungstypen, der bei niedriger Ge schwindigkeit arbeitet, sind ein Anschlussrahmen und mehrere Kontakt stellen vorgesehen, die in einer einzigen Reihe an einer Seite der Pa ckung angeordnet sind. Eine solche Anordnung begrenzt jedoch die An zahl an Kontaktstellen, die aufgenommen werden können, wobei diese Beschränkung mit kleiner werdender Packung immer schwerwiegender wird. Außerdem ist eine solche Anordnung von Anschlussstellen nicht für eine Chip-Packung geeignet, die zur Durchführung eines Hochge schwindigkeitsbetriebs benötigt wird, da zwischen einer Bondkontakt stelle und dem Anschlussrahmen der Chip-Packung hohe Beiträge an Induktivität, parasitärer Kapazität, elektrischem Widerstand etc. auftre ten.

Um derartige Beschränkungen zu überwinden, wurde die Chip-Scale- Packung (CSP) entwickelt, bei der eine Mehrzahl von Anschlussstellen (oder Lotkugeln) in Form eines Gitters, d. h. zweidimensional, angeord net sind. Eine derartige Chip-Scale-Packung hat den Vorteil, dass der parasitäre elektrische Faktor der Anschlussstellen (Lotkugeln) niedriger als derjenige einer vergleichbaren Packung mit einem Anschlussrahmen ist. Die Chip-Scale-Packungen können daher klein gebaut werden und trotzdem bei hoher Geschwindigkeit arbeiten.

Fig. 1A zeigt eine Schnittansicht einer herkömmlichen Chip-Scale- Packung 10, die als Ball-Grid-Array(BGA)-Packung bekannt ist. Die BGA-Packung 10 beinhaltet einen Halbleiterchip 13, der elektrisch an E/A-Anschlussstellen (Lotkugeln) 12 angeschlossen ist. Der Chip 13 wird von einer gedruckten Leiterplatte (PCB) 11 getragen. Die PCB 11 dient außerdem dazu, den Chip 13 mit den Anschlussstellen (Lotkugeln) 12 zu verbinden. Eine detaillierte Erläuterung von BGA-Packungen ist in der Patentschrift US 6.041.495 zu finden, deren Inhalt insoweit durch Verweis hierin aufgenommen wird.

Fig. 1B zeigt eine Draufsicht auf den Anschlussstellen(Lotkugel)-Entwurf der herkömmlichen Chip-Scale-Packung 10. Eine Mehrzahl von Lotku geln 12 ist regelmäßig auf einem Gitter angeordnet. Wenn die Chip- Scale-Packung 10 ein Speicherbauelement bildet, beinhaltet die Lotku gelanordnung 12 zum einen Lotkugeln, die dem Übertragen von Adress- und Befehlssignalen sowie dem Ein- bzw. Ausgeben von Daten zuge wiesen sind, und zum anderen jeweilige Lotkugeln zum Anschluss an Masse und an eine Leistungsversorgung. In Fig. 1B repräsentiert d1 den Abstand zwischen zwei benachbarten Lotkugeln 12 entlang der einen Richtung X im Gitter, während d2 den Abstand zwischen zwei benach barten Lotkugeln 12 entlang der anderen Richtung Y im Gitter senkrecht zur ersten Richtung X repräsentiert.

Eine Mehrzahl solcher Chip-Scale-Packungen sind auf eine Hauptseite einer gedruckten Leiterplatte montiert, z. B. einer Hauptplatine. Die An schlussstellen (Lotkugeln) sind voneinander durch die regelmäßigen In tervalle d1, d2 beabstandet, und die Anschlussstellen(Lotkugel)- Kontaktflächen der gedruckten Leiterplatte, welche die Anschlussstellen (Lotkugeln) der Chip-Scale-Packung aufnehmen, sind daher ebenfalls voneinander durch regelmäßige Intervalle beabstandet. Wie unten de taillierter erläutert, kann nur eine Signalleitung zwischen je zwei benach barten Anschlussstellen(Lotkugel)-Kontaktflächen angeordnet sein. Folglich können nicht alle benötigten Signalleitungen an der Vorderseite einer gedruckten Leiterplatte aufgenommen werden, an welcher die Chip-Scale-Packungen montiert werden. Daher wird eine zusätzliche Verdrahtungsschicht benötigt, um weitere Signalleitungen zu realisieren. Diese Verdrahtungsschicht trägt jedoch zu höheren Produktionskosten der Chip-Scale-Packungstechnologie bei.

Fig. 2 ist eine Draufsicht auf eine derartige gedruckte Leiterplatte, auf der mehrere Chip-Scale-Packungen montiert sind. Wie aus Fig. 2 er sichtlich, sind auf der gedruckten Leiterplatte 100 acht Chip-Scale- Packungen 10-1 bis 10-8 montiert. Ein Abschlussschaltkreis 14 ist auf einer Seite (in Fig. 2 auf der linken Seite) der ersten Chip-Scale- Packung 10-1 angeordnet. Er weist eine Mehrzahl von Paaren eines Abschlusswiderstands Rt und einer Abschlussspannung Vt auf, die in Reihe geschaltet sind. Der Abschlussschaltkreis 14 wird dazu verwen det, die Impedanz aller Signalleitungen auszugleichen, die den Chip- Scale-Packungen 10-1 bis 10-8 gemeinsam sind. Eingabe- /Ausgabeanschlüsse 16-1 und 16-2 ermöglichen das Eingeben von Sig nalen in die und das Ausgeben aus der gedruckten Leiterplatte 100.

Wie oben erwähnt, ist es jedoch sehr schwierig, alle Signalleitungen an der Vorderseite der gedruckten Leiterplatte 100 aufzunehmen, auf wel cher die Chip-Scale-Packungen 10 montiert sind. Dies liegt daran, dass die Lotkugeln 12 so nahe nebeneinander liegen, dass lediglich eine Sig nalleitung zwischen je zwei von ihnen hindurchpasst. Daher müssen die meisten Signalleitungen auf den anderen, darunter liegenden Schichten der gedruckten Leiterplatte 100 vorgesehen werden.

Eine Konfiguration einer herkömmlichen gedruckten Leiterplatte mit ei ner Struktur mit acht Schichten wird nachfolgend unter Bezugnahme auf die Fig. 3 bis 9 erläutert. Diese Figuren sind Draufsichten auf jede der Schichten der herkömmlichen gedruckten Leiterplatte, mit Ausnahme der sechsten Schicht.

Fig. 3 zeigt die erste Schicht, die acht Chip-Scale-Packungsbereiche 10-1 bis 10-8 aufweist, in denen die Chip-Scale-Packungen zu montieren sind. Lotkugel-Kontakfflächen 18 sind auf jedem der Chip-Scale- Packungsbereiche 10-1 bis 10-8 an Stellen vorgesehen, die denjenigen der Lotkugeln 12 der Chip-Scale-Packung 10 gemäß Fig. 1B entspre chen, die darauf zu montieren ist. Ein Durchkontaktloch 20 ist benach bart zu jeder Lotkugel-Kontaktfläche 18 vorgesehen, um eine elektrische Verbindung zwischen den Lotkugeln-Kontaktflächen 18 und Signallei tungen auf den unteren Schichten der gedruckten Leiterplatte zu ermög lichen. In nicht gezeigter Weise sind auch die in Fig. 2 gezeigten Einga be- und Ausgabeanschlüsse 16-1, 16-2 über die Durchkontaktlöcher 20 mit Signalleitungen auf den unteren Schichten der gedruckten Leiterplat te verbunden.

Fig. 4 zeigt die zweite Schicht, die als eine Masseschicht dient. Diejeni gen Durchkontaktlöcher 20 in der zweiten Schicht, die (lediglich zur Il lustration) dreieckförmig gezeichnet sind, dienen als Masse- Durchkontaktlöcher. Insbesondere sind die "dreieckigen" Durchkontakt löcher 20 elektrisch mit bestimmten von den Lotkugel-Kontaktflecken 18 auf der ersten Schicht der gedruckten Leiterplatte 100 verbunden. Mas se-Lotkugeln der auf diesen Lotkugel-Kontaktflecken montierten Chip- Scale-Packung 10 sind daher über die "dreieckigen" Durchkontaktlöcher 20 geerdet.

Fig. 5 zeigt die dritte Schicht, die eine Mehrzahl von Durchkontaktlö chern 20 aufweist, welche elektrisch mit den zugehörigen Durchkontakt löchern in der zweiten Schicht 20 verbunden sind. Die in den Fig. 3 und 4 gezeigten Durchkontaktlöcher 20 sind mit einem leitfähigen Material gefüllt, so dass eine elektrische Verbindung zwischen den jeweiligen Schichten der gedruckten Leiterplatte gebildet ist.

Dabei bilden diejenigen Durchkontaktlöcher 20, die auf der in den Figu ren im oberen Teil liegenden Seite der Chip-Scale-Packungsbereiche 10-1 bis 10-8 angeordnet sind, erste Durchkontaktlöcher, die Adress- und Befehlssignalleitungen zugewiesen sind, während die auf der ande ren Seite der Chip-Scale-Packungsbereiche 10-1 bis 10-8 angeordneten Durchkontaktlöcher 20 zweite Durchkontaktlöcher bilden, die Datenlei tungen zum Eingeben und Ausgeben von Daten zugewiesen sind.

Das Bezugszeichen 22-1 bezeichnet die mit den jeweiligen ersten Durchkontaktlöchern 20 verbundenen Adress- und Befehlssignalleitun gen. Diese verlaufen zwischen benachbarten Reihen der ersten Durch kontaktlöcher 20. Die Datenleitungen 24-11 bis 24-81 sind mit den jewei ligen zweiten Durchkontaktlöchern 20 verbunden. In nicht gezeigter Weise sind die Adress- und Befehlssignalleitungen 22-1 und die Daten leitungen 24-11 bis 24-81 mit zugehörigen von den Eingabe- und Aus gabeanschlüssen, d. h. den in Fig. 2 gezeigten Anschlüssen 16-1 und 16-2, verbunden.

Nicht alle Adress- und Befehlssignalleitungen und Datenleitungen kön nen auf der dritten Schicht der gedruckten Leiterplatte 100 verdrahtet werden, da jedes Paar benachbarter Durchkontaktlöcher 20 lediglich den Durchtritt einer Leitung dazwischen ermöglicht. Daher ist nur ein Teil der Adress- und Befehlssignalleitungen und nur ein Teil der Daten leitungen auf der dritten Schicht ausgebildet.

Fig. 6 zeigt die vierte Schicht, die Durchkontaktlöcher 20 beinhaltet, wel che mit den in Fig. 5 gezeigten Durchkontaktlöchern 20 der dritten Schicht verbunden sind. Die vierte Schicht ist diejenige, auf welcher die Chip-Scale-Packungen an eine Leistungsversorgung angeschlossen sind. Dabei bilden "rechteckförmige" Durchkontaktlöcher 20 Leistungs- Durchkontaktlöcher, d. h. die "rechteckförmigen" Leistungs-Durchkontakt löcher 20 in der vierten Schicht sind mit den entsprechenden Durchkon taktlöchern in der ersten bis dritten Schicht und mit Leitungen verbun den, die von einer Leistungsversorgung abgehen.

Fig. 7 zeigt die fünfte Schicht, die Durchkontaktlöcher 20 beinhaltet, wel che mit den in Fig. 6 gezeigten Durchkontaktlöchern 20 der vierten Schicht verbunden sind. Ähnlich wie bei der dritten Schicht weist die fünfte Schicht einen Teil der Adress- und Befehlssignalleitungen 22-2 und einen Teil der Datenleitungen 24-12 bis 24-82 auf. Mit anderen Wor ten ist derjenige Teil der Verdrahtung, der nicht auf der dritten Schicht untergebracht werden kann, auf der fünften Schicht vorgesehen.

Die Konfiguration der sechsten Schicht auf der gedruckten Leiterplatte ist dieselbe wie diejenige der in Fig. 4 gezeigten zweiten Schicht. Dies macht eine eigene Veranschaulichung der sechsten Schicht unnötig, es kann hierzu auf Fig. 4 verwiesen werden. In der sechsten Schicht sind die "dreieckigen" Durchkontaktlöcher 20 elektrisch mit zugehörigen Durchkontaktlöchern der ersten und zweiten Schicht verbunden, wobei die ersteren die Masse-Lotkugeln der Chip-Scale-Packungen 10-1 bis 10-8 aufnehmen. Die Chip-Scale-Packungen 10-1 bis 10-8 sind daher lediglich über die Masse-Lotkugeln geerdet. Beim Entwurf der gedruck ten Leiterplatte, auf der die Chip-Scale-Packung(en) zu montieren ist/sind, ist die Masseschicht und/oder die Leistungsschicht typischer weise zwischen den Schichten angeordnet, auf denen sich die Adress- und Befehlssignalleitungen und die Datenleitungen befinden.

Fig. 8 zeigt die siebte Schicht, die Durchkontaktlöcher 20 beinhaltet, welche mit den in Fig. 7 gezeigten Durchkontaktlöchern 20 der sechsten Schicht verbunden sind. Analog zur fünften Schicht weist die siebte Schicht einen Teil der Adress- und Befehlssignalleitungen 22-3 und ei nen Teil der Datenleitungen 24-13 bis 24-83 auf. Mit anderen Worten ist der Teil der Verdrahtung, der nicht auf der dritten und fünften Schicht untergebracht werden kann, auf der siebten Schicht vorgesehen.

Fig. 9 zeigt schließlich die achte Schicht, die Durchkontaktlöcher 20 be inhaltet, welche mit den in Fig. 8 gezeigten Durchkontaktlöchern 20 der siebten Schicht verbunden sind.

In der Acht-Schicht-Struktur der gedruckten Leiterplatte gemäß Fig. 3 bis 9 wird einerseits jede der Adress- und Befehlssignalleitungen gemein sam von den Chip-Scale-Packungsbereichen 10-1 bis 10-8 genutzt, während andererseits die Datenleitungen nicht gemeinsam genutzt wer den und statt dessen jeweils Daten zu und von nur einer der Chip-Scale- Packungen 10-1 bis 10-8 übertragen. In dieser Konfiguration werden acht Schichten benötigt, obwohl einige der Durchkontaktlöcher 20 mit keiner Verdrahtung verbunden sind. Des weiteren kann es sein, wenn die Notwendigkeit besteht, mehr oder alle Durchkontaktlöcher 20 auf den Chip-Scale-Packungsbereichen 10-1 zu verdrahten, dass die ge druckte Leiterplatte mit acht Schichten nicht ausreicht, sondern eine o der mehrere zusätzliche Schichten erforderlich sind.

In Reaktion auf den fortgesetzten Bedarf nach höheren Betriebsge schwindigkeiten werden Chip-Scale-Packungen mit immer größerer An zahl von Kontakt-Lotkugeln entworfen, um die Übertragung zahlreicher Adress-Befehlssignale mit hohen Eingabe-/Ausgabegeschwindigkeiten zu unterstützen. Die gedruckten Leiterplatten, auf denen derartige Chip- Scale-Packungen zu montieren sind, müssen eine entsprechend hohe Anzahl an Signalleitungen aufweisen. Mit der steigenden Anzahl an Kontakt-Lotkugeln der Chip-Scale-Packung, die eine Verbindung benöti gen, muss auch die Anzahl an Schichten bei der herkömmlichen Leiter platte anwachsen. Die herkömmliche gedruckte Leiterplatte erfordert daher zahlreiche Verdrahtungszwischenschichten, was zu hohen Pro duktionskosten führt.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Chip-Scale-Packung, einer gedruckten Leiterplatte, eines Elektronikmo duls und eines Leiterplatten-Entwurfsverfahrens der eingangs genann ten Art zugrunde, die eine möglichst geringe Anzahl an Schichten zum Aufnehmen aller externen, für die Chip-Scale-Packungen erforderlichen Signalleitungen erfordern und effektiv gefertigt werden können.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Chip- Scale-Packung mit den Merkmalen des Anspruchs 1 oder 3, einer ge druckten Leiterplatte mit den Merkmalen des Anspruchs 6 oder 8, eines Elektronikmoduls mit den Merkmalen des Anspruchs 13 oder 15 sowie eines Leiterplatten-Entwurfsverfahrens mit den Merkmalen des An spruchs 20 oder 21.

Gemäß einem ersten Erfindungsaspekt besitzt die Chip-Scale-Packung einen ersten und zweiten Satz externer Signalanschlüsse, die an einer jeweiligen Seite auf der Unterseite der Packung in Zeilen und Spalten angeordnet sind, wobei der Abstand zwischen den Zeilen und/oder Spal ten für den ersten Satz von Signalanschlüssen größer als für den zwei ten Satz ist. Der Ausdruck "Abstand" bezeichnet hierbei die durchschnitt liche Entfernung zwischen benachbarten Zeilen und Spalten, d. h. das durchschnittliche Rastermaß der voneinander beabstandeten Zeilen bzw. Spalten.

Die Signalanschlüsse des ersten Satzes sind von einem Typ, der zum Übertragen von niederfrequenten Signalen, wie Adress- und Befehlssig nalen, verwendet wird, die über erste Signalleitungen auf einer gedruck ten Leiterplatte (PCB) über mehrere Chip-Scale-Packungen hinweg lau fen sollen, welche von solchen Packungen gemeinsam genutzt werden. Die Signalanschlüsse des zweiten Satzes sind von dem Typ, der zum Übertragen hochfrequenter Signale zu und vom Chip lediglich der je weils einen Packung dienen, wie von Datensignalen. Die PCB- Signalleitungen, die mit dem zweiten Satz von Anschlüssen zu verbin den sind, werden daher nicht gemeinsam genutzt.

Bevorzugt ist der Abstand zwischen den Zeilen des ersten Signalan schlusssatzes größer als derjenige zwischen den Zeilen des zweiten Signalanschlusssatzes, so dass mehrere Signalleitungen zwischen den Zeilen des ersten Signalanschlusssatzes vorgesehen sein können, wenn die Chip-Packungen auf die PCB montiert werden. Außerdem ist der Abstand zwischen den Spalten des zweiten Signalanschlusssatzes vor zugsweise kleiner als derjenige zwischen den Spalten des ersten Sig nalanschlusssatzes, so dass mehrere Signalleitungen benachbart zu dem Signalanschlusssatz vorgesehen sein können, wenn die Chip- Packungen auf der PCB montiert werden. Die Auslegung der Chip- Scale-Packung ermöglicht es daher, mehrere Signalleitungen auf einer Schicht der PCB vorzusehen, im Gegensatz zum oben diskutierten Stand der Technik. Somit werden weniger zusätzliche Schichten benö tigt, um die restlichen Signalleitungen aufzunehmen.

Gemäß einem weiteren Erfindungsaspekt weist die gedruckte Leiterplat te ein Substrat mit mehreren, linear voneinander beabstandeten Chip- Scale-Packungsbereichen, einem ersten Satz von aufnehmenden An schlüssen (Kontaktflächen), die auf einer Seite jedes Chip-Scale- Packungsbereichs in mehreren Spalten angeordnet sind, einen zweiten Satz von aufnehmenden Anschlüssen (Kontaktflächen), die auf der an deren Seite des Chip-Scale-Packungsbereichs ebenfalls in mehreren Zeilen und Spalten angeordnet sind, einen ersten Satz von Signalleitun gen und einen zweiten Satz von Signalleitungen auf. Dabei ist der Ab stand zwischen den Zeilen des ersten Anschlusssatzes größer als der jenige zwischen den Zeilen des zweiten Anschlusssatzes. Zwischen je dem Paar von Zeilen des ersten Anschlusssatzes erstrecken sich in je dem Chip-Scale-Packungsbereich mehrere Signalleitungen des ersten Signalleitungssatzes benachbart zueinander, und die zweiten Signallei tungen sind mit den aufnehmenden Anschlüssen des zweiten An schlusssatzes in jedem Chip-Scale-Packungsbereich verbunden.

Die ersten Signalleitungen sind als Adress- und Befehlssignalleitungen vorgesehen. Jede der Signalleitungen des ersten Signalleitungssatzes ist mit einem jeweiligen Anschluss verbunden, der das benachbarte Zei lenpaar in jedem Chip-Scale-Packungsbereich bildet. Die Anzahl an ers ten Signalleitungen, die sich zwischen jedem Paar benachbarter Zeilen des ersten Satzes aufnehmender Anschlüsse erstrecken, ist in jedem Chip-Scale-Packungsbereich vorzugsweise halb so groß wie die Anzahl an Spalten des ersten Satzes aufnehmender Anschlüsse im Chip-Scale- Packungsbereich. Die zweiten Signalleitungen sind als Datenleitungen vorgesehen. Jede von Ihnen ist mit nur einem aufnehmenden Anschluss des zweiten Anschlusssatzes in jedem Chip-Scale-Packungsbereich verbunden.

Die Hälfte aller benötigten Signalleitungen kann auf derjenigen Schicht der PCB vorgesehen sein, auf welcher die Chip-Scale-Packungs bereiche definiert sind, wobei sie bevorzugt außen an der Oberseite des Substrats der PCB vorgesehen sind. Die restlichen Signalleitungen kön nen sämtlich auf einer anderen Schicht oder anderen Schichten vorge sehen sein, wie außen auf der Unterseite.

Durch Kombination der erfindungsgemäßen gedruckten Leiterplatte mit den darauf montierten, erfindungsgemäßen Chip-Scale-Packungen wird ein ökonomisch herstellbares Elektronikmodul realisiert.

Das erfindungsgemäße Leiterplatten-Entwurfsverfahren beinhaltet ein spezielles Erzeugen einer maßstäblichen Auslegung der Chip-Scale- Packungsbereiche und der aufnehmenden Anschlüsse für eine Mehr zahl erster Anschlussstellen (Kontaktflächen) in jedem Chip-Scale- Packungsbereich. Außerdem kann eine spezielle Erzeugung einer maß stäblichen Auslegung der ersten Signalleitungen sowie einer entspre chenden Auslegung der aufnehmenden Anschlüsse und Signalleitungen für die zweiten Signalleitungen ebenso wie einer Durchkontaktloch- Auslegung vorgesehen sein.

Durch die erfindungsgemäßen Maßnahmen lässt sich die Anzahl an gemeinsamen Signalleitungen auf einer oder mehreren Schichten der gedruckten Leiterplatte steigern, so dass die Gesamtanzahl an Schich ten, die auf der gedruckten Leiterplatte zum Aufnehmen aller Signallei tungen erforderlich sind, verringert werden kann. Auf diese Weise kön nen die Produktionskosten für die PCB vergleichsweise niedrig gehalten werden.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen darge stellt, in denen zeigen:

Fig. 1A eine Schnittansicht einer herkömmlichen Chip-Scale- Packung,

Fig. 1B eine Draufsicht auf eine Auslegung von Anschlüssen (Lotku geln) einer herkömmlichen Chip-Scale-Packung,

Fig. 2 eine Draufsicht auf eine herkömmliche gedruckte Leiterplatte,

Fig. 3 eine Draufsicht auf eine erste Schicht der herkömmlichen ge druckten Leiterplatte,

Fig. 4 eine Draufsicht auf eine zweite Schicht der herkömmlichen gedruckten Leiterplatte,

Fig. 5 eine Draufsicht auf eine dritte Schicht der herkömmlichen ge druckten Leiterplatte,

Fig. 6 eine Draufsicht auf eine vierte bzw. sechste Schicht der her kömmlichen gedruckten Leiterplatte,

Fig. 7 eine Draufsicht auf eine fünfte Schicht der herkömmlichen gedruckten Leiterplatte,

Fig. 8 eine Draufsicht auf eine siebte Schicht der herkömmlichen gedruckten Leiterplatte,

Fig. 9 eine Draufsicht auf eine achte Schicht der herkömmlichen gedruckten Leiterplatte,

Fig. 10 eine Draufsicht auf eine Auslegung von Anschlüssen (Lotku geln) einer ersten erfindungsgemäßen Chip-Scale-Packung,

Fig. 11 eine Draufsicht auf ein erfindungsgemäßes Elektronikmodul mit einer ersten erfindungsgemäßen gedruckten Leiterplatte und Chip-Scale-Packungen des in Fig. 10 gezeigten Typs,

Fig. 12 eine Draufsicht auf eine erste Schicht der ersten erfindungs gemäßen gedruckten Leiterplatte,

Fig. 13 eine Draufsicht auf eine zweite Schicht der ersten erfin dungsgemäßen gedruckten Leiterplatte,

Fig. 14 eine Draufsicht auf eine dritte Schicht der ersten erfindungs gemäßen gedruckten Leiterplatte,

Fig. 15 eine Draufsicht auf eine vierte Schicht der ersten erfindungs gemäßen gedruckten Leiterplatte,

Fig. 16 eine Draufsicht auf eine zweite erfindungsgemäße Chip- Scale-Packung,

Fig. 17 eine Draufsicht auf eine erste Schicht einer zweiten erfin dungsgemäßen gedruckten Leiterplatte mit Chip-Scale- Packungen gemäß Fig. 16,

Fig. 18 eine Draufsicht auf eine vierte Schicht der zweiten erfin dungsgemäßen gedruckten Leiterplatte,

Fig. 19 eine Draufsicht auf eine weitere erfindungsgemäße Chip- Scale-Packung,

Fig. 20 eine Draufsicht auf eine erste Schicht einer gedruckten Lei terplatte, die unter Verwendung eines erfindungsgemäßen Entwurfsverfahrens herstellbar ist und auf die Chip-Scale- Packungen des in Fig. 19 gezeigten Typs zu montieren sind,

Fig. 21 eine Draufsicht auf eine vierte Schicht der erfindungsgemä ßen gedruckten Leiterplatte von Fig. 20 und

Fig. 22 ein Flussdiagramm eines erfindungsgemäßen Verfahrens zum Entwurf gedruckter Leiterplatten.

Die erfindungsgemäßen Chip-Scale-Packungen können von im wesent lichen derselben allgemeinen Struktur bezüglich Chip, Packungskörper und externen Anschlüssen sein, wie sie in der Patentschrift US 6.041.495 beschrieben ist, so dass zur detaillierten Erläuterung insoweit darauf und auf Fig. 1A Bezug genommen werden kann.

Darüber hinaus veranschaulicht Fig. 10 die Auslegung von Anschlüssen für eine erste erfindungsgemäße Chip-Scale-Packung. Wie aus Fig. 10 ersichtlich, umfasst die Chip-Scale-Packung 30 eine Mehrzahl eines ers ten Satzes von Lotkugeln 32 und eines zweiten Satzes von Lotkugeln 33, die von der Unterseite des Packungskörpers abstehen. Der erste Satz ist vom zweiten Satz in einer ersten Richtung X beabstandet.

Spezieller sind die ersten Lotkugeln 32 auf einer Seite 34 der Chip- Scale-Packung 30 angeordnet und voneinander in zwei orthogonalen Richtungen X und Y beabstandet. Die X-Richtung kann hierbei als Spal tenrichtung, die Y-Richtung als Zeilenrichtung betrachtet werden. Das Bezugszeichen d3 bezeichnet den Abstand zwischen den Zeilen der ersten Lotkugeln 32 in der X-Richtung, und das Bezugszeichen d4 be zeichnet den Abstand zwischen den Spalten der ersten Lotkugeln 32 in der anderen Richtung Y. Die ersten Lotkugeln 32 dienen zur Übertra gung von Adress- und Befehlssignalen.

Die zweiten Lotkugeln 33 sind auf der anderen Seite 36 der Chip-Scale- Packung 30 angeordnet und gleichfalls voneinander in den beiden or thogonalen Richtungen X und Y voneinander beabstandet. Das Bezugs zeichen d5 bezeichnet den Abstand zwischen den Zeilen der zweiten Lotkugeln 33 in der X-Richtung, und das Bezugszeichen d6 bezeichnet den Abstand zwischen den Spalten der zweiten Lotkugeln 33 in der an deren Richtung Y. Die zweiten Lotkugeln 33 dienen zum Einge ben/Ausgeben von Datensignalen.

Der Abstand der ersten Lotkugeln 32 voneinander ist größer als der durchschnittliche Abstand der zweiten Lotkugeln 33. In diesem Ausfüh rungsbeispiel ist der durchschnittliche Abstand sowohl in der ersten Richtung X als auch in der zweiten Richtung Y für die ersten Lotkugeln 32 größer als für die zweiten Lotkugeln 33. In Fig. 10 ist der Abstand d3 zwischen benachbarten Zeilen der ersten Lotkugeln 32 größer als der Abstand d5 zwischen benachbarten Zeilen der zweiten Lotkugeln 33, undl der Abstand d4 zwischen benachbarten Spalten der ersten Lotku geln 32 ist größer als der Abstand d6 zwischen benachbarten Spalten der zweiten Lotkugeln 33.

Fig. 11 veranschaulicht eine gedruckte Leiterplatte, auf der die Chip- Scale-Packungen 30 zur Bildung eines Elektronikmoduls montiert sind. Wie aus Fig. 11 ersichtlich, sind acht Chip-Scale-Packungen 30-1 bis 30-8 auf der gedruckten Leiterplatte 200 montiert. Ein Abschlussschalt kreis 38 ist auf einer Seite (der in der Figur linken Seite) der ersten Chip- Scale-Packung 30-1 angeordnet. Er umfasst eine Mehrzahl von Paaren eines Abschlusswiderstands Rt und einer Abschlussspannung Vt, die in Reihe geschaltet sind. Der Abschlussschaltkreis 38 dient dazu, die Im pedanz von Signalleitungen auf den Chip-Scale-Packungen 30-1 bis 30-8 auszugleichen. Auf der einen Seite der gedruckten Leiterplatte 200 sind Signaleingabe- und Signalausgabeanschlüsse 44-1, 44-2 mit Ab stand voneinander vorgesehen.

Auf der oberen Außenseite, d. h. der Vorderseite, der gedruckten Leiter platte 200 sind Signalleitungen aufgedruckt, die Adress- und Befehlssig nalleitungen 40 sowie Datenleitungen 42-1 bis 42-8 umfassen. Alternativ können die Adress- und Befehlssignalleitungen 40 und die Datenleitun gen 42-1 bis 42-8 auf die Unterseite der gedruckten Leiterplatte 200 aufgedruckt sein. Die Datenleitungen 42-1 bis 42-8 werden von den auf die gedruckte Leiterplatte 200 montierten Chip-Scale-Packungen 30-1 bis 30-8 nicht gemeinsam genutzt. Vielmehr ist jeder Satz von Datenlei tungen 42-1 bis 42-8 mit jeweils einer der Chip-Scale-Packungen 30-1 bis 30-8 verbunden. Andererseits teilen sich die Chip-Scale-Packungen 30-1 bis 30-8 die Adress- und Befehlssignalleitungen 40. Die Signalein gabe- und Signalausgabeanschlüsse 44-1 und 44-2 sind mit den Adress- und Befehlssignalleitungen 40 und den Datenleitungen 42-1 bis 42-8 verbunden.

Die gedruckte Leiterplatte 200 weist eine Struktur mit vier Schichten auf. Die Fig. 12 bis 15 veranschaulichen die Konfigurationen der jeweiligen Schicht dieser gedruckten Leiterplatte 200.

Fig. 12 zeigt eine erste Schicht, die acht linear voneinander beabstande te Chip-Scale-Packungsbereiche 30-1 bis 30-8 aufweist, auf denen die Chip-Scale-Packungen montiert sind. Jeder Chip-Scale- Packungsbereich 30-1 bis 30-8 umfasst einen ersten und zweiten Satz von Kontaktflächen 46, 47. Jeder Satz von Kontaktflächen 46, 47 ist in einer Mehrzahl von Zeilen und Spalten entsprechend den Anordnungen der Lotkugeln auf den Chip-Scale-Packungen angeordnet und mit dem jeweiligen Satz von Lotkugeln 32, 33 der Chip-Scale-Packung verbun den. Dabei ist ein erster Satz von Kontaktflächen 46 an der einen Seite jedes Chip-Scale-Packungsbereichs vorgesehen, während ein jeweiliger zweiter Satz von Kontaktflächen 47 auf der anderen Seite jedes Chip- Scale-Packungsbereichs vorgesehen ist. Der erste Satz von Kontaktflä chen 46 ist vom zweiten Satz von Kontaktflächen 47 in einer Richtung X beabstandet, die senkrecht zur Richtung Y ist, in welcher die Chip- Scale-Packungsbereiche 30-1 bis 30-8 beabstandet sind.

Ein erster und zweiter Satz von Durchkontaktlöchern 48, 49 in der ersten Schicht stellen eine elektrische Verbindung zwischen den ersten und zweiten Kontaktflächen 46, 47 einerseits und Verdrahtungsstrukturen auf den darunter liegenden Schichten der gedruckten Leiterplatte ande rerseits zur Verfügung. Wie oben erwähnt, werden die Adress- und Be fehlssignalleitungen 40-1 gemeinsam genutzt. Spezieller ist jede Adress- und Befehlssignalleitung an eine jeweilige erste Kontaktfläche 46 ange schlossen, die in jedem Chip-Scale-Packungsbereich 30-1 bis 30-8 vor gesehen ist. Diejenigen ersten Kontaktflächen 46, die nicht mit den Adress- und Befehlssignalleitungen 40-1 verbunden sind, sind mit den ersten Durchkontaktlöchern 48 verbunden.

Der Abstand zwischen benachbarten Zeilen des ersten Satzes von Kon taktflächen 46 ist größer als der Abstand zwischen benachbarten Zeilen des zweiten Satzes von Kontaktflächen 47. Der relativ große Abstand zwischen den ersten Kontaktflächen 46 erlaubt es, dass drei Signallei tungen 40-1 zwischen benachbarten Zeilen der ersten Kontaktflächen 46 verlaufen.

Die Datenleitungen 42-1 werden von den Chip-Scale-Packungen nicht gemeinsam genutzt, so dass sie auch von den zweiten Kontaktflächen 47 der Chip-Scale-Packungsbereiche 30-1 bis 30-8 nicht gemeinsam genutzt werden. Mit anderen Worten sind die Datenleitungen 42-1 bis 42-8 jedes Satzes derselben mit den jeweiligen zweiten Kontaktflächen 47 verbunden, die im jeweiligen Chip-Scale-Packungsbereich vorgese hen sind. Die Datenleitungen 42-1 bis 42-8 dienen zum Eingeben oder Ausgeben von Daten über die Eingabe- und Ausgabeanschlüsse 44-1 und 44-2.

Wie aus Fig. 12 weiter ersichtlich, besitzen diejenigen ersten und zwei ten Lotkugel-Kontaktflächen 46, 47, für die keine Verbindung mit den ersten und zweiten Durchkontaktlöchern 48, 49 oder mit den Signallei tungen gezeigt ist, keinerlei elektrische Verbindung.

Fig. 13 zeigt eine zweite Schicht der gedruckten Leiterplatte 200 mit ers ten und zweiten Durchkontaktlöchern 48, 49, die mit den ersten und zweiten Durchkontaktlöchern 48, 49 in der in Fig. 12 gezeigten ersten Schicht verbunden sind. Die zweite Schicht dient als Masseschicht. Von den zweiten Durchkontaktlöchern 49 dienen die "dreieckigen" Durchkon taktlöcher als Masseverbindungen. Speziell sind die "dreieckigen" Durchkontaktlöcher 49 mit Masse-Lotkugeln der Chip-Scale-Packungen verbunden, während keine von den anderen Lotkugeln der Chip-Scale- Packung elektrisch mit der zweiten Schicht verbunden sind. Daher sind nur die Masse-Lotkugeln der Chip-Scale-Packungen geerdet.

Fig. 14 zeigt eine dritte Schicht mit ersten und zweiten Durchkontaktlö chern 48, 49, die mit den ersten und zweiten Durchkontaktlöchern 48, 49 in der in Fig. 13 gezeigten zweiten Schicht verbunden sind. Von den zweiten Durchkontaktlöchern 49 sind die "rechteckigen" Durchkontaktlö cher mit den Leistungs-Lotkugeln der Chip-Scale-Packung verbunden. Die anderen Lotkugeln der Chip-Scale-Packung sind nicht mit der dritten Schicht elektrisch verbunden. Daher wird Leistung nur den Leistungs- Lotkugeln der Chip-Scale-Packungen über die "rechteckigen" Durchkon taktlöcher zugeführt.

Fig. 15 zeigt eine vierte Schicht mit ersten und zweiten Durchkontaktlö chern 48, 49, die mit den ersten und zweiten Durchkontaktlöchern 48, 49 in der in Fig. 14 gezeigten dritten Schicht verbunden sind. Drei Adress- und Befehlssignalleitungen 40-2 erstrecken sich jeweils zwischen be nachbarten Zeilen der ersten Durchkontaktlöcher 48 und sind mit denje nigen ersten Durchkontaktlöchern 48 verbunden, die nicht mit den er sten Kontaktflächen 46 auf der in Fig. 12 gezeigten ersten Schicht ver bunden sind.

Wie aus einem Vergleich der Fig. 12 bis 15 mit den Fig. 2 bis 9 ersicht lich, unterscheidet sich diese erfindungsgemäße gedruckte Leiterplatte in mehreren Aspekten von der herkömmlichen gedruckten Leiterplatte. Erstens sind die Zeilen der ersten Anschlüsse für Befehls- und Steuer signale mit einer größeren Entfernung beabstandet, um zu ermöglichen, dass sich eine Mehrzahl von Signalleitungen zwischen den Anschlüssen von einem Chip-Scale-Packungsbereich zum nächsten erstreckt. Zwei tens sind die Spalten der Anschlüsse für die Datensignale enger beabstandet, um zu ermöglichen, dass zusätzliche zugewiesene Daten leitungen benachbart zu oder zwischen Sätzen von Anschlüssen in je dem Chip-Scale-Packungsbereich angeordnet sein können. Das Resul tat ist die erfindungsgemäße gedruckte Schaltung mit vier Schichten, verglichen mit der gedruckten Leiterplatte mit acht Schichten gemäß der herkömmlichen Konfiguration.

Fig. 16 veranschaulicht die Auslegung von Anschlüssen (Lotkugeln) ei ner zweiten erfindungsgemäßen Chip-Scale-Packung. Wie aus Fig. 16 ersichtlich, beinhaltet diese Chip-Scale-Packung 50 eine Mehrzahl von ersten und zweiten Sätzen von Lotkugeln 52 und 53.

Die ersten Lotkugeln 52 sind in vier Spalten auf einer Seite 54 der Chip- Scale-Packung 50 angeordnet. Das Bezugszeichen d7 bezeichnet den Abstand zwischen den ersten Lotkugeln 52 in einer Richtung X von zwei orthogonalen Richtungen X und Y, und das Bezugszeichen d8 bezeich net den Abstand zwischen den Lotkugeln 52 in der anderen Richtung Y. Die ersten Lotkugeln 52 dienen zur Übertragung von Adress- und Be fehlssignalen.

Die zweiten Lotkugeln 53 sind in sechs Spalten auf der anderen Seite 56 der Chip-Scale-Packung 50 angeordnet. Der Abstand zwischen den zweiten Lotkugeln 53 in X-Richtung ist mit dem Bezugszeichen d9 be zeichnet, und der Abstand zwischen den zweiten Lotkugeln 53 in der anderen Richtung Y ist mit dem Bezugszeichen d10 bezeichnet. Die Lotkugeln 53 dienen dem Eingeben/Ausgeben von Datensignalen. Der Abstand der ersten Lotkugeln 52 ist größer als derjenige der zweiten Lotkugeln 53. In diesem Ausführungsbeispiel sind die Abstände d7 und d8 zwischen den ersten Lotkugeln 52 größer als die Abstände d9, d10 zwischen den zweiten Lotkugeln 53 in der X- bzw. Y-Richtung.

Die gedruckte Leiterplatte, auf der die Chip-Scale-Packung 50 montiert ist, weist vier Schichten auf. Die Fig. 17 und 18 veranschaulichen die Strukturen der ersten und vierten Schicht dieser gedruckten Leiterplatte. Die zweite und dritte Schicht der gedruckten Leiterplatte besitzen gleichartige Strukturen, wie sie in den Fig. 13 und 14 gezeigt sind.

Fig. 17 zeigt die erste Schicht, die acht Chip-Scale-Packungsbereiche 50-1 bis 50-8 aufweist, auf der die Chip-Scale-Packungen montiert sind. Jede Chip-Scale-Packung 50-1 bis 50-8 umfasst einen ersten und zwei ten Satz von Kontaktflächen 58, 59 mit demselben Muster wie dasjenige der ersten und zweiten Sätze von Lotkugeln 52 und 53 der Chip-Scale- Packung sowie einen ersten und zweiten Satz von Durchkontaktlöchern 60 und 61. Die ersten Kontaktflächen 58 in der ersten und vierten Spalte sind mit den Adress- und Befehlssignalleitungen 62-1 verbunden. Der rellativ große Abstand zwischen den benachbarten Zeilen der ersten Kontaktflächen 58 ermöglicht es, dass mindestens zwei der Adress- und Befehlssignalleitungen 62-1 zwischen benachbarten Zeilen verlaufen.

Die zweiten Kontaktflächen 59 sind mit den Datenleitungen 42-1 bis 42-8 in derselben Weise verbunden, wie dies oben im Zusammenhang mit dem ersten Ausführungsbeispiel beschrieben und in Fig. 10 gezeigt ist.

Wie aus Fig. 18 ersichtlich, sind die ersten Kontaktflächen 58 in der zweiten und dritten Spalte mit den Adress- und Befehlssignalleitungen 62-2 über die ersten Durchkontaktlöcher 60 verbunden. Somit erstrec ken sich wenigstens zwei Adress- und Befehlssignalleitungen 62-2 zwi schen benachbarten Zeilen der ersten Durchkontaktlöcher 60 in der vier ten Schicht.

Nachfolgend wird unter Bezugnahme auf Fig. 22 anhand eines entspre chenden Flussdiagramms ein Verfahren zum Entwurf von gedruckten Leiterplatten gemäß den Fig. 12 und 17 erläutert.

In einem ersten Schritt S300 wird eine maßstäbliche Chip-Scale- Packungsauslegung für eine der Schichten der gedruckten Leiterplatte erzeugt, z. B. für die obere Schicht, die von der oberen Außenseite der PCB gebildet wird. Die Auslegung der Chip-Scale-Packungsbereiche ist eine Darstellung derjenigen Bereiche der gedruckten Leiterplatte, auf welche die Chip-Scale-Packungen direkt zu montieren sind. Die Ausle gung der Chip-Scale-Packungsbereiche beinhaltet daher linear beabstandete Zonen von Chip-Scale-Packungsbereichen, die in Aus dehnung und Anzahl den Chip-Scale-Packungen entsprechen, die dar auf zu montieren und durch die gedruckte Leiterplatte zu integrieren sind. In einem Schritt S400 wird auf der Basis der Eigenschaften der auf der gedruckten Leiterplatte zu montierenden und durch diese zu integ rierenden Chip-Scale-Packungen die Gesamtanzahl n erster Signallei tungen bestimmt, über welche Signale entlang der gedruckten Leiterplat te zwischen den Chip-Scale-Packungen zu übertragen sind. Beispiels weise wird die Gesamtanzahl an Adress- und Befehlssignalleitungen ermittelt, die auf einem Substrat zu drucken sind. Die Gesamtanzahl zweiter Signalleitungen, d. h. Datenleitungen, über welche Signale ent lang der gedruckten Leiterplatte zu/von nur einer jeweiligen Chip-Scale- Packung zu übertragen sind, wird ebenfalls auf der Basis der Eigen schaften der Chip-Scale-Packungen bestimmt.

In einem Schritt S500 wird eine Auslegung bezüglich der aufnehmenden Anschlüsse erzeugt, die Kontaktflächen für die Chip-Scale- Packungsbereiche repräsentieren. Dieser Schritt beinhaltet ein maß stäbliches Auslegen einer Mehrzahl erster Anschlussstellen auf einer Seite jedes Chip-Scale-Packungsbereichs und einer Mehrzahl zweiter Anschlussstellen auf einer anderen Seite jedes Chip-Scale- Packungsbereichs, die von den ersten Anschlussstellen in einer ersten Richtung X senkrecht zu einer zweiten Richtung Y beabstandet sind, in welcher die Zonen der Chip-Scale-Packungsbereiche voneinander beabstandet sind.

Um die ersten Anschlussstellen jeder Zone eines Chip-Scale- Packungsbereichs auszulegen, wird die Anzahl n an erforderlichen ers ten Signalleitungen in Faktoren zerlegt, von denen wenigstens einer ge radzahlig ist. Die Faktoren von n werden hierbei mit c und r bezeichnet, wobei c die gerade Zahl ist (Schritt S510). Die ersten Anschlussstellen sind matrixförmig in einer Anzahl r von Zeilen und in einer Anzahl c von Spalten angeordnet, wobei der Zeilenabstand so festgelegt ist, dass mindestens eine Anzahl c/2 der ersten Signalleitungen auf der Leiter platte zwischen benachbarten Reihen der Anschlüsse (Kontaktflächen) gedruckt werden können, die gemäß der Kontaktflächen-Auslegung auf der gedruckten Leiterplatte gebildet werden (Schritt S520). Diese Ausle gung der ersten Anschlussstellen ist auf einer Seite jedes Chip-Scale- Packungsbereichs vorgesehen (Schritt S530).

Unter Betrachtung der Realisierung von Fig. 12 als Beispiel muss die PCB 200 eine Anzahl von 36 ersten Signalleitungen 40-1, 40,2 enthal ten, um die Adress- und Befehlssignale zu und von den acht Chip-Scale- Packungen zu tragen. Diese Zahl 36 wird in Faktoren von c = 6 und r = 6 faktorisiert. Der erste Satz von Anschlüssen auf einer Schicht der in Fig. 12 gezeigten PCB ist matrixförmig in c = 6 Spalten und r = 6 Zeilen ange ordnet. Die Zeilen sind so beabstandet, dass sie es ermöglichen, dass c12, d. h. drei, erste Signalleitungen 40-1 zwischen jedem benachbarten Paar von Zeilen in jedem Chip-Scale-Packungsbereich 42-1 bis 42-8 verlaufen. Im Ausführungsbeispiel von Fig. 17 sind die Faktoren von 36 zu c = 4 und r = 9 gewählt, so dass die ersten Anschlussstellen, d. h. die Orte der Kontaktflächen 58, dementsprechend in vier Spalten und neun Zeilen ausgelegt sind.

Um die zweiten Anschlussstellen auf jeder Zone für die Chip-Scale- Packungsbereiche auszulegen, wird eine Anzahl der zweiten An schlussstellen basierend auf der festgestellten Anzahl erforderlicher zweiter Signalleitungen matrixförmig in einer Mehrzahl von Zeilen und Spalten angeordnet. Diese Auslegung der zweiten Anschlusssteilen wird auf der Seite jedes Chip-Scale-Packungsbereichs vorgesehen, Schritt (S540).

Als nächstes wird eine Auslegung für die ersten Signalleitungen erzeugt, die Orte repräsentieren, an denen die Signalleitungen auf der Schicht des Substrates der gedruckten Leiterplatte zu bilden sind (Schritt S600). In diesem Teil des Verfahrens werden wenigstens eine Anzahl c/2 erster Signalleitungsspuren, die sich von einer Zone für einen Chip-Scale- Packungsbereich zu einer anderen erstrecken, zwischen jedem Paar benachbarter Zeilen der ersten Anschlussstellen in jeder Zone für die Chip-Scale-Packungsbereiche ausgelegt (Schritt S610). Jede der ersten Leitungsspuren ist in jedem Chip-Scale-Packungsbereich mit einer je weiligen ersten Anschlussstelle verbunden, welche die entsprechenden benachbarten Zeilen beinhalten. Außerdem werden die zweiten Signal leitungsspuren ausgelegt, jeweils von nur einer der zweiten Anschluss stellen (Schritt S620) aus.

Die im Schritt S600 erzeugten Signalleitungsspuren repräsentieren mög licherweise nur einige der ersten und einige der zweiten Signalleitungen, welche sich über die Zonen der Chip-Scale-Packungsbereiche hinweg erstrecken. In diesem Fall sind die Signalleitungsauslegungen zur Re produktion auf einer außenliegenden Oberseite des Substrates der ge druckten Leiterplatte bestimmt. Dann werden maßstäblich ein oder meh rere weitere Sätze von Signalleitungsauslegungen erzeugt (Schritt S700), welche die restlichen ersten und zweiten Signalleitungen reprä sentieren. Der oder die zusätzlichen Sätze von Signalleitungsauslegun gen sind zur Reproduktion auf einer Oberfläche einer oder mehrerer Schichten des Substrates der gedruckten Leiterplatte bestimmt, und zwar von anderen als derjenigen Schicht, welche die außenliegende Oberseite bildet.

Danach werden Durchkontaktlochauslegungen erzeugt, von denen eine die Stellen von Durchkontakten repräsentiert, die mit jeweiligen ersten und zweiten aufnehmenden Anschlüssen zu verbinden sind, welche nicht zur Verbindung mit einer Signalleitung auf derjenigen Schicht der PCB bestimmt sind, auf der die Chip-Scale-Packungsbereiche definiert sind (Schritt S800). Wenn alle Signalleitungen von nur zwei Schichten der PCB aufzunehmen sind, ist die Anzahl erster Durch kontaktlochstellen, welche jeweils mit ersten Kontaktflächen in jedem Chip-Scale-Packungsbereich zu verbindende Durchkontakte repräsen tieren, gleich n/2.

Das oben erläuterte, erfindungsgemäße Verfahren kann, wenn es auf den Entwurf einer PCB angewandt wird, für die sechsunddreißig erste Signalleitungen erforderlich sind, auch zu einer PCB 200 führen, wie sie in den Fig. 20 und 21 dargestellt ist. Diese PCB und die darauf zu mon tieren Chip-Scale-Packungen werden nun unter Bezugnahme auf die Fig. 19 bis 21 detaillierter erläutert.

Wie in Fig. 19 dargestellt, beinhaltet die Chip-Scale-Packung 70 eine Mehrzahl erster und zweiter Sätze von Lotkugeln 72, 73. Die ersten Lot kugeln 52 sind in zwei Spalten auf einer Seite 74 der Chip-Scale- Packung 70 angeordnet. Das Bezugszeichen d11 bezeichnet den Ab stand zwischen den ersten Lotkugeln 72, und das Bezugszeichen d12 den Abstand zwischen den Spalten der ersten Lotkugeln 72. Der erste Satz von Lotkugeln 72 dient der Übertragung von Adress- und Befehls signalen.

Der zweite Satz von Lotkugeln 73 ist in sechs Spalten auf der anderen Seite 76 der Chip-Scale-Packung 70 angeordnet. Das Bezugszeichen dli repräsentiert den Abstand zwischen den zweiten Lotkugeln 73 in einer ersten Richtung X von zwei orthogonalen Richtungen X und Y, und das Bezugszeichen d13 den Abstand zwischen den zweiten Lotkugeln 73 in der zweiten Richtung Y. Die Lotkugeln 73 dienen dem Einge ben/Ausgeben von Datensignalen. In diesem Ausführungsbeispiel ist der Abstand d12 zwischen den benachbarten Spalten der ersten Lotkugeln 72 größer als der Abstand zwischen benachbarten Spalten der zweiten Lotkugeln 73, der Abstand des ersten Satzes von Lotkugeln 72 ist grö ßer als derjenige des zweiten Satzes von Lotkugeln 73 in der zweiten Richtung Y. Andererseits ist der Abstand d11 zwischen benachbarten Zeilen der ersten Lotkugeln 72 gleich groß wie der Abstand d11 zwi schen benachbarten Zeilen der zweiten Lotkugeln 73, d. h. in der ersten Richtung X liegen gleiche Abstände vor.

Die Fig. 20 und 21 veranschaulichen die Konfigurationen einer ersten und vierten Schicht der gedruckten Leiterplatte, auf der die Chip-Scale- Packungen zu montieren sind. Die Konfigurationen für die zweite und dritte Schicht der gedruckten Leiterplatte entsprechen denjenigen, wie sie in den Fig. 13 und 14 gezeigt sind.

Wie aus Fig. 20 ersichtlich, beinhaltet die erste Schicht acht Chip-Scale- Packungsbereiche 70-1 bis 70-8, auf denen die Chip-Scale-Packungen montiert sind. Jeder Chip-Scale-Packungsbereich 70-1 bis 70-8 beinhal tet zwei Spalten erster Kontaktflächen 78, eine Mehrzahl von Spalten zweiter Kontaktflächen 79 sowie erste und zweite Durchkontaktlöcher 80, 81. Die Kontaktflächen 78 der ersten Spalte sind mit Adress- und Befehlssignalleitungen 82-1 verbunden. Der Abstand der ersten Kontakt flächen 78 ermöglicht es nur einer Signalleitung, sich zwischen benach barten Zeilen der ersten Kontaktflächen 78 zu erstrecken. Die zweiten Kontaktflächen 79 sind mit den Datenleitungen 72-1 bis 72-8 in gleichar tiger Weise verbunden, wie dies in Fig. 10 gezeigt und oben im Zusam menhang mit dieser erläutert ist.

Wie aus Fig. 21 ersichtlich, beinhaltet die vierte Schicht erste und zweite Durchkontaktlöcher 80, 81, die mit den ersten und zweiten Durchkon taktlöchern 80, 81 in der in Fig. 20 gezeigten ersten Schicht verbunden sind. Die ersten Durchkontaktlöcher 80 in der vierten Schicht sind mit den Adress- und Befehlssignalleitungen 82-2 verbunden.

In diesem Fall wurde die Anzahl von sechsunddreißig erforderlichen ers ten Signalleitungen in c = 2 und r = 18 faktorisiert, und die ersten Kontakt flächen wurden entsprechend in achtzehn Zeilen und zwei Spalten aus gelegt. Die Beabstandung c/2 gemäß dieser Auslegung ermöglicht das Hindurchführen nur einer ersten Signalleitung 82-1 zwischen jedem be nachbarten Paar von Zeilen der ersten Kontaktflächen 78. Dennoch können wie bei den gedruckten Leiterplatten der Fig. 12 und 17 alle sechsunddreißig ersten Signalleitungen von nur zwei Schichten der PCB aufgenommen werden.

Wie die obige Erläuterung vorteilhafter Ausführungsformen deutlich macht, stellt die Erfindung eine Chip-Scale-Packung und eine gedruckte Leiterplatte mit Konfigurationen externer Anschlüsse bzw. Kontaktflä chen zur Verfügung, die es erlauben, die benötigten Signalleitungen der gedruckten Leiterplatte effizient anzuordnen. Daher kann die Anzahl an Schichten der gedruckten Leiterplatte minimiert werden, was die Produk tionskosten niedrig hält.

Es versteht sich, dass außer den gezeigten weitere Realisierungen der Erfindung möglich sind. So können beispielsweise statt der beschriebe nen Lotkugeln oder Anschlussstifte beliebige andere herkömmliche Ty pen externer Anschlüsse der Chip-Scale-Packungen verwendet werden. Außerdem kann eine andere als die beschriebene Schrittfolge für das erfindungsgemäße Entwurfsverfahren zur Anwendung kommen.

Claims

1. Chip-Scale-Packung mit
einem Packungskörper mit einer Unterseite, die an gegenüberlie genden Seiten ausgerichtete obere und untere Flächenbereiche beinhal tet,
einem vom Packungskörper getragenen elektronischen Chip und
externen Signalanschlüssen, die elektrisch mit dem elektronischen Chip verbunden sind und sich von der Unterseite des Packungskörpers erstrecken, wobei die externen Signalanschlüsse einen ersten Satz von Anschlüssen, die erste Signale des elektronischen Chips übertragen und sich vom oberen Flächenbereich der Unterseite erstrecken, und einen zweiten Satz von Anschlüssen aufweisen, die zweite Signale des elek tronischen Chips übertragen und sich vom unteren Flächenbereich der Unterseite erstrecken,
dadurch gekennzeichnet, dass
die ersten Signale solche mit niedrigerer Signalfrequenz als die zweiten Signale sind und die Anschlüsse des ersten Anschlusssatzes einen durchschnittlichen Abstand aufweisen, der größer als der durch sclhnittliche Abstand der Anschlüsse des zweiten Anschlusssatzes ist.

2. Chip-Scale-Packung nach Anspruch 1, weiter dadurch gekenn zeichnet, dass die ersten Signale Adress- und Befehlssignale des elek tronischen Chips und die zweiten Signale Datensignale desselben sind.

3. Chip-Scale-Packung mit
einem Packungskörper mit einer Unterseite, die an gegenüberlie genden Seiten ausgerichtete obere und untere Flächenbereiche beinhal tet, wobei sich eine Grenze zwischen oberem und unterem Flächenbe reich in einer ersten Richtung erstreckt,
einem vom Packungskörper getragenen elektronischen Chip und
externen Signalanschlüssen, die elektrisch mit dem elektronischen Chip verbunden sind und sich von der Unterseite des Packungskörpers erstrecken, wobei die externen Signalanschlüsse einen ersten Satz von Anschlüssen, die sich von dem oberen Flächenbereich der Unterseite erstrecken, und einen zweiten Satz von Anschlüssen aufweisen, die sich vom unteren Flächenbereich der Unterseite erstrecken,
dadurch gekennzeichnet, dass
der erste Satz von Anschlüssen matrixförmig im oberen Flächen bereich in einer Mehrzahl von Zeilen, die sich in der ersten Richtung erstrecken und in einer zweiten Richtung mit einem ersten durchschnitt lichen Rastermaß voneinander beabstandet sind, und in einer Mehrzahl von Spalten angeordnet ist, die sich in der zweiten Richtung erstrecken und in der ersten Richtung um ein zweites durchschnittliches Rastermaß beabstandet sind, wobei die zweite Richtung senkrecht zur ersten Rich tung ist,
der zweite Satz von Anschlüssen matrixförmig im unteren Flä chenbereich unterhalb des ersten Anschlusssatzes in einer Mehrzahl von Zeilen, die sich in der ersten Richtung erstrecken und in der zweiten Richtung um ein drittes durchschnittliches Rastermaß beabstandet sind, und in einer Mehrzahl von Spalten angeordnet ist, sich in der zweiten Richtung erstrecken und in der ersten Richtung um ein viertes durch schnittliches Rastermaß beabstandet sind, und
das erste durchschnittliche Rastermaß größer als das dritte durchschnittliche Rastermaß und/oder das zweite durchschnittliche Ras termaß größer als das vierte durchschnittliche Rastermaß ist.

4. Chip-Scale-Packung nach Anspruch 3, weiter dadurch gekenn zeichnet, dass der erste Anschlusssatz Adress- und Befehlssignale des elektronischen Chips überträgt und der zweite Anschlusssatz Datensig nale des elektronischen Chips überträgt.

5. Chip-Scale-Packung nach Anspruch 3 oder 4, weiter dadurch ge kennzeichnet, dass die Anzahl an Spalten des ersten Anschlusssatzes gleich groß wie oder kleiner als die Anzahl an Spalten des zweiten An spruchssatzes ist.

6. Gedruckte Leiterplatte zur Integration von Chip-Scale-Packungen, mit
einem Substratkörper der eine Hauptoberfläche aufweist, die eine Mehrzahl von linear beabstandeten Chip-Scale-Packungsbereichen be inhaltet, auf denen die Chip-Scale-Packungen zu montieren sind, wobei Chip-Scale-Packungsbereiche jeweils auf gegenüberliegenden Seiten ausgerichtet einen oberen und unteren Flächenbereich besitzen, und
einer Mehrzahl von aufnehmenden Anschlüssen aus elektrisch leitfähigem Material, die in jedem Chip-Scale-Packungsbereich ange ordnet sind,
dadurch gekennzeichnet, dass
die aufnehmenden Anschlüsse jedes Chip-Scale-Packungs bereichs einen ersten Satz von Anschlüssen, der erste Signale überträgt und sich vom oberen Flächenbereich erstreckt, und einen zweiten Satz von Anschlüssen beinhalten, der zweite Signale überträgt und sich vom unteren Flächenbereich erstreckt, wobei die ersten Signale eine Signal frequenz niedriger als diejenige der zweiten Signale besitzen und ein durchschnittlicher Abstand zwischen den Anschlüssen des ersten An schlusssatzes größer als ein durchschnittlicher Abstand zwischen den Anschlüssen des zweiten Anschlusssatzes ist.

7. Gedruckte Leiterplatte nach Anspruch 6, weiter dadurch gekennzeichnet, dass die ersten Signale Adress- und Befehlssignale und die zweiten Signale Datensignale sind.

8. Gedruckte Leiterplatte zur Integration von Chip-Scale-Packungen, mit
einem Substratkörper mit einer Hauptoberfläche, die eine Mehr zahl von linear beabstandeten Chip-Scale-Packungsbereichen aufweist, auf denen die Chip-Scale-Packungen jeweils zu montieren sind und von denen jeder auf gegenüberliegenden Seiten ausgerichtet einen oberen und unteren Flächenbereich beinhaltet, wobei sich eine Grenze zwi schen dem oberen und unteren Flächenbereich in einer ersten Richtung erstreckt, und
einer Mehrzahl von aufnehmenden Anschlüssen aus elektrisch leitfähigem Material, die in jedem Chip-Scale-Packungsbereich ange ordnet sind,
dadurch gekennzeichnet, dass
die aufnehmenden Anschlüsse jedes Chip-Scale-Packungs bereichs einen ersten Satz von Anschlüssen, die sich vom oberen Flä chenbereich erstrecken, und einen zweiten Satz von Anschlüssen bein halten, die sich vom unteren Flächenbereich erstrecken,
der erste Satz von Anschlüssen matrixförmig im oberen Flächen bereich in einer Mehrzahl von Zeilen, die sich in der ersten Richtung erstrecken und voneinander in einer zweiten Richtung um ein erstes durchschnittliches Rastermaß beabstandet sind, und in einer Mehrzahl von Spalten angeordnet ist, die sich in der zweiten Richtung erstrecken und in der ersten Richtung um ein zweites durchschnittliches Rastermaß beabstandet sind, wobei die zweite Richtung senkrecht zur ersten ist,
der zweite Satz von Anschlüssen matrixförmig im unteren Flä chenbereich unterhalb des ersten Anschlusssatzes matrixförmig in einer Mehrzahl von Zeilen, die sich in der ersten Richtung erstrecken und in der zweiten Richtung um ein drittes durchschnittliches Rastermaß beabstandet sind, und in einer Mehrzahl von Spalten angeordnet sind, die sich in der zweiten Richtung erstrecken und in der ersten Richtung um ein viertes durchschnittliches Rastermaß beabstandet sind, und
das erste durchschnittliche Rastermaß größer als das dritte durch schnittliche Rastermaß und/oder das zweite durchschnittliche Raster maß größer als das vierte durchschnittliche Rastermaß ist.

9. Gedruckte Leiterplatte nach Anspruch 8, weiter dadurch gekenn zeichnet, dass der erste Anschlusssatz Adress- und Befehlssignale überträgt und der zweite Anschlusssatz Datensignale überträgt.

10. Gedruckte Leiterplatte nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, dass die Anzahl an Spalten des ersten Anschlusssat zes gleich groß wie oder kleiner als die Anzahl an Spalten des zweiten Anschlusssatzes ist.

11. Gedruckte Leiterplatte nach einem der Ansprüche 8 bis 10, weiter gekennzeichnet durch
einen ersten Satz von Signalleitungen, von denen sich jede in der ersten Richtung erstreckt und gemeinsam mit wenigstens einem der ers ten Anschlusssätze jedes Chip-Scale-Packungsbereichs verbunden ist, und
einen zweiten Satz von Signalleitungen, von denen sich jede in der zweiten Richtung erstreckt und einzeln mit einem jeweiligen zweiten Anschlusssatz verbunden ist.

12. Gedruckte Leiterplatte nach Anspruch 11, weiter dadurch gekenn zeichnet, dass sich eine Anzahl c/2 der ersten Signalleitungen zwischen jedem benachbarten Paar von Zeilen des ersten Anschlusssatzes in je dem Chip-Scale-Packungsbereich erstreckt, wobei c eine ganze Zahl gleich einer Anzahl von Spalten des ersten Anschlusssatzes in jedem Chip-Scale-Packungsbereich ist.

13. Elektronikmodul mit
einer gedruckten Leiterplatte mit einem Substratkörper, der eine Hauptoberfläche aufweist, die eine Mehrzahl von linear beabstandeten Chip-Scale-Packungsbereichen beinhaltet, und
einer Mehrzahl von Chip-Scale-Packungen, die jeweils auf einen der Chip-Scale-Packungsbereiche der gedruckten Leiterplatte montiert sind,
dadurch gekennzeichnet, dass
jede Chip-Scale-Packung einen Packungskörper mit einer Unterseite, die auf gegenüberliegenden Seiten ausgerichtet einen obe ren und unteren Flächenbereich beinhaltet, einen vom Packungskörper getragenen elektronischen Chip und elektrisch mit dem elektronischen Chip verbundene und sich von der Unterseite des Packungskörpers erstreckende externe Signalanschlüsse aufweist, wobei die externen Signalanschlüsse einen ersten Satz von Anschlüssen, der Adress- und Befehlssignale des elektronischen Chips überträgt und sich vom oberen Flächenbereich der Unterseite erstreckt, und einen zweiten Satz von Anschlüssen umfassen, der Datensignale des elektronischen Chips überträgt und sich vom unteren Flächenbereich der Unterseite erstreckt, wobei ein durchschnittlicher Abstand zwischen den Anschlüssen des ersten Anschlusssatzes größer als ein durchschnittlicher Abstand zwi schen den Anschlüssen des zweiten Anschlusssatzes ist, und
jeder Chip-Scale-Packungsbereich der gedruckten Leiterplatte einen aufnehmenden Anschluss für jeden der Anschlüsse des ersten und zweiten Anschlusssatzes der Chip-Scale-Packung aufweist.

14. Elektronikmodul nach Anspruch 13, weiter dadurch gekennzeichnet, dass die ersten Signale Adress- und Befehlssignale des elektronischen Chips und die zweiten Signale Datensignale des elektronischen Chips sind.

15. Elektronikmodul mit
einer gedruckten Leiterplatte mit einem Substratkörper, der eine Hauptoberfläche aufweist, die eine Mehrzahl von linear beabstandeten Chip-Scale-Packungsbereichen beinhaltet, und
einer Mehrzahl von Chip-Scale-Packungen, die jeweils auf einen der Chip-Scale-Packungsbereiche der gedruckten Leiterplatte montiert sind,
dadurch gekennzeichnet, dass
jede Chip-Scale-Packung einen Packungskörper mit einer Unterseite, die an gegenüberliegenden Seiten ausgerichtet einen oberen und unteren Flächenbereich aufweist, wobei sich eine Grenze zwischen dem oberen und unteren Flächenbereich in einer ersten Richtung er streckt, einen vom Packungskörper getragenen elektronischen Chip und elektrisch mit dem elektronischen Chip verbundene und sich von der Un terseite des Packungskörpers erstreckende, externe Signalanschlüsse beinhaltet, wobei die externen Signalanschlüsse einen ersten Satz von Anschlüssen, die sich vom oberen Flächenbereich der Unterseite erstrec ken, und einen zweiten Satz von Anschlüssen umfassen, die sich vom unteren Flächenbereich der Unterseite erstrecken,
der erste Satz von Anschlüssen matrixförmig im oberen Flächenbereich in einer Mehrzahl von Zeilen, die sich in der ersten Rich tung erstrecken und in einer zweiten Richtung um ein erstes durch schnittliches Rastermaß voneinander beabstandet sind, und einer Mehr zahl von Spalten angeordnet sind, die sich in der zweiten Richtung erstrecken und voneinander um ein zweites durchschnittliches Raster maß in der ersten Richtung beabstandet sind, wobei die zweite Richtung senkrecht zur ersten ist,
der zweite Satz von Anschlüssen matrixförmig im unteren Flächenbereich unterhalb des ersten Anschlusssatzes in einer Mehrzahl von Zeilen, die sich in der ersten Richtung erstrecken und in der zweiten Richtung um ein drittes durchschnittliches Rastermaß beabstandet sind, und in einer Mehrzahl von Spalten angeordnet sind, die sich in der zwei ten Richtung erstrecken und in der ersten Richtung um ein viertes durchschnittliches Rastermaß beabstandet sind,
das erste durchschnittliche Rastermaß größer als das dritte durchschnittliche Rastermaß und/oder das zweite durchschnittliche Rastermaß größer als das durchschnittliche vierte Rastermaß ist und
jeder Chip-Scale-Packungsbereich der gedruckten Leiterplatte einen aufnehmenden Anschluss für den jeweiligen Anschluss der ersten und zweiten Anschlusssätze der Chip-Scale-Packung aufweist.

16. Elektronikmodul nach Anspruch 15, weiter dadurch gekennzeichnet, dass der erste Satz von Anschlüssen Adress- und Be fehlssignale des elektronischen Chips und der zweite Satz von An schlüssen Datensignale des elektronischen Chips überträgt.

17. Elektronikmodul nach Anspruch 15 oder 16, weiter dadurch gekennzeichnet, dass die Anzahl an Spalten des ersten Anschlusssat zes gleich groß wie oder kleiner ist als die Anzahl von Spalten des zwei ten Anschlusssatzes.

18. Elektronikmodul nach einem der Ansprüche 15 bis 17, weiter gekennzeichnet durch
einen ersten Satz von Signalleitungen, von denen sich jede in der ersten Richtung erstreckt und gemeinsam mit wenigstens einem An schluss des ersten Anschlusssatzes jedes Chip-Scale- Packungsbereichs verbunden ist, und
einen zweiten Satz von Signalleitungen, von denen sich jede in der zweiten Richtung erstreckt und einzeln mit einem jeweiligen An schluss des zweiten Anschlusssatzes verbunden ist.

19. Elektronikmodul nach Anspruch 18, weiter dadurch gekennzeichnet, dass sich eine Anzahl c/2 von ersten Signalleitungen zwischen jedem benachbarten Paar von Zeilen des ersten Anschluss satzes in jedem Chip-Scale-Packungsbereich erstreckt, wobei c eine ganze Zahl gleich der Anzahl von Spalten des ersten Anschlusssatzes in jedem Chip-Scale-Packungsbereich ist.

20. Entwurfsverfahren für eine gedruckte Leiterplatte mit mehreren Schichten zur Verwendung bei der Integration einer Mehrzahl von Chip- Scale-Packungen,
gekennzeichnet durch folgende Schritte:

1. Erzeugen einer maßstäblichen Auslegung von Chip-Scale- Packungsbereichen für eine der Schichten der gedruckten Leiterplatte,
2. Ermitteln einer Gesamtzahl n von ersten Signalleitungen, über welche Signale entlang der gedruckten Leiterplatte zwischen Chip- Scale-Packungen zu übertragen sind, die auf dem jeweiligen Chip- Scale-Packungsbereich montiert sind,
3. Erzeugen einer Auslegung von aufnehmenden Anschlüssen einer Mehrzahl erster Anschlussstellen in Form von Kontaktflächen in jedem Chip-Scale-Packungsbereich durch Faktorisieren der Anzahl n von ers ten Signalleitungen in Faktoren c und r,
4. Anordnen der ersten Anschlussstellen in einer Anzahl r von Zeilen und einer Anzahl c von Spalten in jedem Chip-Scale-Packungsbereich und
5. Beabstanden der Zeilen voneinander um Intervalle, die ausreichen, das Drucken von wenigstens einer Anzahl c/2 der ersten Signalleitungen auf die Leiterplatte zwischen benachbarten Zeilen der auf der gedruckten Leiterplatte gebildeten Anschlüsse gemäß der Aus legung aufnehmender Anschlüsse zu erlauben.

21. Entwurfsverfahren für eine gedruckte Leiterplatte mit mehreren Schichten zur Verwendung bei der Integration einer Mehrzahl von Chip- Scale-Packungen,
gekennzeichnet durch folgende Schritte:

1. Erzeugen einer maßstäblichen Chip-Scale-Packungsauslegung für eine der Schichten der gedruckten Leiterplatte, wobei die Chip-Scale- Packungsauslegung eine Anzahl von linear beabstandeten Chip-Scale- Packungsbereichszonen umfasst, die in Abmessung und Anzahl den darauf zu montierenden und durch die gedruckte Leiterplatte zu integrie renden Chip-Scale-Packungen entsprechen, wobei die Chip-Scale- Packungszonen Gebiete der gedruckten Leiterplatte repräsentieren, auf denen die Chip-Scale-Packungen zu montieren sind,
2. Ermitteln der Gesamtanzahl n erster Signalleitungen, über die Signale entlang der gedruckten Leiterplatte zwischen den Chip-Scale- Packungen zu übertragen sind, und der Gesamtanzahl zweiter Signallei tungen, über die jeweils Signale entlang der gedruckten Leiterplatte zu/von lediglich einer jeweiligen Chip-Scale-Packung zu übertragen sind, abhängig von Eigenschaften der Chip-Scale-Packungen, die auf der gedruckten Leiterplatte zu montieren und durch diese zu integrieren sind,
3. Erzeugen einer Auslegung für aufnehmende Anschlüsse der einen der Schichten durch maßstäbliches Auslegen einer Mehrzahl erster An schlussstellen auf einer Seite jeder Chip-Scale-Packungsbereichszone und einer Mehrzahl zweiter Anschlussstellen auf einer anderen Seite jeder Chip-Scale-Packungsbereichszone im Abstand von der einen Sei te in einer ersten Richtung senkrecht zu einer zweiten Richtung, in wel cher die Chip-Scale-Packungsbereichszonen linear voneinander beabstandet sind,
4. wobei das Auslegen der mehreren ersten Anschlussstellen auf jeder Chip-Scale-Packungsbereichszone das Faktorisieren der Anzahl n in Faktoren c und r, wobei c geradzahlig ist, das Anordnen der ersten Anschlussstellen in einer Anzahl r benachbarter, in der ersten Richtung voneinander beabstandeter Zeilen und in eine Anzahl c benachbarter, voneinander in der zweiten Richtung beabstandeter Spalten und das Beabstanden der benachbarten Zeilen voneinander um Intervalle um fasst, die ausreichen, ein Aufdrucken wenigstens einer Anzahl c/2 der ersten Signalleitungen auf die Leiterplatte zwischen benachbarten Zeilen der auf der gedruckten Leiterplatte gemäß der Anschlussauslegung ge bildeten Anschlüsse zu erlauben, und
5. wobei das Auslegen der mehreren zweiten Anschlussstellen auf jeder Chip-Scale-Packungsbereichszone das Anordnen einer Anzahl zweiter Anschlussstellen in einer Mehrzahl benachbarter, in der ersten Richtung voneinander beabstandeter Zeilen und einer Mehrzahl be nachbarter, in der zweiten Richtung voneinander beabstandeter Spalten basierend auf der als erforderlich festgestellten Anzahl an zweiten Sig nalleitungen umfasst,
6. Erzeugen einer maßstäblichen Auslegung erster Signalleitungen, die Stellen repräsentieren, an denen erste Signalleitungen auf der be sagten Schicht des Substrates der gedruckten Leiterplatte zu bilden sind, durch Auslegen von mindestens einer Anzahl c/2 erster Signallei tungsspuren zwischen jedem Paar von benachbarten Zeilen der ersten Anschlussstellen in jeder Chip-Scale-Packungsbereichszone, wobei sich die ersten Signalleitungsspuren von einer Chip-Scale-Bereichszone zu einer anderen erstrecken und jede erste Signalleitungsspur in jedem Chip-Scale-Packungsbereich mit einer jeweiligen ersten Anschlussstelle verbunden ist, die zwei benachbarte Zeilen hiervon umfasst, und
7. Erzeugen einer maßstäblichen Auslegung zweiter Signalleitungen, die Stellen repräsentieren, an denen wenigstens ein Teil der zweiten Signalleitungen auf der einen der Schichten des Substrates der gedruck ten Leiterplatte zu bilden sind, durch Auslegen zweiter Signalleitungs spuren jeweils nur von einer der zweiten Anschlussstellen aus.

22. Entwurfsverfahren nach Anspruch 21, weiter dadurch gekennzeichnet, dass Erzeugen der Auslegungen für die ersten und zweiten Signalleitungen ein Auslegen von Signalleitungsspuren, die nur einen Teil der ersten und nur einen Teil der zweiten Signalleitungen in den Chip-Scale-Packungsbereichszonen repräsentieren, das Entwerfen der Signalleitungsauslegungen zur Reproduktion auf einer außenliegen den Oberseite des Substrats der gedruckten Leiterplatte sowie das Er zeugen maßstäblicher Auslegungen von Spuren eines zusätzlichen Sig nalleitungssatzes umfasst, die den Rest der ersten und zweiten Signal leitungen repräsentiert, wobei die Auslegungen für den zusätzlichen Signalleitungssatz zur Reproduktion auf einer anderen als der außenlie genden Oberfläche einer der Schichten des Substrats der gedruckten Leiterplatte bestimmt werden.

23. Entwurfsverfahren nach Anspruch 22, weiter dadurch gekennzeichnet, dass die Auslegungen des zusätzlichen Signalleitungs satzes zur Reproduktion auf einer außenliegenden unteren Oberfläche des Substrats der gedruckten Leiterplatte bestimmt werden.