JP3629348B2 - 配線基板 - Google Patents
配線基板 Download PDFInfo
- Publication number
- JP3629348B2 JP3629348B2 JP09868197A JP9868197A JP3629348B2 JP 3629348 B2 JP3629348 B2 JP 3629348B2 JP 09868197 A JP09868197 A JP 09868197A JP 9868197 A JP9868197 A JP 9868197A JP 3629348 B2 JP3629348 B2 JP 3629348B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- surface side
- vias
- sheath
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09836—Oblique hole, via or bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10227—Other objects, e.g. metallic pieces
- H05K2201/10287—Metal wires as connectors or conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10954—Other details of electrical connections
- H05K2201/10977—Encapsulated connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
- H05K2203/0235—Laminating followed by cutting or slicing perpendicular to plane of the laminate; Embedding wires in an object and cutting or slicing the object perpendicular to direction of the wires
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
Description
【発明の属する技術分野】
本発明は配線基板に関し、更に詳細には配線基板を一面側から他面側に貫通する複数本のヴィアが、前記配線基板の一面側のヴィア間の間隔が他面側のヴィア間よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に形成されて成る配線基板に関する。
【0002】
【従来の技術】
従来の配線基板において、配線の引回しは平面部分で行われる。このため、搭載する半導体素子等における端子数の増大に対しては、通常、配線密度を高めた高密度配線基板、或いは平面配線層を多層とした多層配線基板によって対応せんとしている。
しかし、近年においては、半導体素子の高集積化等が急激に進行し、半導体素子の高集積化等に充分に対応し得る、高密度配線基板や多層配線基板は技術的及びコスト的に限界に到達しつつある。
このため、特公昭62−43539号公報には、図8に示す配線基板が提案されている。
この配線基板は、図8(b)に示す様に、樹脂製の配線基板100を一面側100aから他面側100bに貫通するヴィア102、102、・・が、配線基板100の一面側100aから他面側100bの方向に放射状に形成されているものである。かかる配線基板100においては、配線基板100の一面側100aの状態を示す図8(a)と他面側100bの状態を示す図8(c)とから明らかな様に、配線基板100の一面側100aのヴィア間の間隔Waが他面側100bのヴィア間の間隔Wcよりも狭間隔となる。
【0003】
【発明が解決しようとする課題】
図8に示す配線基板100によれば、電極端子としてのバンプが底面に多数設けられたフリップチップタイプの半導体素子を搭載可能となるように、配線基板100の一面側100aにヴィア102、102、・・を高密度化しても、外部接続端子等を設ける他面側100bのヴィア102、102、・・を低密度化できる。このため、高集積化されたフリップチップタイプの半導体素子が搭載可能の配線基板を提供できる。
しかしながら、図8に示す配線基板100においては、ビア102同士の絶縁は、配線基板100を形成する樹脂によるため、ヴィア102、102、・・が高密度化される配線基板100の一面側100aでは、ビア102同士を絶縁する樹脂厚が極めて薄くなり、ビア102同士が接触して電気的に短絡されるおそれがある。
一方、半導体素子の集積度等は益々高まるため、配線基板100の一面側100aでのヴィア間の間隔Waは益々狭くなる。
そこで、本発明の課題は、一面から他面に配線基板を貫通するヴィアが、配線基板の一面側のヴィア間の間隔が他面側よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に配置されて成る配線基板であって、この配線基板の一面側に設けられるヴィアのビア間の間隔が極めて狭間隔となっても、電気的に短絡するおそれのない配線基板を提供することにある。
【0004】
【課題を解決するための手段】
本発明者等は、前記課題を解決すべく検討した結果、ヴィアを形成する導電体を有機絶縁体によって包み込むことによって、配線基板の一面側に設けられるヴィアのビア間の間隔が極めて狭間隔となっても、ヴィア同士が接触した際に、導電体が接触して電気的に短絡するおそれを解消し得ることを見出し、本発明に到達した。
すなわち、本発明は、配線基板を一面側から他面側に貫通する複数本のヴィアが、前記配線基板の一面側でのヴィア間の間隔が他面側のヴィア間の間隔よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に形成されていると共に、前記ヴィアの芯部を形成する導電体が絶縁体から成る鞘部によって被覆され、且つ前記配線基板の一面側において、少なくとも一部のヴィアを形成する鞘部が隣り合うヴィアの鞘部と接触するように、前記ヴィアが形成されていることを特徴とする配線基板にある。
【0005】
また、本発明は、配線基板を一面側から他面側に貫通する複数本のヴィアが、前記配線基板の一面側でのヴィア間の間隔が他面側のヴィア間の間隔よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に形成され、前記ヴィアの芯部を形成する導電体が絶縁体から成る第1の鞘部によって被覆されていると共に、前記第1の鞘部が導電体層である第2の鞘部によって被覆され、且つ前記配線基板の一面側において、少なくとも一部のヴィアを形成する第2の鞘部が隣り合うヴィアの第2の鞘部と接触するように、前記ヴィアが形成されていることを特徴とする配線基板にある。
かかる本発明において、導電体層である第2の鞘部を配線基板に形成されたグランドラインに電気的に接続することにより、芯部の導電体を囲んでシールドされた同軸ケーブル状のヴィアを形成でき、高周波対応の配線基板とすることができる。
尚、本発明に係る配線基板において、ヴィアを金属線の外周面を絶縁体によって被覆すると共に、前記絶縁体の外周面を導電体層により被覆した線体によって形成することにより、二層構造のヴィアを容易に形成できる。
【0006】
本発明によれば、ヴィアの芯部を形成する導電体が絶縁体から成る鞘部によって被覆されているため、ヴァアの鞘部が隣り合うヴィアの鞘部と接触しても、芯部同士が接触して電気的に短絡することがない。
このため、配線基板を一面側から他面側に貫通するヴィアが、配線基板の一面側のヴィア間の間隔が他面側のヴィア間の間隔よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に形成された配線基板において、配線基板の一面側に設けたヴィアのビア間の間隔が極めて狭間隔となって、ヴァアの鞘部が隣り合うヴィアの鞘部と接触しても、芯部同士の接触によって電気的に短絡するおそれを解消できる。
従って、配線基板の一面側においては、ヴィア間の間隔を更に一層狭間隔とすることができ、半導体素子等の高集積化等に伴う配線基板の高密度化の要請にも充分に対応できる。
【0007】
【発明の実施の形態】
図1は、本発明に係る配線基板の一例を説明するための説明図である、図1(b)に示す様に、本発明に係る配線基板は、樹脂製の配線基板10を一面側10aから他面側10bに貫通するヴィア12、12、・・が、配線基板10の一面側10aから他面側10bの方向に放射状に形成されているものである。かかる配線基板10では、配線基板10の一面側10aの状態を示す図1(a)と他面側10bの状態を示す図1(c)とから明らかな様に、配線基板10の一面側10aのヴィア間の間隔Waが他面側10bのヴィア間の間隔Wcよりも狭間隔となる。
このヴィア12は、銅又はアルミニウム等の導電体から成る芯部14が絶縁体から成る鞘部16によって被覆されて形成された芯鞘構造(二層構造)のヴィアである。
【0008】
この様な、芯鞘構造のヴィア12、12・・が配置された配線基板10においては、その一面側10aにおいて、ヴィア間の間隔Waが極めて狭間隔となり、図2に示す様に、ヴィア12、12の鞘部16が接触しても、導電体から成る芯部14は鞘部16で絶縁されているため、芯部14同士が電気的に短絡することを防止できる。このため、高度に集積され、底面に多数の電極端子としてのバンプが形成されたフリップチップタイプの半導体素子を搭載可能とすべく、配線基板10の一面側10aでは、ヴィア12、12・・を高密度に形成できる。
一方、配線基板10の他面側10bにおいては、ヴィア12、12・・のビア間の間隔Wcを、はんだボール等の外部接続端子を設けることができる程度に広げることができ、外部接続端子を容易に装着できる。
【0009】
かかる配線基板を形成するヴィア12は、絶縁体よって被覆された銅又はアルミニウム等の金属から成る金属線を用いて形成できる。
この絶縁体としては、ポリイミド、エポキシ、マレイミド、シアネートエステル、ポリフェニルエーテル、ポリオレフィン、シリコーン、多核芳香族の各系樹脂等の有機絶縁体を用いることができる。かかる絶縁体としては、熱硬化性タイプでも熱可塑性タイプでもよいが、伸縮性を有するものが好ましい。
更に、絶縁体中に無機フィラーを配合することによって、ヴィア12の熱膨張率の低減、放熱性の向上、機械的強度の向上等を図ることができ好ましい。かかる無機フィラーとしては、アルミナ、シリカガラス、窒化アルミニウム、ムライト等の無機粉末又は短繊維を用いることができる。
【0010】
かかる絶縁体の厚さは、配線基板10の一面側10aにおけるヴィアピッチ(ヴァアの中心間距離)とヴィア径とによって決定される。例えば、径100μmのヴィア12、12、・・を、配線基板10の一面側10aにおいて、隣り合うヴィア12の鞘部16を接触させてヴィアピッチ250μmで形成する場合、厚さ75μmの絶縁体を被覆した径100μmの金属線を用いることができる。
尚、図1に示すヴィア12は、直線状に形成されているが、ヴィア12の一部に非直線部が存在していてもよい。
【0011】
図1及び図2に示す配線基板においては、ヴィア12が、導電体から成る芯部14を絶縁体から成る鞘部16によって被覆した二層構造のものであるが、図3に示す様に、ヴィア12を三層構造としてもよい。
図3に示す配線基板において、図1に示す配線基板と同一部分については同一番号を付して詳細な説明を省略する。
図3に示すヴィア12は、銅又はアルミニウム等の導電体から成る芯部14が絶縁体から成る第1の鞘部16によって被覆されていると共に、第1の鞘部16が導電体層から成る第2の鞘部18によって被覆されて形成された三層構造のものである。
かかる図3に示すヴィア12は、図4に示す様に、ヴィア12、12の第2の鞘部18が接触しても、導電体から成る芯部14は絶縁体から成る第1の鞘部16によって絶縁されているため、芯部同士の電気的な短絡を防止できる。このため、高度に集積され、底面に多数の電極端子としてのバンプが形成されたフリップチップタイプの半導体素子を搭載可能とすべく、配線基板10の一面側10aにおいて、ヴィア12、12・・を高密度に配置できる。
一方、配線基板10の他面側10bにおいては、ヴィア12、12・・のビア間の間隔Wcを、はんだボール等の外部接続端子を設けることができる程度に広げることができ、外部接続端子を容易に装着できる。
【0012】
また、図3に示すヴィア12に示す第2の鞘部18を、配線基板10に設けられたグランドラインに接続することによって、芯部14の導電体を囲んでシールドされた同軸ケーブル状のヴィア12を形成でき、高周波対応の配線基板10とすることができる。
ヴィア12の第2の鞘部18と配線基板10に設けられたグランドラインとの接続は、図4に示す様に、配線基板10の一面側10aにおいて、ヴィア12、12・・の第2の鞘部18を接続させることによって、ヴィア12の第2の鞘部18とグランドラインとの接続を可及的に少なくできる。かかる第2の鞘部18を形成する導電体としては、第1の鞘部16の周面に銅等の金属から成る導電体層を無電解めっき等によって形成できる。
【0013】
図1〜図4に示す配線基板10を製造する際には、先ず、図5に示す様に、銅又はアルミニウム等の金属線が絶縁体から成る鞘部によって被覆されて成る複数本の線体20、20・・、或いは銅又はアルミニウム等の金属線が絶縁体から成る第1の鞘部よって被覆されていると共に、第1の鞘部が導電体から成る第2の鞘部によって被覆されて成る複数本の線体20、20・・を、所定の間隔を介して平行となるように引き揃える。
この際に、所定の間隔で線体20を挿通するガイド孔が穿設されて平行に配設されている二枚のガイド板22a、22bを用いることが好ましい。かかるガイド板22a、22bの各々に穿設されたガイド孔の各々に、線体20、20・・の各々を挿通することによって、線体20、20・・を所定の間隔を介して平行となるように引き揃えることができる。
【0014】
次いで、図5に示す様に、所定の間隔を介して平行となるように引き揃えられた線体20、20・・を、図6に示すように集束する。この集束の際にも、ガイド板22a、22bの間に集束具24、24を挿入することによって、線体20、20・・の集束を容易に行うことができる。
かかる集束の際に、集束具24、24によって押圧される線体20には、ガイド板22a、22bの間の長さが、図5に示すガイド板22a、22bの間の長さよりも長くなるものがあるため、ガイド板22a、22bに穿設されたガイド孔は線体20が自在に移動できる径であることが好ましい。
その後、線体20、20・・を集束した状態を保持しつつガイド板22a、22bの間に流動性を有する樹脂を注入して固化した後、線体20、20・・及び集束部を切断することによって、図7に示す様に、二枚の配線基板10、10を得ることができる。
尚、ガイド板22a、22bの間に注入する流動性を有する樹脂に代えて、流動性を有する樹脂前駆体を注入して固化させてもよい。
【0015】
得られた配線基板10は、図1又は図3に示す様に、配線基板10の一面側に設けたヴィア12のビア間の間隔を極めて狭間隔とすることができ、電極端子としてのバンプが底面に多数設けられる集積度が高度に進んだフリップチップタイプの半導体素子を搭載できる。
一方、配線基板10の他面側においては、ヴィア12のビア間の間隔を可及的に広間隔とすることができ、はんだボール等の外部接続端子の装着を容易に行うことができる。
【0016】
【発明の効果】
本発明に係る配線基板は、配線基板の一面側においては、ヴィア間の間隔を更に一層狭間隔とすることができ、且つ配線基板の他面側において、ヴィアのビア間の間隔を可及的に広間隔として外部接続端子を容易に装着できるため、半導体素子等の高集積化等に伴う配線基板の高密度化の要請にも充分に対応できる。
【図面の簡単な説明】
【図1】本発明に係る配線基板の一例を説明する説明図である。
【図2】図1に示す配線基板の一面側においてヴィアが接触した状態を説明する説明図である。
【図3】本発明に係る配線基板の他の例を説明する説明図である。
【図4】図3に示す配線基板の一面側においてヴィアが接触した状態を説明する説明図である。
【図5】本発明に係る配線基板を製造する一工程を説明するための説明図である。
【図6】本発明に係る配線基板を製造する一工程を説明するための説明図である。
【図7】本発明に係る配線基板を製造する一工程を説明するための説明図である。
【図8】従来の配線基板を説明する説明図である。
【符号の説明】
10 配線基板
10a 配線基板10の一面側
10b 配線基板10の他面側
12 ヴィア
14 芯部
16 鞘部(第1の鞘部)
18 第2の鞘部
Wa、Wc ヴィア間の間隔
Claims (5)
- 配線基板を一面側から他面側に貫通する複数本のヴィアが、前記配線基板の一面側でのヴィア間の間隔が他面側のヴィア間の間隔よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に形成されていると共に、前記ヴィアの芯部を形成する導電体が絶縁体から成る鞘部によって被覆され、
且つ前記配線基板の一面側において、少なくとも一部のヴィアを形成する鞘部が隣り合うヴィアの鞘部と接触するように、前記ヴィアが形成されていることを特徴とする配線基板。 - ヴィアが、金属線の外周面が有機絶縁体により被覆された線体によって形成されて成る請求項1記載の配線基板。
- 配線基板を一面側から他面側に貫通する複数本のヴィアが、前記配線基板の一面側でのヴィア間の間隔が他面側のヴィア間の間隔よりも狭間隔となるように、配線基板の一面側から他面側方向に放射状に形成され、前記ヴィアの芯部を形成する導電体が絶縁体から成る第1の鞘部によって被覆されていると共に、前記第1の鞘部が導電体層である第2の鞘部によって被覆され、
且つ前記配線基板の一面側において、少なくとも一部のヴィアを形成する第2の鞘部が隣り合うヴィアの第2の鞘部と接触するように、前記ヴィアが形成されていることを特徴とする配線基板。 - 導電体層である第2の鞘部が配線基板に形成されたグランドラインに電気的に接続されている請求項3記載の配線基板。
- ヴィアが、金属線の外周面が絶縁体によって被覆されていると共に、前記絶縁体の外周面が導電体層により被覆された線体によって形成されて成る請求項3又は請求項4記載の配線基板。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09868197A JP3629348B2 (ja) | 1997-04-16 | 1997-04-16 | 配線基板 |
KR1019980710276A KR100281381B1 (ko) | 1997-04-16 | 1998-04-16 | 비아를 갖는 배선 기판 |
PCT/JP1998/001746 WO1998047326A1 (en) | 1997-04-16 | 1998-04-16 | Wiring board having vias |
EP98914051A EP0926931B1 (en) | 1997-04-16 | 1998-04-16 | Wiring board having vias |
DE69839006T DE69839006T2 (de) | 1997-04-16 | 1998-04-16 | Leiterplatte mit durchkontaktierungen |
US09/202,432 US6271483B1 (en) | 1997-04-16 | 1998-04-16 | Wiring board having vias |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09868197A JP3629348B2 (ja) | 1997-04-16 | 1997-04-16 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10290059A JPH10290059A (ja) | 1998-10-27 |
JP3629348B2 true JP3629348B2 (ja) | 2005-03-16 |
Family
ID=14226262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09868197A Expired - Fee Related JP3629348B2 (ja) | 1997-04-16 | 1997-04-16 | 配線基板 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6271483B1 (ja) |
EP (1) | EP0926931B1 (ja) |
JP (1) | JP3629348B2 (ja) |
KR (1) | KR100281381B1 (ja) |
DE (1) | DE69839006T2 (ja) |
WO (1) | WO1998047326A1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW434821B (en) * | 2000-02-03 | 2001-05-16 | United Microelectronics Corp | Allocation structure of via plug to connect different metal layers |
US6774315B1 (en) * | 2000-05-24 | 2004-08-10 | International Business Machines Corporation | Floating interposer |
US6815621B2 (en) * | 2000-10-02 | 2004-11-09 | Samsung Electronics Co., Ltd. | Chip scale package, printed circuit board, and method of designing a printed circuit board |
KR20030065698A (ko) * | 2002-01-30 | 2003-08-09 | 삼성전자주식회사 | 볼의 피치가 작은 반도체 패키지의 테스트를 용이하게 할수 있는 반도체 패키지 테스트 보드 |
JP4237966B2 (ja) * | 2002-03-08 | 2009-03-11 | 浜松ホトニクス株式会社 | 検出器 |
US7230247B2 (en) | 2002-03-08 | 2007-06-12 | Hamamatsu Photonics K.K. | Detector |
KR20050065038A (ko) * | 2003-12-24 | 2005-06-29 | 삼성전기주식회사 | 비수직 비아가 구비된 인쇄회로기판 및 패키지 |
US20050251777A1 (en) * | 2004-05-05 | 2005-11-10 | International Business Machines Corporation | Method and structure for implementing enhanced electronic packaging and PCB layout with diagonal vias |
US7866038B2 (en) | 2004-07-06 | 2011-01-11 | Tokyo Electron Limited | Through substrate, interposer and manufacturing method of through substrate |
US7915537B1 (en) * | 2005-10-19 | 2011-03-29 | Edward Herbert | Interposer and method for making interposers |
US7629541B2 (en) * | 2006-06-19 | 2009-12-08 | Endicott Interconnect Technologies, Inc. | High speed interposer |
JP5772970B2 (ja) | 2011-10-21 | 2015-09-02 | 株式会社村田製作所 | 多層配線基板、プローブカード及び多層配線基板の製造方法 |
US8946757B2 (en) * | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
JP2014038884A (ja) * | 2012-08-10 | 2014-02-27 | Murata Mfg Co Ltd | 電子部品および電子部品の製造方法 |
US9496212B2 (en) * | 2014-12-19 | 2016-11-15 | Freescale Semiconductor, Inc. | Substrate core via structure |
US20200072871A1 (en) * | 2017-03-31 | 2020-03-05 | Intel Corporation | Ultra low-cost, low leadtime, and high density space transformer for fine pitch applications |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56146264A (en) | 1980-04-14 | 1981-11-13 | Mitsubishi Electric Corp | Carrier for equipment of chip |
JPS63193587A (ja) | 1987-02-06 | 1988-08-10 | 株式会社日立製作所 | 導体シ−ルド付微細スルホ−ル基板 |
US5197892A (en) * | 1988-05-31 | 1993-03-30 | Canon Kabushiki Kaisha | Electric circuit device having an electric connecting member and electric circuit components |
US5055966A (en) * | 1990-12-17 | 1991-10-08 | Hughes Aircraft Company | Via capacitors within multi-layer, 3 dimensional structures/substrates |
JP3167141B2 (ja) * | 1991-04-16 | 2001-05-21 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
JP3004071B2 (ja) * | 1991-04-16 | 2000-01-31 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
US5315072A (en) * | 1992-01-27 | 1994-05-24 | Hitachi Seiko, Ltd. | Printed wiring board having blind holes |
US5340947A (en) * | 1992-06-22 | 1994-08-23 | Cirqon Technologies Corporation | Ceramic substrates with highly conductive metal vias |
JP2570617B2 (ja) * | 1994-05-13 | 1997-01-08 | 日本電気株式会社 | 多層配線セラミック基板のビア構造及びその製造方法 |
JP3252635B2 (ja) * | 1995-01-13 | 2002-02-04 | 株式会社村田製作所 | 積層電子部品 |
JPH08330469A (ja) * | 1995-05-30 | 1996-12-13 | Hitachi Ltd | 半導体装置用配線基板およびその製造方法 |
US5699613A (en) * | 1995-09-25 | 1997-12-23 | International Business Machines Corporation | Fine dimension stacked vias for a multiple layer circuit board structure |
US5920123A (en) * | 1997-01-24 | 1999-07-06 | Micron Technology, Inc. | Multichip module assembly having via contacts and method of making the same |
US5949030A (en) * | 1997-11-14 | 1999-09-07 | International Business Machines Corporation | Vias and method for making the same in organic board and chip carriers |
-
1997
- 1997-04-16 JP JP09868197A patent/JP3629348B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-16 EP EP98914051A patent/EP0926931B1/en not_active Expired - Lifetime
- 1998-04-16 DE DE69839006T patent/DE69839006T2/de not_active Expired - Lifetime
- 1998-04-16 US US09/202,432 patent/US6271483B1/en not_active Expired - Fee Related
- 1998-04-16 KR KR1019980710276A patent/KR100281381B1/ko not_active IP Right Cessation
- 1998-04-16 WO PCT/JP1998/001746 patent/WO1998047326A1/ja active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
EP0926931B1 (en) | 2008-01-16 |
KR100281381B1 (ko) | 2001-02-01 |
DE69839006T2 (de) | 2009-01-08 |
JPH10290059A (ja) | 1998-10-27 |
KR20000016676A (ko) | 2000-03-25 |
DE69839006D1 (de) | 2008-03-06 |
WO1998047326A1 (en) | 1998-10-22 |
EP0926931A4 (en) | 2006-12-06 |
EP0926931A1 (en) | 1999-06-30 |
US6271483B1 (en) | 2001-08-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3629348B2 (ja) | 配線基板 | |
US6084295A (en) | Semiconductor device and circuit board used therein | |
US6037665A (en) | Mounting assembly of integrated circuit device and method for production thereof | |
US7508079B2 (en) | Circuit substrate and method of manufacturing the same | |
JP5122932B2 (ja) | 多層配線基板 | |
US7087988B2 (en) | Semiconductor packaging apparatus | |
JP3898891B2 (ja) | バイアプラグアダプター | |
US20060118934A1 (en) | Multi-level semiconductor module and method for fabricating the same | |
US20070285907A1 (en) | Wiring Board and Semiconductor Device | |
KR20090089267A (ko) | 반도체 장치의 제조 방법, 반도체 장치 및 배선 기판 | |
JP5173758B2 (ja) | 半導体パッケージの製造方法 | |
KR20000035210A (ko) | 반도체 장치, 반도체 장치용 접속용 기판, 및 접속용기판의 제조 방법 | |
JPH11191603A (ja) | 半導体集積回路装置およびその製造方法 | |
US20110147058A1 (en) | Electronic device and method of manufacturing electronic device | |
US8829361B2 (en) | Wiring board and mounting structure using the same | |
US7420131B2 (en) | Wiring substrate | |
US20170213799A1 (en) | Printed wiring board | |
KR100620875B1 (ko) | 주회로 기판상에 장착되는 반도체 장치 및 그 제조 방법 | |
JP4026188B2 (ja) | プリント配線板 | |
JP2010519769A (ja) | 高速メモリパッケージ | |
JPH11163217A (ja) | 半導体装置 | |
US6541853B1 (en) | Electrically conductive path through a dielectric material | |
KR20190126929A (ko) | 동축 전송 라인 구조 | |
US8097963B1 (en) | Electrically conductive matrix for z-axis interconnect | |
JP2792493B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041213 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101217 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |