JP3252635B2 - 積層電子部品 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、電子機器に用いられる
積層電子部品、例えば、移動体通信機用のモジュール、
半導体パッケージ、ハイブリッドＩＣ等に搭載される積
層電子部品に関する。
積層電子部品、例えば、移動体通信機用のモジュール、
半導体パッケージ、ハイブリッドＩＣ等に搭載される積
層電子部品に関する。
【０００２】
【従来の技術】従来の積層電子部品として、特公平６−
３２３８２号に提示されたものが知られている。その積
層電子部品の構成を図２を用いて説明する。図２におい
て、２１は積層電子部品であり、第一層２２と第二層２
３とを、厚膜ガラス等からなる第三層２４を挟み込んで
接合してなる。ここで、第一層２２は、比較的誘電率が
高いセラミックから構成される高誘電率シート（図示せ
ず）を複数枚積層してなり、表面２２ａ、裏面２２ｂ、
および表裏面２２ａ、２２ｂに連続する側面（図示せ
ず）を備える形状を有する。そして、第一層２２の内部
には、それぞれ回路素子としてコンデンサ部を形成する
電極２５、２６が設けられるとともに、表面２２ａおよ
び裏面２２ｂに引き出される立体配線２７、２８が設け
られる。電極２５、２６は、第一層２２を構成する高誘
電率シートの表面に導体を設けてなる。また、立体配線
２７、２８は、高誘電率シートを厚み方向に貫通する貫
通孔の内部に設けられた導体が、高誘電率シートの積層
方向に連続してなる。
３２３８２号に提示されたものが知られている。その積
層電子部品の構成を図２を用いて説明する。図２におい
て、２１は積層電子部品であり、第一層２２と第二層２
３とを、厚膜ガラス等からなる第三層２４を挟み込んで
接合してなる。ここで、第一層２２は、比較的誘電率が
高いセラミックから構成される高誘電率シート（図示せ
ず）を複数枚積層してなり、表面２２ａ、裏面２２ｂ、
および表裏面２２ａ、２２ｂに連続する側面（図示せ
ず）を備える形状を有する。そして、第一層２２の内部
には、それぞれ回路素子としてコンデンサ部を形成する
電極２５、２６が設けられるとともに、表面２２ａおよ
び裏面２２ｂに引き出される立体配線２７、２８が設け
られる。電極２５、２６は、第一層２２を構成する高誘
電率シートの表面に導体を設けてなる。また、立体配線
２７、２８は、高誘電率シートを厚み方向に貫通する貫
通孔の内部に設けられた導体が、高誘電率シートの積層
方向に連続してなる。
【０００３】また、第二層２３は、比較的誘電率が低い
セラミックから構成される低誘電率シート（図示せず）
を複数枚積層してなり、表面２３ａ、裏面２３ｂ、およ
び該表裏面に連続する各側面（図示せず）を備える形状
を有する。そして、第二層２３の内部には、それぞれ回
路素子としてコンデンサ部を形成する電極２９、３０が
設けられるとともに、表面２３ａおよび裏面２３ｂに引
き出される立体配線３１、３２が設けられる。電極２
９、３０は、第二層２３を構成する低誘電率シートの表
面に導体を設けてなる。また、立体配線３１、３２は、
低誘電率シートを厚み方向に貫通する貫通孔の内部に設
けられた導体が、低誘電率シートの積層方向に連続して
なる。さらに、第二層２３の表面２３ａには、別の電子
部品３３が搭載され、電子部品３３は、端子３４を介し
て立体配線３１、３２に接続される。
セラミックから構成される低誘電率シート（図示せず）
を複数枚積層してなり、表面２３ａ、裏面２３ｂ、およ
び該表裏面に連続する各側面（図示せず）を備える形状
を有する。そして、第二層２３の内部には、それぞれ回
路素子としてコンデンサ部を形成する電極２９、３０が
設けられるとともに、表面２３ａおよび裏面２３ｂに引
き出される立体配線３１、３２が設けられる。電極２
９、３０は、第二層２３を構成する低誘電率シートの表
面に導体を設けてなる。また、立体配線３１、３２は、
低誘電率シートを厚み方向に貫通する貫通孔の内部に設
けられた導体が、低誘電率シートの積層方向に連続して
なる。さらに、第二層２３の表面２３ａには、別の電子
部品３３が搭載され、電子部品３３は、端子３４を介し
て立体配線３１、３２に接続される。
【０００４】そして、第一層２２および第二層２３は、
それぞれの裏面２２ｂ、２３ｂを接合面として、第三層
２４を挟み込んで接合される。このとき、立体配線２７
と立体配線３１とが直接接続されるとともに、立体配線
２８と立体配線３２とが、第二層２３の裏面２３ｂに導
体を設けてなる平面配線３５を介して接続される。ま
た、平面配線３５に隣接して導体が設けられ、平面配線
３６が形成される。平面配線３６は、図示しない他の回
路素子等に接続され、回路を構成する。このように構成
される積層電子部品２１は、第一層２２の表面２２ａを
実装面として、プリント配線基板（図示せず）に実装さ
れ、プリント配線基板上の回路配線（図示せず）に接続
される。
それぞれの裏面２２ｂ、２３ｂを接合面として、第三層
２４を挟み込んで接合される。このとき、立体配線２７
と立体配線３１とが直接接続されるとともに、立体配線
２８と立体配線３２とが、第二層２３の裏面２３ｂに導
体を設けてなる平面配線３５を介して接続される。ま
た、平面配線３５に隣接して導体が設けられ、平面配線
３６が形成される。平面配線３６は、図示しない他の回
路素子等に接続され、回路を構成する。このように構成
される積層電子部品２１は、第一層２２の表面２２ａを
実装面として、プリント配線基板（図示せず）に実装さ
れ、プリント配線基板上の回路配線（図示せず）に接続
される。
【０００５】
【発明が解決しようとする課題】ところが、このように
構成される積層電子部品２１においては、平面配線３５
が第二層２３の裏面２３ｂに形成されるため、平面配線
３５と電極２９とが、誘電体（低誘電率シート）を介し
て対向してしまい、両者の間に浮遊容量が発生した。ま
た、平面配線３５と平面配線３６とが、誘電体（低誘電
率シート）上で隣接するため、両者の間に浮遊容量が発
生した。そして、これら浮遊容量の影響によって、積層
電子部品２１において所望の回路特性が得られず、実用
に耐えないものとなる恐れがあった。
構成される積層電子部品２１においては、平面配線３５
が第二層２３の裏面２３ｂに形成されるため、平面配線
３５と電極２９とが、誘電体（低誘電率シート）を介し
て対向してしまい、両者の間に浮遊容量が発生した。ま
た、平面配線３５と平面配線３６とが、誘電体（低誘電
率シート）上で隣接するため、両者の間に浮遊容量が発
生した。そして、これら浮遊容量の影響によって、積層
電子部品２１において所望の回路特性が得られず、実用
に耐えないものとなる恐れがあった。
【０００６】また、このような浮遊容量の発生を避ける
ため、平面配線３５と電極２９、および平面配線３５、
３６を、互いに接近させて配置することができず、設計
の自由度が低減し、このため、高密度化の実現が困難に
なるといった問題が生じた。そこで、本発明において
は、浮遊容量の発生が抑制される構成を備えることによ
り、設計の自由度が高く、高密度化を実現できる積層電
子部品を提供することを目的とする。
ため、平面配線３５と電極２９、および平面配線３５、
３６を、互いに接近させて配置することができず、設計
の自由度が低減し、このため、高密度化の実現が困難に
なるといった問題が生じた。そこで、本発明において
は、浮遊容量の発生が抑制される構成を備えることによ
り、設計の自由度が高く、高密度化を実現できる積層電
子部品を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明にかかる積層電子部品は、高誘電率シートを
複数枚積層してなり、前記高誘電率シート間に設けられ
る回路素子、および、前記高誘電率シートを厚み方向に
貫通する貫通孔の内部に設けられた導体からなり、前記
回路素子に接続され、外部に引き出される立体配線を備
える第一層と、低誘電率シートを積層してなり、前記低
誘電率シート間に設けられる回路素子、および、前記低
誘電率シートを厚み方向に貫通する貫通孔の内部に設け
られた導体からなり、前記回路素子に接続され、外部に
引き出される立体配線を備える第二層と、前記第一層お
よび前記第二層を構成する高誘電率シートおよび低誘電
率シートより誘電率が低い誘電体、または絶縁体からな
り、前記第一層の立体配線と前記第二層の立体配線とを
接続する平面配線を内部にのみ備え、前記第一層および
前記第二層の間に配置される第三層とからなることを特
徴とする。
め、本発明にかかる積層電子部品は、高誘電率シートを
複数枚積層してなり、前記高誘電率シート間に設けられ
る回路素子、および、前記高誘電率シートを厚み方向に
貫通する貫通孔の内部に設けられた導体からなり、前記
回路素子に接続され、外部に引き出される立体配線を備
える第一層と、低誘電率シートを積層してなり、前記低
誘電率シート間に設けられる回路素子、および、前記低
誘電率シートを厚み方向に貫通する貫通孔の内部に設け
られた導体からなり、前記回路素子に接続され、外部に
引き出される立体配線を備える第二層と、前記第一層お
よび前記第二層を構成する高誘電率シートおよび低誘電
率シートより誘電率が低い誘電体、または絶縁体からな
り、前記第一層の立体配線と前記第二層の立体配線とを
接続する平面配線を内部にのみ備え、前記第一層および
前記第二層の間に配置される第三層とからなることを特
徴とする。
【０００８】
【作用】本発明にかかる積層電子部品によれば、互いに
誘電率が異なる誘電体からなる第一層と第二層との間に
挟み込まれる第三層は、第一層および第二層を構成する
誘電体よりも、誘電率が低い誘電体、または絶縁体から
なる。そして、第三層の内部には、第一層と第二層とを
接続する平面配線が設けられる。したがって、第一層ま
たは第二層の内部のコンデンサ部を構成する電極と、平
面配線とは、第一層および第二層を構成する誘電体より
も誘電率が低い誘電体、または絶縁体を介して対向する
こととなり、両者の間の浮遊容量の発生が抑制される。
誘電率が異なる誘電体からなる第一層と第二層との間に
挟み込まれる第三層は、第一層および第二層を構成する
誘電体よりも、誘電率が低い誘電体、または絶縁体から
なる。そして、第三層の内部には、第一層と第二層とを
接続する平面配線が設けられる。したがって、第一層ま
たは第二層の内部のコンデンサ部を構成する電極と、平
面配線とは、第一層および第二層を構成する誘電体より
も誘電率が低い誘電体、または絶縁体を介して対向する
こととなり、両者の間の浮遊容量の発生が抑制される。
【０００９】また、第三層の内部の互いに隣接する平面
配線同士も、第一層および第二層を構成する誘電体より
も誘電率が低い誘電体、または絶縁体を介して対向する
こととなり、両者の間の浮遊容量の発生が抑制される。
配線同士も、第一層および第二層を構成する誘電体より
も誘電率が低い誘電体、または絶縁体を介して対向する
こととなり、両者の間の浮遊容量の発生が抑制される。
【００１０】
【実施例】本発明の実施例にかかる積層電子部品の構成
を、図１を用いて説明する。図１において、１は積層電
子部品であり、第一層２と第二層３とを、それぞれの裏
面２ｂ、３ｂを接合面として、第三層４を挟み込んで接
合してなる。ここで、第一層２は、比較的誘電率が高い
セラミックから構成される高誘電率シート（図示せず）
を複数枚積層してなり、表面２ａ、裏面２ｂ、および表
裏面２ａ、２ｂに連続する側面（図示せず）を備える形
状を有する。そして、第一層２の内部には、それぞれ回
路素子としてコンデンサ部を形成する電極５、６が設け
られるとともに、表面２ａおよび裏面２ｂに引き出され
る立体配線７、８が設けられる。電極５、６は、第一層
２を構成する高誘電率シートの表面に導体を設けてな
る。また、立体配線７、８は、高誘電率シートを厚み方
向に貫通する貫通孔の内部に設けられた導体が、高誘電
率シートの積層方向に連続してなる。
を、図１を用いて説明する。図１において、１は積層電
子部品であり、第一層２と第二層３とを、それぞれの裏
面２ｂ、３ｂを接合面として、第三層４を挟み込んで接
合してなる。ここで、第一層２は、比較的誘電率が高い
セラミックから構成される高誘電率シート（図示せず）
を複数枚積層してなり、表面２ａ、裏面２ｂ、および表
裏面２ａ、２ｂに連続する側面（図示せず）を備える形
状を有する。そして、第一層２の内部には、それぞれ回
路素子としてコンデンサ部を形成する電極５、６が設け
られるとともに、表面２ａおよび裏面２ｂに引き出され
る立体配線７、８が設けられる。電極５、６は、第一層
２を構成する高誘電率シートの表面に導体を設けてな
る。また、立体配線７、８は、高誘電率シートを厚み方
向に貫通する貫通孔の内部に設けられた導体が、高誘電
率シートの積層方向に連続してなる。
【００１１】また、第二層３は、比較的誘電率が低いセ
ラミックから構成される低誘電率シート（図示せず）を
複数枚積層してなり、表面３ａ、裏面３ｂ、および該表
裏面に連続する各側面（図示せず）を備える形状を有す
る。そして、第二層３の内部には、それぞれ回路素子と
してコンデンサ部を形成する電極９、１０が設けられる
とともに、表面３ａおよび裏面３ｂに引き出される立体
配線１１、１２が設けられる。電極９、１０は、第二層
３を構成する低誘電率シートの表面に導体を設けてな
る。また、立体配線１１、１２は、低誘電率シートを厚
み方向に貫通する貫通孔の内部に設けられた導体が、低
誘電率シートの積層方向に連続してなる。さらに、第二
層３の表面３ａには、別の電子部品１３が搭載され、電
子部品１３は、端子１４を介して立体配線１１、１２に
接続される。
ラミックから構成される低誘電率シート（図示せず）を
複数枚積層してなり、表面３ａ、裏面３ｂ、および該表
裏面に連続する各側面（図示せず）を備える形状を有す
る。そして、第二層３の内部には、それぞれ回路素子と
してコンデンサ部を形成する電極９、１０が設けられる
とともに、表面３ａおよび裏面３ｂに引き出される立体
配線１１、１２が設けられる。電極９、１０は、第二層
３を構成する低誘電率シートの表面に導体を設けてな
る。また、立体配線１１、１２は、低誘電率シートを厚
み方向に貫通する貫通孔の内部に設けられた導体が、低
誘電率シートの積層方向に連続してなる。さらに、第二
層３の表面３ａには、別の電子部品１３が搭載され、電
子部品１３は、端子１４を介して立体配線１１、１２に
接続される。
【００１２】また、第三層４は、第一層および第二層を
構成する誘電体よりも、誘電率が低い誘電体、または絶
縁体からなり、第三層４の内部には、平面配線１５、１
６、および導体１７が設けられる。そして、第一層２と
第二層３とが接合される際に、立体配線８と立体配線１
２とが平面配線１５を介して接続されるとともに、立体
配線７と立体配線１１とが導体１７を介して接続され
る。さらに、平面配線１６は、図示しない他の回路素子
等に接続され、積層電子部品１の回路の一部を構成す
る。このように構成される積層電子部品１は、第一層２
の表面２ａを実装面として、プリント配線基板（図示せ
ず）に実装され、プリント配線基板上の回路配線（図示
せず）に接続される。
構成する誘電体よりも、誘電率が低い誘電体、または絶
縁体からなり、第三層４の内部には、平面配線１５、１
６、および導体１７が設けられる。そして、第一層２と
第二層３とが接合される際に、立体配線８と立体配線１
２とが平面配線１５を介して接続されるとともに、立体
配線７と立体配線１１とが導体１７を介して接続され
る。さらに、平面配線１６は、図示しない他の回路素子
等に接続され、積層電子部品１の回路の一部を構成す
る。このように構成される積層電子部品１は、第一層２
の表面２ａを実装面として、プリント配線基板（図示せ
ず）に実装され、プリント配線基板上の回路配線（図示
せず）に接続される。
【００１３】積層電子部品１においては、互いに対向す
る平面配線１５と電極６、９との間、および互いに隣接
する平面配線１５、１６間に、第三層４を構成する誘電
率が低い誘電体、または絶縁体が介在するので、これら
の間において浮遊容量の発生が抑制される。これによ
り、回路特性に浮遊容量の影響が及ぶことはなく、所望
の回路特性が得られる。
る平面配線１５と電極６、９との間、および互いに隣接
する平面配線１５、１６間に、第三層４を構成する誘電
率が低い誘電体、または絶縁体が介在するので、これら
の間において浮遊容量の発生が抑制される。これによ
り、回路特性に浮遊容量の影響が及ぶことはなく、所望
の回路特性が得られる。
【００１４】また、浮遊容量の発生が抑制されるため、
平面配線１５と電極９とを互いに接近させて配置できる
とともに、平面配線１５、１６をを互いに接近させて配
置できるため、設計の自由度が増し、積層電子部品１の
高密度化が実現される。
平面配線１５と電極９とを互いに接近させて配置できる
とともに、平面配線１５、１６をを互いに接近させて配
置できるため、設計の自由度が増し、積層電子部品１の
高密度化が実現される。
【００１５】なお、本実施例においては、高誘電率シー
トおよび低誘電率シートがセラミックから構成される場
合について説明したが、セラミック以外の高誘電率材料
または低誘電率材料をシート状に成形したものを用いる
場合にも、本発明を適用できる。
トおよび低誘電率シートがセラミックから構成される場
合について説明したが、セラミック以外の高誘電率材料
または低誘電率材料をシート状に成形したものを用いる
場合にも、本発明を適用できる。
【００１６】また、本実施例においては、第一および第
二層に設ける回路素子として、コンデンサ部のみを取り
あげて説明したが、第一および第二層にコンデンサ部と
ともに、例えば抵抗等のコンデンサ部以外の回路素子を
設ける場合、ならびに、コンデンサ部以外の回路素子の
みを設ける場合にも、本発明を適用できる。
二層に設ける回路素子として、コンデンサ部のみを取り
あげて説明したが、第一および第二層にコンデンサ部と
ともに、例えば抵抗等のコンデンサ部以外の回路素子を
設ける場合、ならびに、コンデンサ部以外の回路素子の
みを設ける場合にも、本発明を適用できる。
【００１７】さらに、本実施例においては、第一層の表
面を実装面として、第二層の表面に別の電子部品を搭載
する場合について説明したが、第二層の表面を実装面と
して、第一層の表面に別の電子部品を搭載する場合に
も、適用できる。また、第一および第二層のどちらの表
面を実装面とするかに関わらず、別の電子部品を搭載し
ない場合にも、本発明を適用できる。
面を実装面として、第二層の表面に別の電子部品を搭載
する場合について説明したが、第二層の表面を実装面と
して、第一層の表面に別の電子部品を搭載する場合に
も、適用できる。また、第一および第二層のどちらの表
面を実装面とするかに関わらず、別の電子部品を搭載し
ない場合にも、本発明を適用できる。
【００１８】また、本実施例においては、第一および第
二層に設けられる立体配線が、各層の表面に引き出され
る場合について説明したが、立体配線が各層の側面に引
き出される場合にも、本発明を適用できる。
二層に設けられる立体配線が、各層の表面に引き出され
る場合について説明したが、立体配線が各層の側面に引
き出される場合にも、本発明を適用できる。
【００１９】
【発明の効果】本発明にかかる積層電子部品によれば、
第一層と第二層との間に挟み込まれる第三層は、第一層
および第二層を構成する誘電体よりも、誘電率が低い誘
電体、または絶縁体からなる。そして、第三層の内部に
は、第一層と第二層とを接続する平面配線が設けられ
る。したがって、第一層または第二層の内部のコンデン
サ部を構成する電極と、平面配線とは、第一層および第
二層を構成する誘電体よりも誘電率が低い誘電体、また
は絶縁体を介して対向することとなり、両者の間の浮遊
容量の発生が抑制される。また、第三層の内部の互いに
隣接する平面配線同士も、第一層および第二層を構成す
る誘電体よりも誘電率が低い誘電体、または絶縁体を介
して対向することとなり、両者の間の浮遊容量の発生が
抑制される。これらのことから、積層電子部品の回路特
性に浮遊容量の影響が及ぶことはなく、所望の回路特性
が得られる。しかも、浮遊容量の発生が抑制されるた
め、平面配線と、第一層または第二層の内部の電極とを
互いに接近させて配置できるとともに、平面配線同士を
互いに接近させて配置できるため、設計の自由度が増
し、積層電子部品の高密度化が実現される。
第一層と第二層との間に挟み込まれる第三層は、第一層
および第二層を構成する誘電体よりも、誘電率が低い誘
電体、または絶縁体からなる。そして、第三層の内部に
は、第一層と第二層とを接続する平面配線が設けられ
る。したがって、第一層または第二層の内部のコンデン
サ部を構成する電極と、平面配線とは、第一層および第
二層を構成する誘電体よりも誘電率が低い誘電体、また
は絶縁体を介して対向することとなり、両者の間の浮遊
容量の発生が抑制される。また、第三層の内部の互いに
隣接する平面配線同士も、第一層および第二層を構成す
る誘電体よりも誘電率が低い誘電体、または絶縁体を介
して対向することとなり、両者の間の浮遊容量の発生が
抑制される。これらのことから、積層電子部品の回路特
性に浮遊容量の影響が及ぶことはなく、所望の回路特性
が得られる。しかも、浮遊容量の発生が抑制されるた
め、平面配線と、第一層または第二層の内部の電極とを
互いに接近させて配置できるとともに、平面配線同士を
互いに接近させて配置できるため、設計の自由度が増
し、積層電子部品の高密度化が実現される。
【図１】本発明の一実施例にかかる積層電子部品の断面
図である。
図である。
【図２】従来の積層電子部品の断面図である。
１ 積層電子部品 ２ 第一層 ３ 第二層 ４ 第三層 ７、８、１１、１２ 立体配線 １５、１６ 平面配線
Claims (1)
- 【請求項１】 高誘電率シートを複数枚積層してなり、
前記高誘電率シート間に設けられる回路素子、および、
前記高誘電率シートを厚み方向に貫通する貫通孔の内部
に設けられた導体からなり、前記回路素子に接続され、
外部に引き出される立体配線を備える第一層と、 低誘電率シートを積層してなり、前記低誘電率シート間
に設けられる回路素子、および、前記低誘電率シートを
厚み方向に貫通する貫通孔の内部に設けられた導体から
なり、前記回路素子に接続され、外部に引き出される立
体配線を備える第二層と、 前記第一層および前記第二層を構成する高誘電率シート
および低誘電率シートより誘電率が低い誘電体、または
絶縁体からなり、前記第一層の立体配線と前記第二層の
立体配線とを接続する平面配線を内部にのみ備え、前記
第一層および前記第二層の間に配置される第三層とから
なることを特徴とする積層電子部品。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00429895A JP3252635B2 (ja) | 1995-01-13 | 1995-01-13 | 積層電子部品 |
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| EP96400081A EP0722186A3 (en) | 1995-01-13 | 1996-01-12 | Laminated electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00429895A JP3252635B2 (ja) | 1995-01-13 | 1995-01-13 | 積層電子部品 |
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|---|---|
| JPH08195564A JPH08195564A (ja) | 1996-07-30 |
| JP3252635B2 true JP3252635B2 (ja) | 2002-02-04 |
Family
ID=11580615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00429895A Expired - Fee Related JP3252635B2 (ja) | 1995-01-13 | 1995-01-13 | 積層電子部品 |
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| Country | Link |
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| EP (1) | EP0722186A3 (ja) |
| JP (1) | JP3252635B2 (ja) |
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| US5073814A (en) * | 1990-07-02 | 1991-12-17 | General Electric Company | Multi-sublayer dielectric layers |
| CA2059020C (en) * | 1991-01-09 | 1998-08-18 | Kohji Kimbara | Polyimide multilayer wiring board and method of producing same |
| GB2255676B (en) * | 1991-05-08 | 1995-09-27 | Fuji Electric Co Ltd | Metallic printed board |
| JPH0829993B2 (ja) * | 1991-09-23 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | セラミツク複合構造及びその製造方法 |
| JPH05243745A (ja) * | 1992-03-02 | 1993-09-21 | Murata Mfg Co Ltd | 多層セラミック基板 |
| US5384434A (en) * | 1992-03-02 | 1995-01-24 | Murata Manufacturing Co., Ltd. | Multilayer ceramic circuit board |
| WO1994007348A1 (en) * | 1992-09-24 | 1994-03-31 | Hughes Aircraft Company | Dielectric vias within multilayer 3-dimensional structures/substrates |
| US5471090A (en) * | 1993-03-08 | 1995-11-28 | International Business Machines Corporation | Electronic structures having a joining geometry providing reduced capacitive loading |
-
1995
- 1995-01-13 JP JP00429895A patent/JP3252635B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-11 US US08/585,171 patent/US6004657A/en not_active Expired - Fee Related
- 1996-01-12 EP EP96400081A patent/EP0722186A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0722186A2 (en) | 1996-07-17 |
| US6004657A (en) | 1999-12-21 |
| JPH08195564A (ja) | 1996-07-30 |
| EP0722186A3 (en) | 1997-04-23 |
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Legal Events
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