JP3898891B2 - バイアプラグアダプター - Google Patents
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Description
技術分野
本明細書の開示事項は、一般にはんだボール電子回路相互接続部に関し、詳細には、傾斜バイア内のはんだボール接続部を強化するためのバイアプラグアダプターに関する。
【0002】
背景技術
回路層間の垂直相互接続部は十分に周知されている。米国特許第3,541,222号には、隣接する回路板またはモジュールの整列配置電極を相互接続するコネクタスクリーンが開示されている。このコネクタスクリーンは、支持用の非導電性材料内に埋め込まれた離間配置導電性コネクタ要素のマトリックスを含み、導電性コネクタ要素は、支持用非導電性材料の両側から突出している。コネクタ要素のサイズおよび間隔は、コネクタスクリーンを回路板またはモジュール間に配置して、電極間に必要な相互接続を提供することができ、コネクタスクリーンを回路板またはモジュールに対して整列配置する必要がないように選択する。コネクタスクリーンを製造するのに好ましい方法は、非導電性基部に隆起部のグリッドパターンを有する導電性成形型を形成することを含む。次に、導電性材料を成形型の隆起部間に流延して、成形型の選択部分を除去して、ウェブの両側から突出する離間配置導電性要素のマトリックスを支持する非導電性材料のウェブを形成する。
【0003】
米国特許第4,830,264号には、ピンなしモジュールのための、好ましくはピンなし金属化セラミックモジュールのためのはんだ端子を形成する方法が記載されている。この方法は、基板の上面に形成された導体のパターンと、基板上面から下面まで延在する予備成形バイアホールとを有する基板を形成するステップと、基板下面にある予備成形バイアホールの開口部の少なくとも1つに融剤の雫を塗布し、毛管作用によりバイアホールに融剤を充填して、下面開口部に融剤の塊を形成するステップと、はんだ予備成形物、つまりはんだボールをこれらが付着する融剤の各々の塊上に適用し、予備成形物の体積が、バイアホールの内容積と成形される塊の体積とを加えた値に実質的に等しいステップと、はんだ予備成形物のはんだリフローによって、バイアホールおよびアイレットの内容積にはんだが充填されるように加熱するステップと、はんだの融点未満まで冷却して、溶融はんだが凝固して、バイアホールの位置にはんだ端子が形成され、バイアホール内にはんだコラムが形成されるようにするステップとを含む。結果として得られるピンなし金属化セラミックモジュールは、次のレベルのパッケージ(つまりプリント回路板)と界接するモジュールのI/O間に、一体はんだ端子から成る接続部を有する。各々の一体はんだ端子は、金属化セラミック基板のバイア内のコラムと、基板上面のはんだのマウンドと、基板下面の球状はんだ塊とを含み、次のレベルのパッケージとの相互接続部を形成する。
【0004】
米国特許第5,401,913号では、多層回路板は、多層回路板の隣接回路板層間に電気的な相互接続部を含む。バイアホールは、回路板層により提供される。バイアホールには、バイア金属が充填される。バイア金属には、低融点金属がめっきされる。接着フィルムは、回路板層の上に付着される。多層回路板の隣接層は、一緒に積層されて整列配置される。層は、熱および圧力を加えて積層される。低融点金属は、隣接層間に電気的相互接続部を提供する。
【0005】
米国特許第5,491,303号には、回路支持基板を含む2つ以上のプリント回路板を、両面の各々の2つ以上のはんだパッドに接続する介入物が開示されている。各々のはんだパッドは、基板内の導電性バイアに接続され、一方の側から他方の側への電気的相互接続を形成する。回路組立体は、介入物の一方の側のはんだ塊をプリント回路板上の対応するはんだパッドにはんだ付けして製造される。介入物の他方の側のはんだパッドは、第2プリント回路板の対応するはんだパッドにはんだ付けされる。
【0006】
米国特許第5,600,884号には、一方の表面が第1電気回路部材の接続部分に接続され、他方の表面が第2電気回路部材の接続部分に接続される電気回路部材が開示されている。電気接続部材は、電気絶縁部材から成る保持部材を備える。保持部材は、複数の凹んだ穴を有する。接続部材は、電気絶縁部材内に形成されるとともに、互いに絶縁されている複数の導電性部材をさらに備える。導電性部材の一方の端部は、第1電気回路部材の接続部分に接続される保持部材の一方の表面に露出している。導電性部材の他方の端部は、第2電気回路部材の接続部分に接続される保持部材のもう一方の表面に露出している。
【0007】
米国特許第5,726,497号には、シリコン半導体基板上に半導体素子を製造する方法であって、半導体基板上に第1応力層を形成するステップと、第1応力層上に相互接続層を形成するステップと、相互接続層上に第2応力層を形成するステップと、第2応力層上に金属間誘電体(IMD)層を形成するステップと、金属間誘電体層を貫通するバイア開口部および第2応力層をパターン化およびエッチングするステップと、金属相互接続層の表面に接点領域を露出するステップと、金属相互接続層をバイア内に詰め込むのに十分な温度で素子を加熱するステップとを含む方法が開示されている。
【0008】
米国特許第5,757,078号には、電極パッド、つまり複数の絶縁フィルムから成り、接着剤により半導体チップに付着するパッケージを有する半導体チップを備える半導体素子が開示されている。このパッケージは、複数の絶縁フィルム間に挿置された配線パターンを備える。この配線パターンは、バイアホールにより、一方の端部が電極パッドに選択的に接続し、他方の端部が複数の導電性突出部に接続する。この半導体素子は、一番外側の絶縁フィルム内に形成されたバイアホールにより一番外側の配線パターンから延在する複数の導電性突出部をさらに備える。
【0009】
日本出願第10−41356号には、BGA用途で半導体素子を基板の外側部分に接着する時に接着媒体として使用されるテープ支持体が開示されている。絶縁フィルムは、まっすぐな壁部つまりテープを接着していない壁部を有するバイアを備える。バイア内には導電性ランドが形成され、はんだボールは、一方の側がバイアの内側でランドに係合する。各はんだボールの他の部分は、絶縁フィルムから突出する。
【0010】
ICパッケージに可撓性回路を使用することは、長年にわたって増えつつある傾向であり、可撓性回路誘電体を貫通するバイア接続部がテープボールグリッドアレイ(TBGA)ICパッケージ用途に使用され、最近ではチップスケールパッケージ(CSP)用途に使用されるようになってきた。ボールグリッドアレイ(BGA)用途では、バイア相互接続部は、従来の表面実装組立体の実施のように、先ずバイアを介して可撓性回路に接続するためにリフローされ、次にプリント回路板上にリフローされるはんだボールを従来使用する。
【0011】
このはんだボール接続は、可撓性回路からプリント回路板までを確実に電子的に相互接続しなければならない。こうした確実性は、可撓性回路に対するはんだ接続の領域に直接関係することが多く、こうした相互接続の一般的な不具合は、はんだボールが最小断面籍の位置ではんだ材料を剪断することである。したがって、最低はんだボール相互接続信頼性要件を満たすように剪断応力が分布する面積を増やすために、より大きいバイアが望ましい。
【0012】
逆に、より小さい電子パッケージおよびより高度な入出力(I/O)に対する必要性から、バイアのサイズをより小さくするなど、配置密度を高めて、電子回路トレースをはんだボールバイア領域間に配置できるようにする必要がある。したがって、バイアがより小さい場合、バイア捕獲パッドをより小さくして、プリント回路板の相互接続バイア間に電子回路トレースを配置する空間を増やす必要がある。
【0013】
従来、誘電体内のバイアは、まっすぐな壁を有するバイアを誘電体に打ち抜いて残すことにより製造される。その他の方法としては、誘電体を化学的に融解させてレーザーで穴あけし、可撓性回路の金属導体を露出させる方法がある。これらのどのバイア法の場合にもはんだボールを直接取り付けて、バイアの直径が一般に0.200mmを超えて電子パッケージの最低信頼性要件に適合するように、バイアのサイズによってはんだボールの相互接続の確実性を調節する。
【0014】
したがって、強力かつ確実なはんだボール接続を可撓性回路に提供し、バイアおよびバイア捕獲パッドの直径が小さく、より多くの電子回路トレースを配置する空間を増やすことができるようにする装置および方法が必要とされている。
【0015】
発明の開示
したがって、一実施態様では、強度強化はんだボール接続部を可撓性回路に提供し、バイアの直径を小さくして可撓性回路の配置可能性を改善し、より高度なI/Oおよびより微細なピッチフレックスに基づくBGAパッケージ用途に対処する。このため、回路は、第1表面および第2表面を有する誘電体層を備える基板を含む。導電性層は第1表面にある。傾斜バイアは、誘電体層内に形成され、第1の幅の第1開口部を第1表面に有し、第1の幅より大きい第2の幅の第2開口部を第2表面に有する。導電性プラグはバイア内に形成され、導電性層に接続し、第1開口部に隣接する部分から第2開口部まで延在する。このプラグは、プラグ界面で第2開口部に隣接して終端する。導電性はんだボールは、プラグ界面に接続し、延在して第2表面から突出する。
【0016】
この実施態様の主な利点は、バイアアダプタープラグによって、小さいバイア(直径0.200mm未満)で可撓性回路に確実なはんだボール接続部を形成できることである。こうしたバイアプラグアダプターの概念を利用すると、はんだボール相互接続部の確実性を犠牲にして、高度なI/O、微細なピッチフレックスに基づくICパッケージ用途の配置要件を満たす必要がなくなる。可撓性回路の一般的な設計規則を使用すると、より小さいバイアは、より小さいバイア捕獲パッドを可能にし、したがって電子回路トレースを配置するバイア捕獲パッド間の空間を増やすことができる。
【0017】
好適な実施態様の詳細な説明
図1に示す一実施態様では、可撓性回路10は、可撓性誘電体材料から成る基板12を含む。基板12は、厚さT1が12μm〜25μmのポリマーまたはその他の適切な材料である。ポリマーは、ポリイミド、ポリエステル、または電子回路用途で周知されているその他のポリマーで良い。基板12は、第1表面14および反対側の第2表面16をさらに備える。銅、金めっき銅、金またはその他の適切な材料から成る導電性層18は、第1表面14に形成され、複数の導電性捕獲パッド20、および捕獲パッド20間に配置された複数の導電性トレース22を備える。
【0018】
複数の傾斜バイア24は、基板12内に形成される。各々のバイア24は、第1の幅W1の第1開口部26を第1表面14に有し、第2の幅W2の第2開口部28を第2表面16に有する。第2の幅W2は、第1の幅W1より大きい。傾斜バイア24は、20°〜80°の角度、好ましくは20°〜45°の角度で第1表面14から傾斜する側壁30を備える。第1開口部26は図1Aでは円形であり、図1Bでは長円形だが、その他の適切な形状で良く、第1の幅W1は0.05mm〜0.5mmである。
【0019】
図1および図2の導電性プラグ32は、傾斜バイア24内に形成され、第1開口部26に隣接する第1プラグ界面34から第2開口部28に向かって延在する。プラグ32は、第2開口部28に隣接して第2プラグ界面36で終端する。第1プラグ界面34は、導電性捕獲パッド20に接続される。第2プラグ界面36は、ドーム形である。第2プラグ界面36は、第1表面14と第2表面16との間で終端するように形成するか、ドームの一部分が図3の第2表面16から外側に延在するように形成するか、または図3のドーム状表面全体が図4の第2表面16から外側に延在するように形成することができる。したがって、第1プラグ界面34から第2プラグ界面36まで延在するプラグの厚さまたは高さT2の範囲は異なるが、図2では少なくとも5μmである。
【0020】
図5の導電性はんだボール38は、第1はんだボール表面40において第2プラグ界面36に接続し、第2基板表面16から突出する。はんだボール38は、プリント回路板44に係合する第2はんだボール表面42で終端する。プラグ32およびはんだボール38は、各種の適切な材料から形成することができる。たとえば、プラグ32は、共融錫−鉛はんだから形成されたはんだボール38に係合する高温錫−鉛はんだから形成することができる。また、プラグ32は、錫−鉛はんだから形成されたはんだボール38に係合する銅から形成しても良い。導電性要件に適合し、はんだボール材料より強力な剪断強度を有するプラグ材料を提供する条件を満たすその他の組合せを使用しても良い。さらに他の実施例として、プラグ32は、錫−鉛はんだから形成されたはんだボール38と係合するニッケルから形成することができる。さらに、結合を改善するには、界面コーティング46を捕獲パッド20と第1プラグ界面34との間に形成する。コーティング46は、金、パラジウムおよびニッケル−金から選択する適切な材料から形成することができる。さらに、プラグ32とはんだボール38との間の結合は、これらの間にもう一つの界面コーティング48を形成して改善することもできる。コーティング48は、金、パラジウムおよびニッケル−金から選択する適切な材料から形成することもできる。
【0021】
図1の傾斜バイア24は、並置構成で離間配置されている。捕獲パッド20は、各々の第1開口部26に形成される。したがって、捕獲パッド20も、並置構成で離間配置される。バイア24間の間隔は、中心間の距離Dが0.25mm〜約1.27mmである。この間隔では、少なくとも3つのトレース22を並置捕獲パッド20間に通すことができる。
【0022】
図6では、回路10は、第1誘電体層12aおよび第2誘電体層13を含む基板を備える。第1誘電体層12aは、第1表面14aおよび第2表面16aを備える。誘電体層18aは、第1誘電体層12aと第2誘電体層13との間の第1表面14aに形成される。傾斜バイア24は、上記の第1誘電体層12a内に形成される。また、第2誘電体層13は、上記のポリマー材料から形成される。層12aおよび13の一方は、他の層のカバーコートとして形成される。
【0023】
十分に周知されているテープボールグリッドアレイ(TBGA)パッケージは、集積回路(IC)がバイアのアレイに囲まれたキャビティ内に実装された基板を一般に備える。ICからのリードは、バイアに相互接続する。図7および図8に示す本発明の一実施態様は、基板がICと実質的に同じ表面積であるようにする実質的な改良を開示する。こうした改良は、上記のテーパ付きバイアの開口部のサイズを縮小して行うことができる。したがって、開口部の縮小サイズにより得られる利点によって、バイア間に配置されるトレースを増加することができる。また、逆のバイア開口部またはより大きいバイア開口部は表面接触を増加し、はんだボールの剪断強度を改善する。図7のチップスケールパッケージ100は、第1表面114および第2表面116を有する基板112を備える。第1表面114の表面積A1は、基板112上に取り付けられたIC150の第2表面積A2と実質的に同じである。第1表面114領域の部分上の導電性層118は、リード152によりIC150に接続する。基板112の表面114の接着剤層155、およびIC150上の接着剤層157は、これらの間の介入物層154により相互接続される。介入物層154は、たとえば、フォームまたはエラストマー材料などのような可撓性材料、またはセラミックもしくは銅シートなどのような非可撓性材料で良い。基板112は、上記の複数の傾斜バイア124を備える。各々のバイアは、第1表面114に第1開口部126、および第2表面116に第2開口部128を備える。第2の幅は、本明細書に記載するように第1の幅より広い。プラグ132は、第1開口部126に隣接する部分から第2開口部128に隣接する部分まで延在し、プラグ界面136で終端するように各バイア内に形成される。導電性はんだボール138はプラグ界面136に接続し、第2表面116から延在してプリント回路板144に接続する。したがって、複数のはんだボール138は、基板112の第2表面116全体で均一であるとともに、反対側の表面114にICパッケージを実装するのに必要な、一般に従来周知されている空間によって妨げられないアレイを提供する。
【0024】
図示のとおり、上記の実施態様の主な利点は、小さい(直径0.200mm未満)バイアにより、可撓性回路に対する確実なはんだボール接続部を形成することができることである。バイアプラグアダプターの概念を使用すると、はんだボール相互接続部の確実性を犠牲にしなくても、高度なI/Oおよび微細ピッチフレックスに基づくICパッケージ用途の配置要件に適合させることができる。可撓性回路の一般的な設計規則を使用すると、より小さいバイアによってより小さいバイア捕獲パッドが可能であり、したがって、電子回路トレースを配置するバイア捕獲パッド間の空間を増やすことができる。一例として、直径0.085mmの傾斜バイア内にバイアプラグアダプターを使用すると、はんだボール相互接続部の確実性が、1つのトレースしか配置できない直径0.300mmのバイアの場合と同様であるように、4つのトレースを捕獲パッド間に配置することができる。
【0025】
上記は、従来のはんだボールをバイアプラグアダプターの新奇な用途で使用して、微細機構の可撓性回路と粗い機構のプリント回路板のはんだボールパッド間にz軸バイア相互接続部を有する可撓性回路について記述している。このバイアプラグアダプターのこうした用途の1つは、プリント回路板の相互接続部に対するBGAのICパッケージにおける可撓性回路用途である。
【0026】
バイアプラグアダプターは、傾斜バイア内に追加的にめっきされた金属プラグである。追加のめっき工程を使用してプラグを形成するほかに、はんだリフローなどの工程を使用してバイアプラグを形成することができる。このバイアプラグアダプターは、切頭体(平行な2面間の固体)形の金属機構であり、第2界面ではわずかにドーム形をしている。切頭体のz方向の厚さは傾斜バイア内で増加するので、従来のはんだボールを取り付けるための表面積が著しく増加し、小さいバイアが、大きいバイア用途の場合と同様のはんだボール相互接続部の確実性を有することを可能にする機械的アダプターを形成する。
【0027】
可撓性回路で小さいバイアが可能になると、可撓性回路の配置可能性が改善され、より高度のI/Oおよびより微細なピッチフレックスに基づくBGAパッケージ用途に対処することができる。
【0028】
したがって、一実施態様は、第1表面および第2表面を有する誘電体層を備える基板を含む回路を提供する。導電性層は、第1表面にある。傾斜バイアは、誘電体層内に形成される。このバイアは、第1の幅の第1開口部を第1表面に有し、第1の幅より大きい第2の幅の第2開口部を第2表面に有する。導電性プラグは導電性層に接続され、バイア内に形成されて、第1開口部に隣接する部分から第2開口部に向かって延在する。プラグは、第2開口部に隣接してプラグ界面で終端する。導電性はんだボールは、プラグ界面に接続し、延在して第2表面から突出する。
【0029】
もう1つの実施態様は、第1表面および第2表面を有する誘電体層を備える基板を含む回路を提供する。導電性層は第1表面にある。傾斜バイアは、誘電体層内に形成される。このバイアは、第1の幅の第1開口部を第1表面に有し、第1の幅より大きい第2の幅の第2開口部を第2表面に有する。導電性プラグは導電性層に接続し、バイア内に形成されて、第1開口部に隣接する部分から第2開口部に向かって延在する。プラグは、第2開口部に隣接してプラグ界面で終端する。導電性はんだボールは、第1はんだボール表面がプラグ界面に接続する。はんだボールは、延在して第2表面から突出し、第2はんだボール表面で終端する。プリント回路板は、第2はんだボールの表面に係合する。
【0030】
さらにもう1つの実施態様では、回路は、第1表面および第2表面を有する誘電体層を備える基板を含む。並置された一対の傾斜バイアは、誘電体層内に形成される。各々のバイアは、第1の幅の第1開口部を第1表面に有し、第1の幅より大きい第2の幅の第2開口部を第2表面に有する。各々のバイアは、第1開口部に隣接して第1プラグ界面を有する導電性プラグを備える。各々のプラグは、第1プラグ界面に隣接する部分から第2開口部に向かって延在する。各々のプラグは、第2開口部に隣接して第2プラグ界面で終端する。導電性はんだボールは、各々のバイアに形成され、第1はんだボール表面が個々の第2プラグ界面に係合し、延在して第2表面から突出する。各々のはんだボールは、第2はんだボール表面で終端する。プリント回路板は、第2はんだボール表面に係合する。導電性捕獲パッド層は、各々のプラグの第1界面に係合し、並置および離間配置された捕獲パッド層を形成する。複数の導電性トレースは、並置された捕獲パッド層間に延在する。
【0031】
さらに他の実施態様は、はんだボールを可撓性回路基板内のバイアに取り付ける方法を提供する。この方法は、第1表面および第2表面を有する可撓性回路基板内に傾斜バイアを形成して行われる。第1バイア開口部は第1表面に形成され、第1の幅を有する。第2バイア開口部は第2表面内に形成され、第1の幅より大きい第2の幅を有する。導電性層は、第1開口部に形成される。導電性プラグは、導電性層に接続された傾斜バイア内に形成され、プラグは第1表面に隣接する部分から第2表面に向かって延在する。プラグは、第2表面に隣接するプラグ界面で終端する。導電性はんだボールは、プラグ界面に係合する。はんだボールは、第2表面から突出するように延在する。
【0032】
具体的な実施態様を示して説明してきたが、上記の開示事項には、広範な変形、変更および代用が考えられ、場合によっては、実施態様のいくつかの特徴を使用し、対応してその他の特徴を使用しなくても良い。したがって、添付の請求の範囲は、本明細書の実施態様の範囲に一致するように広く解釈するべきである。
【図面の簡単な説明】
【図1】 複数のはんだボールにより回路板に相互接続される基板の一実施態様を示す側面図である。
【図1A】 円形バイア開口部を示す上面図である。
【図1B】 長円形バイア開口部を示す上面図である。
【図2】 テーパ付きバイア内のプラグの一実施態様を示す側面図である。
【図3】 テーパ付きバイア内のプラグの一実施態様を示すもう1つの側面図である。
【図4】 テーパ付きバイア内のプラグの一実施態様を示すもう一つの側面図である。
【図5】 はんだボールにより回路板に相互接続された基板の一実施態様を示す側面図である。
【図6】 はんだボールにより回路板に相互接続された2層基板の一実施態様を示す側面図である。
【図7】 ICチップが基板に接続されたチップスケールパッケージの一実施態様を示す側面図である。
【図8】 図7の線8−8に沿って切った基板の図である。
Claims (8)
- 第1表面および第2表面を有する誘電体層からなる可撓性基板と、
前記第1表面上にあって前記誘電体層と共に可撓性回路を形成する導電性層と、
前記誘電体層内に形成され、第1の幅の第1開口部を前記第1表面に有し、前記第1の幅より大きい第2の幅の第2開口部を前記第2表面に有する傾斜バイアと、
前記傾斜バイア内に形成されており、前記第1開口部を介して前記導電性層に接続され、前記第1開口部に隣接する部分から前記第2開口部に向かって延在し、前記第2開口部に隣接して前記第1表面と第2表面の間にあるプラグ界面で終端する導電性プラグと、
前記導電性プラグに接続され、前記第2表面から突出するように延在する導電性はんだボールと、
を含む回路。 - 前記誘電体層が、ポリイミドおよびポリエステルから選択されるポリマー材料から形成され、12μm〜125μmの厚さを有し、前記導電性層が金または銅から形成される請求項1記載の回路。
- 前記傾斜バイアが、前記第1表面から20°〜80°の角度で傾斜する側壁を有する、請求項1記載の回路。
- 前記プラグ界面がドームを形成する、請求項1記載の回路。
- 前記導電性プラグが前記第1表面から前記プラグ界面まで延在する厚さを有し、前記導電性プラグの厚さが少なくとも5μmである、請求項1記載の回路。
- 前記導電性はんだボールが錫−鉛はんだから形成され、前記導電性プラグが導電性材料から形成され、前記導電性プラグを形成する導電性材料は前記導電性はんだボールを形成する錫−鉛はんだより強い剪断強度を有する、請求項1記載の回路。
- 前記導電性層と前記導電性プラグとの間にある界面コーティングであって、金、パラジウムおよびニッケル−金から成る群から選択される界面コーティングと、
前記導電性プラグの前記プラグ界面と前記導電性はんだボールとの間にある界面コーティングであって、金、パラジウムおよびニッケル−金から成る群から選択される界面コーティングと、
をさらに含む、請求項6記載の回路。 - 第1表面および第2表面を有する誘電体層からなる可撓性基板と、
並置された一対の傾斜バイアであって、各々の傾斜バイアが、前記誘電体層内に形成され、第1の幅の第1開口部を前記第1表面に有し、前記第1の幅より大きい第2の幅の第2開口部を前記第2表面に有する傾斜バイアとを含み、
各々の傾斜バイアが、前記第1開口部に隣接する第1プラグ界面を有する導電性プラグを備え、
各々の導電性プラグが、前記第1プラグ界面から前記第2開口部に向かって延在して、前記第1表面と前記第2表面との間で前記第2開口部に隣接する第2プラグ界面で終端し、
各々の傾斜バイアに形成された導電性はんだボールであって、各々の導電性はんだボールが、個々の第2プラグ界面に係合する第1はんだボール表面を有し、前記第2表面から突出するように延在し、第2はんだボール表面で終端する導電性はんだボールと、
前記第2はんだボール表面に係合するプリント回路板と、
各々の導電性プラグの前記第1プラグ界面に係合し、並置および離間配置された捕獲パッド層を形成する導電性捕獲パッド層と、
前記並置および離間配置された捕獲パッド層の間に延在する複数の導電性トレースと、
を含む回路。
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US6462414B1 (en) | 1999-03-05 | 2002-10-08 | Altera Corporation | Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad |
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US6400574B1 (en) * | 2000-05-11 | 2002-06-04 | Micron Technology, Inc. | Molded ball grid array |
US6507118B1 (en) * | 2000-07-14 | 2003-01-14 | 3M Innovative Properties Company | Multi-metal layer circuit |
US6377475B1 (en) | 2001-02-26 | 2002-04-23 | Gore Enterprise Holdings, Inc. | Removable electromagnetic interference shield |
US6744640B2 (en) | 2002-04-10 | 2004-06-01 | Gore Enterprise Holdings, Inc. | Board-level EMI shield with enhanced thermal dissipation |
JP2003318545A (ja) * | 2002-04-22 | 2003-11-07 | Sony Corp | 多層型プリント配線基板及び多層型プリント配線基板の製造方法 |
KR100481216B1 (ko) * | 2002-06-07 | 2005-04-08 | 엘지전자 주식회사 | 볼 그리드 어레이 패키지 및 그의 제조 방법 |
US20040099716A1 (en) * | 2002-11-27 | 2004-05-27 | Motorola Inc. | Solder joint reliability by changing solder pad surface from flat to convex shape |
US7060624B2 (en) * | 2003-08-13 | 2006-06-13 | International Business Machines Corporation | Deep filled vias |
US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
JP2005175128A (ja) * | 2003-12-10 | 2005-06-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7446399B1 (en) | 2004-08-04 | 2008-11-04 | Altera Corporation | Pad structures to improve board-level reliability of solder-on-pad BGA structures |
US7267861B2 (en) * | 2005-05-31 | 2007-09-11 | Texas Instruments Incorporated | Solder joints for copper metallization having reduced interfacial voids |
TWI273667B (en) * | 2005-08-30 | 2007-02-11 | Via Tech Inc | Chip package and bump connecting structure thereof |
DE102005055280B3 (de) * | 2005-11-17 | 2007-04-12 | Infineon Technologies Ag | Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements |
US7544304B2 (en) * | 2006-07-11 | 2009-06-09 | Electro Scientific Industries, Inc. | Process and system for quality management and analysis of via drilling |
JP5010948B2 (ja) * | 2007-03-06 | 2012-08-29 | オリンパス株式会社 | 半導体装置 |
US7886437B2 (en) | 2007-05-25 | 2011-02-15 | Electro Scientific Industries, Inc. | Process for forming an isolated electrically conductive contact through a metal package |
US7892441B2 (en) * | 2007-06-01 | 2011-02-22 | General Dynamics Advanced Information Systems, Inc. | Method and apparatus to change solder pad size using a differential pad plating |
JP5501562B2 (ja) * | 2007-12-13 | 2014-05-21 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
JPWO2009122912A1 (ja) * | 2008-03-31 | 2011-08-04 | 三洋電機株式会社 | はんだ構造体、はんだ構造体の形成方法、はんだ構造体を含む半導体モジュール、および携帯機器 |
US7943862B2 (en) * | 2008-08-20 | 2011-05-17 | Electro Scientific Industries, Inc. | Method and apparatus for optically transparent via filling |
TWI468093B (zh) * | 2008-10-31 | 2015-01-01 | Princo Corp | 多層基板之導孔結構及其製造方法 |
TWI380423B (en) * | 2008-12-29 | 2012-12-21 | Advanced Semiconductor Eng | Substrate structure and manufacturing method thereof |
US8536458B1 (en) | 2009-03-30 | 2013-09-17 | Amkor Technology, Inc. | Fine pitch copper pillar package and method |
JP5195821B2 (ja) * | 2010-06-03 | 2013-05-15 | 株式会社村田製作所 | 電子デバイスの製造方法 |
US8492893B1 (en) * | 2011-03-16 | 2013-07-23 | Amkor Technology, Inc. | Semiconductor device capable of preventing dielectric layer from cracking |
TWI449271B (zh) * | 2011-11-16 | 2014-08-11 | Dawning Leading Technology Inc | 具有連接介面的電子裝置、其電路基板以及其製造方法 |
JP5971000B2 (ja) | 2012-07-20 | 2016-08-17 | 富士通株式会社 | 配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法 |
CN107170689B (zh) * | 2013-06-11 | 2019-12-31 | 唐山国芯晶源电子有限公司 | 芯片封装基板 |
US9231357B1 (en) * | 2013-09-30 | 2016-01-05 | Emc Corporation | Mid-plane assembly |
US9935081B2 (en) * | 2014-08-20 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid interconnect for chip stacking |
CN105636365B (zh) * | 2014-10-27 | 2018-03-13 | 健鼎(无锡)电子有限公司 | 转接板的制作方法 |
US10359565B2 (en) | 2017-02-07 | 2019-07-23 | Nokia Of America Corporation | Optoelectronic circuit having one or more double-sided substrates |
US10068851B1 (en) * | 2017-05-30 | 2018-09-04 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method for manufacturing the same |
US11605576B2 (en) * | 2019-06-25 | 2023-03-14 | Semiconductor Components Industries, Llc | Via for semiconductor devices and related methods |
CN113038703B (zh) * | 2021-03-17 | 2022-08-05 | 京东方科技集团股份有限公司 | 一种柔性电路板及其制造方法及电子设备 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3541222A (en) | 1969-01-13 | 1970-11-17 | Bunker Ramo | Connector screen for interconnecting adjacent surfaces of laminar circuits and method of making |
JPS6049652A (ja) * | 1983-08-29 | 1985-03-18 | Seiko Epson Corp | 半導体素子の製造方法 |
DE3684602D1 (de) | 1986-10-08 | 1992-04-30 | Ibm | Verfahren zum herstellen von loetkontakten fuer ein keramisches modul ohne steckerstifte. |
JPH03250628A (ja) * | 1990-02-28 | 1991-11-08 | Hitachi Ltd | 半導体装置 |
US5130779A (en) * | 1990-06-19 | 1992-07-14 | International Business Machines Corporation | Solder mass having conductive encapsulating arrangement |
DE69233088T2 (de) | 1991-02-25 | 2003-12-24 | Canon Kk | Elektrisches Verbindungsteil und sein Herstellungsverfahren |
US5203075A (en) | 1991-08-12 | 1993-04-20 | Inernational Business Machines | Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders |
JP3057130B2 (ja) * | 1993-02-18 | 2000-06-26 | 三菱電機株式会社 | 樹脂封止型半導体パッケージおよびその製造方法 |
US5401913A (en) * | 1993-06-08 | 1995-03-28 | Minnesota Mining And Manufacturing Company | Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board |
US5491303A (en) | 1994-03-21 | 1996-02-13 | Motorola, Inc. | Surface mount interposer |
US5385868A (en) | 1994-07-05 | 1995-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Upward plug process for metal via holes |
JP2595909B2 (ja) | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
JPH08148603A (ja) | 1994-11-22 | 1996-06-07 | Nec Kyushu Ltd | ボールグリッドアレイ型半導体装置およびその製造方法 |
US5945741A (en) * | 1995-11-21 | 1999-08-31 | Sony Corporation | Semiconductor chip housing having a reinforcing plate |
JP2763020B2 (ja) | 1995-04-27 | 1998-06-11 | 日本電気株式会社 | 半導体パッケージ及び半導体装置 |
JP3015712B2 (ja) | 1995-06-30 | 2000-03-06 | 日東電工株式会社 | フィルムキャリアおよびそれを用いてなる半導体装置 |
JP3176542B2 (ja) * | 1995-10-25 | 2001-06-18 | シャープ株式会社 | 半導体装置及びその製造方法 |
JP3238074B2 (ja) | 1996-07-25 | 2001-12-10 | 日立電線株式会社 | 半導体装置用テープキャリア |
DE19702014A1 (de) | 1996-10-14 | 1998-04-16 | Fraunhofer Ges Forschung | Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls |
US5973393A (en) * | 1996-12-20 | 1999-10-26 | Lsi Logic Corporation | Apparatus and method for stackable molded lead frame ball grid array packaging of integrated circuits |
US6114187A (en) * | 1997-01-11 | 2000-09-05 | Microfab Technologies, Inc. | Method for preparing a chip scale package and product produced by the method |
US6114763A (en) * | 1997-05-30 | 2000-09-05 | Tessera, Inc. | Semiconductor package with translator for connection to an external substrate |
US5977632A (en) * | 1998-02-02 | 1999-11-02 | Motorola, Inc. | Flip chip bump structure and method of making |
US5943597A (en) * | 1998-06-15 | 1999-08-24 | Motorola, Inc. | Bumped semiconductor device having a trench for stress relief |
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