JP5971000B2 - 配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法 - Google Patents

配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法 Download PDF

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Description

本発明は、配線基板、配線基板の製造方法、電子機器及び電子機器の製造方法の製造方法に関する。
パッケージ基板やシステムボード等の配線基板では、電気信号を通す経路（信号経路）においてインダクタンスとキャパシタンスとの比を一定に保つ（インピーダンス整合を行う）ことで、信号の反射が抑制され、信号の品質が向上する。そのため、配線や基板内部のビアにおけるインピーダンスの整合を行う技術が開発されている。例えば、マイクロストリップライン配線では、絶縁材料の誘電率に応じて、シグナル−グランド間の導体距離や信号配線幅を調整することでキャパシタンスを増減させることにより、インピーダンスを所望の値に近づける設計手法が用いられている。
特開平８−２３６６５５号公報 特開２００２−２９９５０２号公報 特開２００６−３３９５６３号公報 特開２００９−５５０１９号公報 特開２０１０−２１９４６３号公報 特開平８−７８７９７号公報 特表２００２−５４３６０３号公報 特開平７−２７３１４６号公報 特開２０００−２２３８１９号公報
信号経路の途中に特性インピーダンスが異なる部分がある場合、特性インピーダンスが異なる部分の境界面において信号の反射が起こる。高周波信号の場合、配線基板と配線基板との間の接合部分におけるインダクタンスとキャパシタンスとの比の変化により、信号の反射が起こることが、近年問題となってきた。
例えば、図１９に示すように、半導体パッケージ６１をシステムボード７１に搭載する場合、半導体パッケージ６１の電極パッド６２とシステムボード７１の電極パッド７２とを半田ボール８１で接合する。半導体パッケージ６１の電極パッド６２が、半導体パッケージ６１の導体パターン（配線及びビア）６３よりも格段に大きいため、インピーダンス不整合が起こり、高周波での信号の反射が大きくなる。図２０に示すように、半導体パッケージ６１の電極パッド６２を小さくしても、半田ボール８１が大きいため、半導体パッケージ６１の電極パッド６２が大きい場合と同様に、インピーダンス不整合が起こり、高周波での信号の反射が大きくなる。
半導体パッケージ６１の電極パッド６２及び半田ボール８１を小さくすることにより、インピーダンス整合を行う場合、半田ボール８１を小さくすることで半田ボール８１の高さが低くなる。半田ボール８１の高さが低くなると、半導体パッケージ６１及びシステムボード７１の反り及びうねり等の変形のため、図２１に示すように、半田バール８１が、半導体パッケージ６１又はシステムボード７１と接合されない場合がある。半導体パッケージ６１及びシステムボード７１には、温度変化による膨張及び収縮が発生しており、半
導体パッケージ６１とシステムボード７１との接合を保つため、半田ボール８１を小さくするのは好ましくない。
本件は、基板間の接合部分における特性インピーダンスの変化を抑制する技術を提供することを目的とする。
本件の一観点による配線基板は、基板と、前記基板に形成され、貫通孔を有する絶縁部と、前記基板に形成され、前記貫通孔内に設けられた電極と、前記電極に接合され、前記貫通孔内に設けられた導電部と、を備え、前記貫通孔は、前記基板から離れる方向に向かって広がっており、前記導電部は、前記電極の上面全体を覆い、前記基板から離れる方向に向かって広がっている。
本件の他の観点による配線基板の製造方法は、基板に形成された電極が絶縁部に設けられた貫通孔内に収容されるように、前記絶縁部を前記基板に形成する工程と、前記貫通孔内に導電部を形成する工程と、前記電極と導電部とを接合する工程と、を備え、前記貫通孔は、前記基板から離れる方向に向かって広がっており、前記導電部は、前記電極の上面全体を覆っており、前記基板から離れる方向に向かって広がっている。
本開示によれば、基板間の接合部分における特性インピーダンスの変化を抑制することができる。
図１は、実施例１に係る半導体パッケージの断面図である。 図２は、実施例１に係るパッケージ基板の部分拡大断面図である。 図３Ａは、実施例１に係るパッケージ基板の部分拡大断面図である。 図３Ｂは、実施例１に係るパッケージ基板の部分拡大断面図である。 図４は、実施例１に係る半導体パッケージ及びシステムボードを有する電子機器の部分拡大断面図である。 図５は、実施例１に係るパッケージ基板の導電部材の伝達特性及び比較例に係るパッケージ基板の導電部材の伝達特性を示す図である。 図６は、実施例１に係るパッケージ基板の導電部材の伝達特性及び比較例に係るパッケージ基板の導電部材の伝達特性を示す図である。 図７は、実施例１に係るパッケージ基板の導電部材の特性インピーダンス及び比較例に係るパッケージ基板の導電部材の特性インピーダンスを示す図である。 図８は、比較例に係るパッケージ基板の部分拡大断面図である。 図９は、支持基板の上方に絶縁部材を配置した場合における支持基板及び絶縁部材の部分断面図である。 図１０は、絶縁部材を支持基板の下面に貼付した場合におけるパッケージ基板の断面図である。 図１１は、絶縁部材を支持基板の下面に貼付した場合におけるパッケージ基板の平面図である。 図１２は、絶縁部材の貫通孔内に半田ボールを配置した場合におけるパッケージ基板の断面図である。 図１３は、絶縁部材の貫通孔内に導電部材を形成した場合におけるパッケージ基板の断面図である。 図１４は、システムボードの上方にパッケージ基板を配置した場合におけるパッケージ基板及びシステムボードの断面図である。 図１５は、システムボード上にパッケージ基板を搭載した場合におけるパッケージ基板及びシステムボードの断面図である。 図１６は、実施例２に係るパッケージ基板の部分拡大断面図である。 図１７は、実施例２に係るパッケージ基板の部分拡大断面図である。 図１８は、実施例２に係る半導体パッケージ及びシステムボードを有する電子機器の部分拡大断面図である。 図１９は、半導体パッケージをシステムボードに搭載した場合の半導体パッケージ及びシステムボードの断面図である。 図２０は、半導体パッケージの電極パッドを小さくした場合の半導体パッケージ及びシステムボードの断面図である。 図２１は、半導体パッケージ及びシステムボードが変形した場合の半導体パッケージ及びシステムボードの断面図である。
以下、図面を参照して実施形態を説明する。以下の実施例の構成は例示であり、実施形態は、実施例の構成に限定されない。
実施例１について説明する。図１に示すように、半導体パッケージ（半導体装置）１は、パッケージ基板（配線基板）２と、半導体チップ（半導体素子）３と、を備える。パッケージ基板２は、第１の配線基板の一例である。図１は、実施例１に係る半導体パッケージ１の断面図である。図２は、実施例１に係るパッケージ基板２の部分拡大断面図である。
パッケージ基板２は、絶縁層１２及び配線層１３が積層された支持基板１１、電極パッド１４、絶縁部材１５、電極パッド１６及び導電部材１７を有している。支持基板１１は、基板の一例である。半導体チップ３は、支持基板１１の上面（素子搭載面）に搭載されている。パッケージ基板２と半導体チップ３とは、支持基板１１の上面に形成された電極パッド１４、電極パッド１４上に形成されたバンプ４を介して、電気的に接続されている。電極パッド１４は、例えば、銅（Ｃｕ）である。バンプ４は、例えば、錫銀（ＳｎＡｇ）半田である。また、パッケージ基板２と半導体チップ３との間に、アンダーフィル材等の充填樹脂を設けて、パッケージ基板２と半導体チップ３との接続を補強してもよい。
支持基板１１の下面（素子搭載面の反対面）には、絶縁部材１５と、電極パッド１６と、導電部材１７とが形成されている。絶縁部材１５は、絶縁部の一例である。電極パッド１６は、電極の一例である。導電部材１７は、導電部の一例である。絶縁部材１５は、例えば、モールド樹脂、液晶ポリマー、熱可塑性ポリイミドである。モールド樹脂は、例えば、エポキシ樹脂である。絶縁部材１５の厚さは、例えば、数１００μｍ程度である。
絶縁部材１５は、絶縁部材１５を貫通する複数の貫通孔１８を有している。絶縁部材１５の貫通孔１８は、支持基板１１から離れる方向に向かって広がっている。
絶縁部材１５の貫通孔１８の第１（一方）の開口部は、絶縁部材１５の下面に設けられ、絶縁部材１５の貫通孔１８の第２（他方）の開口部は、絶縁部材１５の上面に設けられている。絶縁部材１５の下面は、支持基板１１の下面と接触している。したがって、絶縁部材１５の貫通孔１８の第１の開口部は、支持基板１１によって塞がれている。
絶縁部材１５の貫通孔１８の平面方向の断面が円形であり、絶縁部材１５の貫通孔１８は、絶縁部材１５の貫通孔１８の第１の開口部から第２の開口部に向かって連続的に円形の径が大きくなる円錐台形状であってもよい。絶縁部材１５の貫通孔１８の第１の開口部の径は、例えば、０．２ｍｍ以上０．３ｍｍ以下程度である。絶縁部材１５の貫通孔１８
の第２の開口部の径は、例えば、０．６ｍｍ以上１．０ｍｍ以下程度である。
絶縁部材１５の貫通孔１８の平面方向の断面が矩形であり、絶縁部材１５の貫通孔１８は、絶縁部材１５の貫通孔１８の第１の開口部から第２の開口部に向かって連続的に矩形の辺の幅が大きくなる角錐台形状であってもよい。絶縁部材１５の貫通孔１８の第１の開口部の辺の幅は、例えば、０．２ｍｍ以上０．３ｍｍ以下程度である。絶縁部材１５の貫通孔１８の第２の開口部の辺の幅は、例えば、０．６ｍｍ以上１．０ｍｍ以下程度である。
電極パッド１６は、例えば、銅（Ｃｕ）である。電極パッド１６の形状は、円柱形状又は立方体形状である。支持基板１１の上面に形成された電極パッド１４と、支持基板１１の下面に形成された電極パッド１６とは、支持基板１１の内部に設けられた導体パターン（ビア及び配線）１９を介して、電気的に接続されている。電極パッド１６の大きさは、導体パターン１９が有するランド（図示せず）の大きさと同程度としてもよい。
導電部材１７は、例えば、錫銀（ＳｎＡｇ）半田である。導電部材１７は、絶縁部材１５の貫通孔１８内に設けられており、電極パッド１６に接合されている。導電部材１７は、電極パッド１６の上面全体を覆っている。
支持基板１１の下面に形成された電極パッド１６と電極パッド１６との間には、電極パッド１６以外の導体を形成しないことが好ましい。支持基板１１の下面に形成された電極パッド１６と電極パッド１６との間に電極パッド１６以外の導体を形成しないことにより、電極パッド１６以外の導体と導電部材１７との間のショートを抑止することができる。
導電部材１７は、支持基板１１から離れる方向に向かって広がっている。導電部材１７の第１（一方）の端部は、電極パッド１６に接合されており、導電部材１７の第２（他方）の端部は、絶縁部材１５の貫通孔１８の第２の開口部から突出している。
導電部材１７の平面方向の断面が円形であり、導電部材１７は、導電部材１７の第１の端部から第２の端部に向かって連続的に円形の径が大きくなる円錐台形状であってもよい。導電部材１７の平面方向の断面が矩形であり、導電部材１７は、導電部材１７の第１の端部から第２の端部に向かって連続的に矩形の辺の幅が大きくなる角錐台形状であってもよい。
図３Ａに示すように、導電部材１７は、電極パッド１６の上面全体及び側面全体を覆っていてもよい。図３Ａは、実施例１に係るパッケージ基板２の部分拡大断面図である。導電部材１７が、電極パッド１６の上面全体及び側面全体を覆うことにより、電極パッド１６と導電部材１７との接合面積が増大し、電極パッド１６と導電部材１７との接合強度が向上する。また、導電部材１７は、電極パッド１６の上面全体及び側面の一部を覆っていてもよい。導電部材１７が、電極パッド１６の上面全体及び側面の一部を覆うことにより、電極パッド１６と導電部材１７との接合面積が増大し、電極パッド１６と導電部材１７との接合強度が向上する。絶縁部材１５の貫通孔１８の第１の開口部の大きさを、電極パッド１６よりも大きくすることにより、導電部材１７が電極パッド１６の側面を覆い易くなる。
図３Ｂに示すように、電極パッド１６の上面に凹凸を設けてもよい。図３Ｂは、実施例１に係るパッケージ基板２の部分拡大断面図である。例えば、ＣＺ処理等のマイクロエッチング処理又はサンドブラスト処理を用いて、電極パッド１６の上面に凹凸を設けるようにしてもよい。ＣＺ処理では、メック株式会社製のＣＺ８１００又はＣＺ８１０１を用いてもよい。電極パッド１６の上面及び側面に凹凸を設けてもよい。電極パッド１６におけ
る導電部材１７との接合面に凹凸を設けるようにしてもよい。電極パッド１６における導電部材１７との接合面に凹凸を設けることにより、電極パッド１６と導電部材１７との接合面積が増大し、電極パッド１６と導電部材１７との接合強度が向上する。
図４は、実施例１に係る半導体パッケージ１及びシステムボード（配線基板）５を有する電子機器の部分拡大断面図である。システムボード５の上面に、半導体パッケージ１（パッケージ基板２）が搭載されている。システムボード５は、第２の配線基板の一例である。導電部材１７は、システムボード５の電極パッド４１に接合されている。電極パッド４１は、電極の一例である。パッケージ基板２の電極パッド１６は、システムボード５の電極パッド４１よりも小さい。パッケージ基板２の電極パッド１６と導電部材１７との接合面における導電部材１７の表面積は、システムボード５の電極パッド４１と導電部材１７との接合面における導電部材１７の表面積よりも小さい。システムボード５の電極パッド４１は、システムボード５の導体パターン（配線及びビア）４２に電気的に接続されている。半導体パッケージ１（パッケージ基板２）とシステムボード５とは、パッケージ基板２の電極パッド１６及び導電部材１７、システムボード５の電極パッド４１を介して、電気的に接続されている。
実施例１に係るパッケージ基板２の導電部材１７の伝達特性及び比較例に係るパッケージ基板６の導電部材１７の伝達特性を図５及び図６に示す。実施例１に係るパッケージ基板２の導電部材１７の特性インピーダンス及び比較例に係るパッケージ基板６の導電部材１７の特性インピーダンスを図７に示す。
図８は、比較例に係るパッケージ基板６の部分拡大断面図である。図８に示すように、比較例に係るパッケージ基板６においては、絶縁部材１５の貫通孔１８の形状が円柱形状であり、導電部材１７の形状が円柱形状である。すなわち、比較例に係るパッケージ基板６においては、導電部材１７は、パッケージ基板６からシステムボード５に向かって広がっていない。
図５から図７に示す実施例１に係るパッケージ基板２の導電部材１７は円錐台形状であり、図５から図７に示す比較例に係るパッケージ基板６の導電部材１７は円柱形状である。図５から図７に示す実施例１に係るパッケージ基板２では、絶縁部材１５の貫通孔１８の第１の開口部の径は、０．３ｍｍであり、絶縁部材１５の貫通孔１８の第２の開口部の径は、０．６ｍｍである。図５から図７に示す比較例に係るパッケージ基板６では、絶縁部材１５の貫通孔１８の第１の開口部の径は、０．６ｍｍであり、絶縁部材１５の貫通孔１８の第２の開口部の径は、０．６ｍｍである。
図５の横軸は、周波数（ＧＨｚ）を示している。図５の縦軸は、実施例１に係るパッケージ基板２の導電部材１７に入力された信号の反射量Ｓ１１（ｄＢ）及び比較例に係るパッケージ基板６の導電部材１７に入力された信号の反射量Ｓ１１（ｄＢ）を示している。
図５の実線Ａは、実施例１に係るパッケージ基板２の導電部材１７に入力された信号の反射量Ｓ１１の変化を示しており、図５の縦軸の数値が大きいほど、実施例１に係るパッケージ基板２の導電部材１７に入力された信号が反射する。
図５の実線Ｂは、比較例に係るパッケージ基板６の導電部材１７に入力された信号の反射量Ｓ１１の変化を示しており、図５の縦軸の数値が大きいほど、比較例に係るパッケージ基板６の導電部材１７に入力された信号が反射する。
図５に示すように、実施例１に係るパッケージ基板２の導電部材１７に入力された信号の反射量Ｓ１１（ｄＢ）は、比較例に係るパッケージ基板６の導電部材１７に入力された
信号の反射量Ｓ１１（ｄＢ）よりも低減されている。したがって、実施例１によれば、パッケージ基板２の導電部材１７に入力された信号の反射が抑制される。
図６の横軸は、周波数（ＧＨｚ）を示している。図６の縦軸は、実施例１に係るパッケージ基板２の導電部材１７に入力された信号の透過量Ｓ２１（ｄＢ）及び比較例に係るパッケージ基板６の導電部材１７に入力された信号の透過量Ｓ２１（ｄＢ）を示している。
図６の実線Ｃは、実施例１に係るパッケージ基板２の導電部材１７に入力された信号の透過量Ｓ２１（ｄＢ）の変化を示しており、図６の縦軸の数値が小さいほど、実施例１に係るパッケージ基板２の導電部材１７に入力された信号が通過する。
図６の実線Ｄは、比較例に係るパッケージ基板６の導電部材１７に入力された信号の透過量Ｓ２１（ｄＢ）の変化を示しており、図６の縦軸の数値が小さいほど、比較例に係るパッケージ基板６の導電部材１７に入力された信号が通過する。
図６に示すように、実施例１に係るパッケージ基板２の導電部材１７に入力された信号の透過量Ｓ２１（ｄＢ）は、比較例に係るパッケージ基板６の導電部材１７に入力された信号の透過量Ｓ２１（ｄＢ）よりも増大している。したがって、実施例１によれば、パッケージ基板２の導電部材１７に入力された信号の透過が向上する。
図７の実線Ｅは、実施例１に係るパッケージ基板２の配線部Ａ及び導電部材１７、システムボード５の配線部Ｂにおける特性インピーダンスの変化を示している。図７の実線Ｆは、比較例に係るパッケージ基板６の配線部Ａ及び導電部材１７、システムボード５の配線部Ｂにおける特性インピーダンスの変化を示している。図７の横軸は、実施例１に係るパッケージ基板２の配線部Ａ、導電部材１７及びシステムボード５の配線部Ｂのそれぞれの位置と、比較例に係るパッケージ基板６の配線部Ａ、導電部材１７及びシステムボード５の配線部Ｂのそれぞれの位置とを示している。パッケージ基板２の配線部Ａは、電極パッド１６及び導体パターン１９である。パッケージ基板６の配線部Ａは、電極パッド１６及び導体パターン１９である。システムボード５の配線部Ｂは、電極パッド４１及び導体パターン４２である。図７の縦軸は、特性インピーダンス（Ω）を示している。図７に示す例では、周波数を５０ＧＨｚに設定している。
図７に示すように、実施例１に係るパッケージ基板２の導電部材１７の特性インピーダンスは、比較例に係るパッケージ基板６の導電部材１７の特性インピーダンスよりも、５０Ωに近づいている。図７に示すように、実施例１によれば、パッケージ基板２とシステムボード５との接合部分における導電部材１７において、急激な特性インピーダンスの変化が抑制される。
図９から図１５を参照して、実施例１に係る半導体パッケージ２及び電子機器の製造方法について説明する。まず、射出成形により、角錐台形状又は円錐台形状の凸部が並ぶ金型に絶縁部材１５を形成する。金型から絶縁部材１５を取り外した後、図９に示すように、絶縁部材１５の下面を支持基板１１の下面に向けた状態で、支持基板１１の上方に絶縁部材１５を配置する。支持基板１１の上面には、半導体チップ３が搭載されていてもよいし、支持基板１１の上面に半導体チップ３が搭載されていなくともよい。図９は、支持基板１１の上方に絶縁部材１５を配置した場合における支持基板１１及び絶縁部材１５の断面図である。
次に、図１０に示すように、絶縁部材１５の下面を支持基板１１の下面に向けた状態で、パッケージ基板２の電極パッド１６が絶縁部材１５の貫通孔１８内に収容されるようにして絶縁部材１５を支持基板１１の下面に貼付する。例えば、絶縁部材１５の下面の外周
部分に、東レ・ダウコーニング社製の接着剤（商品名：ＳＥ１７１４）を点付し、約１５０℃で３０分間のキュアを行うことにより、絶縁部材１５を支持基板１１の下面に貼付する。
図１０は、絶縁部材１５を支持基板１１の下面に貼付した場合におけるパッケージ基板２の断面図である。図１１は、絶縁部材１５を支持基板１１の下面に貼付した場合におけるパッケージ基板２の平面図である。
支持基板１１の下面に形成された電極パッド１６と電極パッド１６との間に電極パッド１６以外の導体を形成しない場合、絶縁部材１５の貫通孔１８内に電極パッド１６を嵌め込むようにして支持基板１１と絶縁部材１５との位置合わせを行うことができる。すなわち、支持基板１１の下面に形成された電極パッド１６と絶縁部材１５の貫通孔１８とを嵌合させることにより、支持基板１１と絶縁部材１５との位置合わせを行うことができる。したがって、支持基板１１と絶縁部材１５との位置合わせを容易に行うことができる。
次いで、図１２に示すように、絶縁部材１５の貫通孔１８内に半田ボール５１を配置する。図１２は、絶縁部材１５の貫通孔１８内に半田ボール５１を配置した場合におけるパッケージ基板２の断面図である。例えば、絶縁部材１５の貫通孔１８内に複数の半田ボール５１を配置してもよい。複数の半田ボール５１は、異なる大きさであってもよい。絶縁部材１５の貫通孔１８内に複数の半田ボール５１を配置することに替えて、絶縁部材１５の貫通孔１８内に半田ペーストを埋め込むようにしてもよい。
次に、パッケージ基板２を加熱炉内に搬送し、熱処理（リフロー処理）を行う。熱処理を行うことにより、半田ボール５１が溶融し、図１３に示すように、絶縁部材１５の貫通孔１８内に導電部材１７が形成され、支持基板１１の電極パッド１６と導電部材１７とが接合される。図１３は、絶縁部材１５の貫通孔１８内に導電部材１７を形成した場合におけるパッケージ基板２の断面図である。絶縁部材１５の貫通孔１８内に導電部材１７を形成した後、支持基板１１の上面に半導体チップ３を搭載するようにしてもよい。
次いで、図１４に示すように、支持基板１１の下面をシステムボード５の上面に向けた状態で、システムボード５の上方にパッケージ基板２を配置する。この場合、支持基板１１の下面に形成された導電部材１７が、システムボード５の電極パッド４１の上方に位置するように、パッケージ基板２とシステムボード５との位置合わせを行う。図１４は、システムボード５の上方にパッケージ基板２を配置した場合におけるパッケージ基板２及びシステムボード５の断面図である。
次に、支持基板１１の下面に形成された導電部材１７と、システムボード５の電極パッドとを接触させた後、パッケージ基板２及びシステムボード５を加熱炉内に搬送し、熱処理（リフロー処理）を行う。熱処理を行うことにより、図１５に示すように、支持基板１１の下面に形成された導電部材１７とシステムボード５の電極パッド４１とが接合され、システムボード５上にパッケージ基板２が搭載される。図１５は、システムボード５上にパッケージ基板２を搭載した場合におけるパッケージ基板２及びシステムボード５の断面図である。
導電部材１７は、支持基板１１から離れる方向に向かって広がっている。また、パッケージ基板２の電極パッド１６と導電部材１７との接合面における導電部材１７の表面積を、システムボード５の電極パッド４１と導電部材１７との接合面における導電部材１７の表面積よりも小さくしている。これにより、パッケージ基板２の電極パッド１６とシステムボード５の電極パッド４１に接合される導電部材１７における特性インピーダンスの変化を抑制することができる。また、図７を用いて説明したように、高周波信号を用いる場
合であっても、パッケージ基板２の電極パッド１６とシステムボード５の電極パッド４１に接合される導電部材１７における特性インピーダンスの変化を抑制することができる。
絶縁部材１５の高さを所定の値に設定することにより、導電部材１７の高さを所定の値にすることが可能である。したがって、パッケージ基板２及びシステムボード５に反り及びうねり等の変形が発生した場合であっても、導電部材１７が、パッケージ基板２の電極パッド１６又はシステムボード５の電極パッド４１に接合されないという状態が抑止される。
実施例２について説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。
図１６は、実施例２に係るパッケージ基板２の部分拡大断面図である。支持基板１１の下面（素子搭載面の反対面）には、電極パッド１６と、導電部材１７と、絶縁部材２１とが形成されている。絶縁部材２１は、絶縁部の一例である。テープ状のソルダレジストを複数積層することにより、絶縁部材２１が形成されている。絶縁部材２１の厚さは、例えば、数１００μｍ程度である。
絶縁部材２１は、絶縁部材２１を貫通する複数の貫通孔２２を有している。絶縁部材２１の貫通孔２２は、支持基板１１から離れる方向に向かって広がっている。
絶縁部材２１の貫通孔２２の第１（一方）の開口部は、絶縁部材２１の下面に設けられ、絶縁部材２１の貫通孔２２の第２（他方）の開口部は、絶縁部材２１の上面に設けられている。絶縁部材２１の下面は、支持基板１１の下面と接触している。したがって、絶縁部材２１の貫通孔２２の第１の開口部は、支持基板１１によって塞がれている。
絶縁部材２１の貫通孔２２の平面方向の断面が円形であり、絶縁部材２１の貫通孔２２は、絶縁部材１５の貫通孔２２の第１の開口部から第２の開口部に向かって段階的に円形の径が大きくなる形状であってもよい。絶縁部材２１の貫通孔２２の第１の開口部の径は、例えば、０．２ｍｍ以上０．３ｍｍ以下程度である。絶縁部材２１の貫通孔２２の第２の開口部の径は、例えば、０．６ｍｍ以上１．０ｍｍ以下程度である。
絶縁部材２１の貫通孔２２の平面方向の断面が矩形であり、絶縁部材２１の貫通孔２２は、絶縁部材２１の貫通孔２２の第１の開口部から第２の開口部に向かって段階的に矩形の辺の幅が大きくなる形状であってもよい。絶縁部材２１の貫通孔２２の第１の開口部の辺の幅は、例えば、０．２ｍｍ以上０．３ｍｍ以下程度である。絶縁部材２２の貫通孔２１の第２の開口部の辺の幅は、例えば、０．６ｍｍ以上１．０ｍｍ以下程度である。
導電部材１７は、絶縁部材２１の貫通孔２２内に設けられており、電極パッド１６に接合されている。導電部材１７は、電極パッド１６の上面全体を覆っている。
導電部材１７は、支持基板１１から離れる方向に向かって広がっている。導電部材１７の第１（一方）の端部は、電極パッド１６に接合されており、導電部材１７の第２（他方）の端部は、絶縁部材２１の貫通孔２２の第２の開口部から突出している。
導電部材１７の平面方向の断面が円形であり、導電部材１７は、導電部材１７の第１の端部から第２の端部に向かって段階的に円形の径が大きくなる形状であってもよい。導電部材１７の平面方向の断面が矩形であり、導電部材１７は、導電部材１７の第１の端部から第２の端部に向かって段階的に矩形の辺の幅が大きくなる形状であってもよい。
図１７に示すように、導電部材１７は、電極パッド１６の上面全体及び側面全体を覆っていてもよい。図１７は、実施例２に係るパッケージ基板２の部分拡大断面図である。導電部材１７が、電極パッド１６の上面全体及び側面全体を覆うことにより、電極パッド１６と導電部材１７との接合面積が増大し、電極パッド１６と導電部材１７との接合強度が向上する。また、導電部材１７は、電極パッド１６の上面全体及び側面の一部を覆っていてもよい。導電部材１７が、電極パッド１６の上面全体及び側面の一部を覆うことにより、電極パッド１６と導電部材１７との接合面積が増大し、電極パッド１６と導電部材１７との接合強度が向上する。絶縁部材２１の貫通孔２２の第１の開口部の大きさを、電極パッド１６よりも大きくすることにより、導電部材１７が電極パッド１６の側面を覆い易くなる。
図１８は、実施例２に係る半導体パッケージ１及びシステムボード（配線基板）５を有する電子機器の部分拡大断面図である。システムボード５の上面に、半導体パッケージ１（パッケージ基板２）が搭載されている。導電部材１７は、システムボード５の電極パッド４１に接合されている。パッケージ基板２の電極パッド１６は、システムボード５の電極パッド４１よりも小さい。パッケージ基板２の電極パッド１６と導電部材１７との接合面における導電部材１７の表面積は、システムボード５の電極パッド４１と導電部材１７との接合面における導電部材１７の表面積よりも小さい。システムボード５の電極パッド４１は、システムボード５の導体パターン（配線及びビア）４２に電気的に接続されている。半導体パッケージ１（パッケージ基板２）とシステムボード５とは、パッケージ基板２の電極パッド１６及び導電部材１７、システムボード５の電極パッド４１を介して、電気的に接続されている。
実施例２に係る半導体パッケージ１（パッケージ基板２）は、テープ状のソルダレジストを複数積層することにより絶縁部材２１を形成した後、実施例１と同様の工程（図９から図１５）によって製造される。
以上の実施例１及び２を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
基板と、
前記基板に形成され、貫通孔を有する絶縁部と、
前記基板に形成され、前記貫通孔内に設けられた電極と、
前記電極に接合され、前記貫通孔内に設けられた導電部と、を備え、
前記貫通孔は、前記基板から離れる方向に向かって広がっており、
前記導電部は、前記電極の上面全体を覆い、前記基板から離れる方向に向かって広がっていることを特徴とする、
配線基板。
（付記２）
前記導電部は、前記電極の側面全体又は前記電極の側面の一部を覆っていることを特徴とする、
付記１に記載の配線基板。
（付記３）
前記電極は、前記電極と前記導電部との接合面に凹凸が設けられていることを特徴とする、
付記１又は２に記載の配線基板。
（付記４）
基板に形成された電極が絶縁部に設けられた貫通孔内に収容されるように、前記絶縁部を前記基板に形成する工程と、
前記貫通孔内に導電部を形成し、前記電極と導電部とを接合する工程と、を備え、
前記貫通孔は、前記基板から離れる方向に向かって広がっており、
前記導電部は、前記電極の上面全体を覆っており、前記基板から離れる方向に向かって広がっていることを特徴とする、
配線基板の製造方法。
（付記５）
前記導電部は、前記電極の側面全体又は前記電極の側面の一部を覆っていることを特徴とする、
付記４に記載の配線基板の製造方法。
（付記６）
前記電極は、前記電極と前記導電部との接合面に凹凸が設けられていることを特徴とする、
付記４又は５に記載の配線基板の製造方法。
（付記７）
前記電極と前記貫通孔とを嵌合させることにより、前記基板と前記絶縁部との位置合わせを行うことを特徴とする、
付記４から６の何れか一項に記載の配線基板の製造方法。
（付記８）
支持基板、前記支持基板に形成され、貫通孔を有する絶縁部、前記支持基板に形成され、前記貫通孔内に設けられた電極、及び、前記電極に接合され、前記貫通孔内に設けられた導電部、を有する第１の配線基板と、
電極を有する第２の配線基板と、を備え、
前記貫通孔は、前記支持基板から離れる方向に向かって広がっており、
前記導電部は、前記第１の配線基板の前記電極の上面全体を覆い、前記支持基板から離れる方向に向かって広がり、前記第２の配線基板の前記電極に接合されていることを特徴とする、
電子機器。
（付記９）
前記導電部は、前記第１の配線基板の前記電極の側面全体又は前記第１の配線基板の前記電極の側面の一部を覆っていることを特徴とする、
付記８に記載の電子機器。
（付記１０）
前記第１の配線基板の前記電極は、前記第１の配線基板の前記電極と前記導電部との接合面に凹凸が設けられていることを特徴とする、
付記８又は９に記載の電子機器。
（付記１１）
第１の配線基板が有する支持基板に形成された電極が絶縁部に設けられた貫通孔内に収容されるように、前記絶縁部を前記支持基板に形成する工程と、
前記貫通孔内に導電部を形成し、前記第１の配線基板の前記電極と前記導電部とを接合する工程と、
第２の配線基板が有する電極と前記導電部とを接合する工程と、を備え、
前記貫通孔は、前記支持基板から離れる方向に向かって広がっており、
前記導電部は、前記第１の配線基板の前記電極の上面全体を覆い、前記支持基板から離れる方向に向かって広がっていることを特徴とする、
電子機器の製造方法。
（付記１２）
前記導電部は、前記第１の配線基板の前記電極の側面全体又は前記第１の配線基板の前記電極の側面の一部を覆っていることを特徴とする、
付記１１に記載の電子機器の製造方法。
（付記１３）
前記第１の配線基板の前記電極は、前記第１の配線基板の前記電極と前記導電部との接合面に凹凸が設けられていることを特徴とする、
付記１１又は１２に記載の電子機器の製造方法。
（付記１４）
前記第１の配線基板の前記電極と前記貫通孔とを嵌合させることにより、前記第１の配線基板と前記絶縁部との位置合わせを行うことを特徴とする、
付記１１から１３の何れか一項に記載の電子機器の製造方法。
１、６１ 半導体パッケージ
２、６ パッケージ基板
３ 半導体チップ
４ バンプ
５、７１ システムボード
１１ 支持基板
１２ 絶縁層
１３ 配線層
１４、１６、４１、６２、７２ 電極パッド
１５、２１ 絶縁部材
１７ 導電部材
１８、２２ 貫通孔
１９、４２、６３ 導体パターン
５１、８１ 半田ボール

Claims (4)

  1. 基板に形成された電極が絶縁部に設けられた貫通孔内に収容されるように、前記絶縁部を前記基板に形成する工程と、
    前記貫通孔内に導電部を形成し、前記電極と導電部とを接合する工程と、を備え、
    前記貫通孔は、前記基板から離れる方向に向かって広がっており、
    前記導電部は、前記電極の上面全体を覆っており、前記基板から離れる方向に向かって広がっており、
    前記電極と前記貫通孔とを嵌合させることにより、前記基板と前記絶縁部との位置合わせを行うことを特徴とする、
    配線基板の製造方法。
  2. 前記導電部は、前記電極の側面全体又は前記電極の側面の一部を覆っていることを特徴とする、
    請求項１に記載の配線基板の製造方法。
  3. 前記電極は、前記電極と前記導電部との接合面に凹凸が設けられていることを特徴とする、
    請求項１又は２に記載の配線基板の製造方法。
  4. 第１の配線基板が有する支持基板に形成された電極が絶縁部に設けられた貫通孔内に収容されるように、前記絶縁部を前記支持基板に形成する工程と、
    前記貫通孔内に導電部を形成し、前記第１の配線基板の前記電極と前記導電部とを接合する工程と、
    第２の配線基板が有する電極と前記導電部とを接合する工程と、を備え、
    前記貫通孔は、前記支持基板から離れる方向に向かって広がっており、
    前記導電部は、前記第１の配線基板の前記電極の上面全体を覆い、前記支持基板から離れる方向に向かって広がっており、
    前記電極と前記貫通孔とを嵌合させることにより、前記基板と前記絶縁部との位置合わせを行うことを特徴とする、
    電子機器の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH045844A (ja) * 1990-04-23 1992-01-09 Nippon Mektron Ltd Ｉｃ搭載用多層回路基板及びその製造法
JPH07273146A (ja) 1994-03-30 1995-10-20 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
JP3313250B2 (ja) 1994-09-06 2002-08-12 新光電気工業株式会社 高周波デバイス実装用基板
JP3473923B2 (ja) 1995-02-27 2003-12-08 新光電気工業株式会社 Ｂｇａパッケージと該パッケージの実装構造
JPH11145176A (ja) * 1997-11-11 1999-05-28 Fujitsu Ltd ハンダバンプの形成方法及び予備ハンダの形成方法
US5889655A (en) * 1997-11-26 1999-03-30 Intel Corporation Integrated circuit package substrate with stepped solder mask openings
US6406939B1 (en) * 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
US6400018B2 (en) * 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
US6184062B1 (en) 1999-01-19 2001-02-06 International Business Machines Corporation Process for forming cone shaped solder for chip interconnection
JP2000223824A (ja) * 1999-02-02 2000-08-11 Matsushita Electric Ind Co Ltd プリント配線板電極
JP2000236144A (ja) * 1999-02-15 2000-08-29 Nec Kansai Ltd 配線基板およびその製造方法
FR2792861B1 (fr) 1999-04-30 2001-07-06 Eric Pilat Procede de realisation de plots de soudure sur un substrat et guide pour la mise en oeuvre du procede
JP4605930B2 (ja) 2001-03-29 2011-01-05 京セラ株式会社 高周波半導体素子収納用パッケージ
TW522540B (en) * 2002-02-27 2003-03-01 Advanced Semiconductor Eng Solder ball manufacturing process
JP2004319928A (ja) * 2003-04-21 2004-11-11 Dainippon Printing Co Ltd 高速信号伝送用の回路基板
US6888255B2 (en) * 2003-05-30 2005-05-03 Texas Instruments Incorporated Built-up bump pad structure and method for same
US8350384B2 (en) * 2009-11-24 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
DE102004029584A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Anordnung zur Erhöhung der Zuverlässigkeit von substratbasierten BGA-Packages
DE102005014665A1 (de) * 2005-03-29 2006-11-02 Infineon Technologies Ag Substrat zur Herstellung einer Lötverbindung mit einem zweiten Substrat
JP2006339563A (ja) 2005-06-06 2006-12-14 Toppan Printing Co Ltd 回路基板およびそれを用いた半導体パッケージ
JP2009055019A (ja) 2007-07-30 2009-03-12 Renesas Technology Corp 多層基板、半導体集積回路用パッケージ基板及び半導体集積回路実装用プリント配線板
JP2009064812A (ja) * 2007-09-04 2009-03-26 Panasonic Corp 半導体装置の電極構造およびその関連技術
JP2009111336A (ja) * 2007-10-09 2009-05-21 Panasonic Corp 電子部品実装構造体およびその製造方法
KR20090103049A (ko) 2008-03-27 2009-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20100072600A1 (en) * 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages
JP2010219463A (ja) 2009-03-19 2010-09-30 Toppan Printing Co Ltd 多層配線基板
KR101736984B1 (ko) * 2010-09-16 2017-05-17 삼성전자 주식회사 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
JP5585354B2 (ja) * 2010-09-29 2014-09-10 凸版印刷株式会社 半導体パッケージの製造方法

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