KR20090103049A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법Info
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 터널 절연막 및 절연 물질로 형성되는 전하 저장막을 포함하는 적층막이 형성된 반도체 기판이 제공되는 단계와, 상기 전하 저장막 상의 상기 적층막을 패터닝하여 상기 전하 저장막의 일부가 노출되는 단계와, 노출된 상기 전하 저장막을 식각 가스를 이용하여 1차 식각하는 단계 및 상기 식각 가스에 포함된 플루오린 비를 상기 1차 식각보다 감소시킨 조건으로 상기 전하 저장막을 2차 식각하는 단계를 포함하기 때문에, 전하 저장막을 패터닝할 때 하부에 형성된 터널 절연막이 손상되는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 산화막 상에 형성된 질화막 식각시 산화막이 손상되는 것을 최소화할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자 중 전하 저장막으로 도전 물질인 폴리 실리콘 대신에 절연 물질, 예를 들면 질화막을 사용하는 비휘발성 메모리 소자가 선보이고 있다.
도전 물질을 전하 저장막으로 사용하는 비휘발성 메모리에서는 플로팅 게이트에 미세한 결함이라도 존재한다면 전하의 리텐션 타임(retention time)이 현저하게 떨어지는 문제점이 있다. 하지만 질화막과 같은 절연 물질을 전하 저장막으로 사용하는 비휘발성 메모리에서는 질화막의 특성으로 인하여 공정상 결함에 그 민감성이 상대적으로 줄어드는 이점이 있다.
또한, 도전 물질을 전하 저장막으로 사용하는 비휘발성 메모리 소자는 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 절연막을 형성하기 때문에 저전압 동작(low voltage operation) 및 고속(high speed) 동작을 구현하는데 한계가 있다. 하지만 절연 물질을 전하 저장막으로 사용하는 비휘발성 메모리 소자는 전하 저장막 하부에 형성되는 다이렉트 터널링 절연막을 더욱 얇게 형성할 수 있기 때문에 저전압, 저파워(low power)를 소모하면서도 고속 동작의 메모리 소자의 구현이 가능하게 한다.
절연 물질을 전하 저장막으로 사용하는 비휘발성 메모리를 제조할 때에는, 통상적으로 반도체 기판 상부에 STI(Shallow Trench Isolation)로 소자 분리막을 형성하고, 소자 분리막을 포함하는 반도체 기판 상부에 다이렉트 터널링 절연막으로써 산화막, 전하를 저장하는 전하 저장막으로써 질화막, 전하 차단막으로써 산화막 및 게이트 전극막으로써 도전막 등을 형성한다. 이후에, 게이트 패턴(gate pattern)을 형성하기 위한 식각 공정을 실시하여 메모리 셀을 이루는 게이트를 형성한다.
그런데, 전술한 바와 같이 다이렉트 터널링 절연막의 두께가 매우 얇기 때문에 전하 저장막에 대한 식각 공정 중에 노출되는 다이렉트 터널링 절연막이 함께 식각되면 바로 반도체 기판의 액티브 영역(active region)이 노출되어 액티브 영역이 손상될 수 있다. 이에 따라 비휘발성 메모리 소자의 특성이 저하될 수 있다.
한편, 반도체 소자를 형성하는 공정에서 게이트 절연막 상에 게이트를 형성한 뒤 게이트를 보호하기 위하여 게이트 측벽에 게이트 스페이서를 형성할 수 있다. 통상적으로 게이트 스페이서는 게이트를 포함하는 반도체 기판상에 게이트의 단차를 유지할 수 있는 두께로 절연 물질, 예를 들면 질화막을 형성하고 질화막에 대해 이방성 식각 공정을 실시하여 형성한다. 그런데 질화막에 대한 식각 공정 중에 노출되는 게이트 절연막이 함께 식각될 수 있는데, 이 경우에도 바로 반도체 기판의 액티브 영역이 노출되어 액티브 영역이 손상될 수 있다. 이에 따라 반도체 소자의 특성이 저하될 수 있다.
본 발명은 산화막 상에 형성된 질화막을 식각할 때 식각 가스에 첨가 가스를 혼합하여 식각 가스의 플루오린 비를 감소시켜서 사용하기 때문에, 질화막을 식각할 때 하부에 형성된 산화막이 함께 식각되는 것을 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 터널 절연막 및 절연 물질로 형성되는 전하 저장막을 포함하는 적층막이 형성된 반도체 기판이 제공되는 단계와, 상기 전하 저장막 상의 상기 적층막을 패터닝하여 상기 전하 저장막의 일부가 노출되는 단계와, 노출된 상기 전하 저장막을 식각 가스를 이용하여 1차 식각하는 단계 및 상기 식각 가스에 포함된 플루오린 비를 상기 1차 식각보다 감소시킨 조건으로 상기 전하 저장막을 2차 식각하는 단계를 포함한다.
본 발명의 다른 측면에서 본 반도체 소자의 제조 방법은, 터널 절연막 및 절연 물질로 형성되는 전하 저장막을 포함하는 적층막이 형성된 반도체 기판이 제공되는 단계와, 상기 전하 저장막 상의 상기 적층막을 패터닝하여 상기 전하 저장막의 일부가 노출되는 단계 및 식각 가스에 첨가 가스로써 C, H 성분을 포함하는 하이드로 카본 가스를 첨가하여 노출된 상기 전하 저장막을 식각하는 단계를 포함한다.
상기 전하 저장막은 질화막으로 형성할 수 있다. 상기 터널 절연막은 산화막으로 형성할 수 있다. 상기 식각 가스는 C, H, F 성분을 포함하는 하이드로 플루오르 카본 가스를 포함할 수 있다. 상기 하이드로 플루오르 카본 가스는 CH3F 가스, CH2F2 가스, CHF3 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 상기 2차 식각하는 단계에서 상기 플루오린 비를 감소시키기 위하여 상기 식각 가스에 첨가 가스가 더욱 포함될 수 있다. 상기 첨가 가스는 C, H 성분을 포함하는 하이드로 카본 가스를 포함할 수 있다. 상기 하이드로 카본 가스는 CH4 가스, C2H2 가스 및 C6H6 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 상기 식각 가스에 Ar 가스, He 가스, Xe 가스 및 N2 가스 중 어느 하나를 더욱 혼합할 수 있다. 상기 식각 가스에 O2 가스를 더욱 포함할 수 있다.
본 발명의 또 다른 측면에서 본 반도체 소자의 제조 방법은, 산화막과 질화막이 형성된 반도체 기판이 제공되는 단계와, 상기 질화막을 식각 가스를 이용하여 1차 식각하는 단계 및 상기 식각 가스에 포함된 플루오린 비를 상기 1차 식각보다 감소시킨 조건으로 상기 질화막을 2차 식각하는 단계를 포함하는 특징이 있다.
본 발명의 또 다른 측면에서 본 반도체 소자의 제조 방법은, 산화막과 질화막이 형성된 반도체 기판이 제공되는 단계 및 식각 가스에 첨가 가스로써 C, H 성분을 포함하는 하이드로 카본 가스를 첨가하여 상기 질화막을 식각하는 단계를 포함하는 특징이 있다.
상기 식각 가스는 C, H, F 성분을 포함하는 하이드로 플루오르 카본 가스를 포함할 수 있다. 상기 하이드로 플루오르 카본 가스는 CH3F 가스, CH2F2 가스, CHF3 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 상기 2차 식각 시에 상기 플루오린 비를 감소시키기 위하여 상기 식각 가스에 첨가 가스가 더욱 포함될 수 있다. 상기 첨가 가스는 C, H 성분을 포함하는 하이드로 카본 가스를 포함할 수 있다. 상기 하이드로 카본 가스는 CH4 가스, C2H2 가스 및 C6H6 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다.
본 발명의 반도체 소자의 제조 방법에 따르면, 전하 저장막을 식각할 때 사용하는 식각 가스의 플루오린 비를 감소시켜 식각 공정을 실시하기 때문에, 전하 저장막을 패터닝할 때 하부에 형성된 다이렉트 터널링 절연막이 함께 식각되는 것을 방지할 수 있다. 따라서, 식각 공정중에 다이렉트 터널링 절연막 하부의 액티브 영역이 노출되는 것을 방지하여 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
그리고, 본 발명은 전하 저장막의 패터닝이 용이하여 전하 저장막을 액티브 영역별로 분리하여 형성하는 것이 가능하기 때문에, 전하 저장막에 저장된 전하가 이웃하는 메모리 셀로 이동하여 발생되는 포텐셜 드롭, 문턱 전압 변동 및 데이터 리텐션 특성 저하 등의 문제를 감소시킬 수 있다.
또한, 본 발명은 질화막을 식각하여 게이트 스페이서를 형성할 때 노출되는 게이트 절연막이 손상되는 것을 방지하여 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 따라 전하 차단막까지 식각된 단계의 소자의 단면 사진이다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 따라 전하 저장막까지 식각된 단계의 소자의 단면 사진이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 전하 저장막 108 : 전하 차단막
110 : 제1 게이트 전극막 112 : 제2 게이트 전극막
114 : 제3 게이트 전극막 116 : 캡핑막
118 : 제1 하드 마스크막 120 : 제2 하드 마스크막
122 : 보호막 124 : 반사 방지막
126 : 하드 마스크 128 : 포토 레지스트 패턴
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각각의 막의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 또한, 도 2는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 따라 전하 차단막까지 식각된 단계의 소자의 단면 사진이다. 또한 도 3은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법에 따라 전하 저장막까지 식각된 단계의 소자의 단면 사진이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 소자 중 비휘발성 메모리 소자를 형성하기 위하여, 반도체 기판(102)에 웰 이온 주입 공정을 실시하여 웰 영역(도시하지 않음)을 형성한다. 웰 영역은 트리플(triple) 구조로 형성될 수 있다. 이어서, 비휘발성 메모리 소자의 문턱 전압을 조절하기 위해 반도체 기판(102)에 대해 문턱 전압 이온 주입 공정을 실시한다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시할 때 반도체 기판(102)의 표면이 손상되는 것을 방지할 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후 반도체 기판(102)의 소자 분리 영역에 트렌치(도시하지 않음)를 형성하고, 트렌치(도시하지 않음)를 절연 물질로 채워서 소자 분리막(도시하지 않음)을 형성한다. 소자 분리막(도시하지 않음)은 액티브 영역을 한정한다.
이어서, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 다이렉트 터널링 현상을 통해 전하가 통과될 수 있기 때문에, 프로그램 동작시에는 터널 절연막(104) 하부의 전하가 터널 절연막(104)을 통해 터널 절연막(104) 상의 전하 저장막으로 이동할 수 있고, 소거 동작시에는 전하 저장막에 저장된 전하가 터널 절연막(104)을 통해 터널 절연막(104) 하부로 이동할 수 있다. 터널 절연막(104)은 산화막을 이용하여 약 40Å의 두께로 형성할 수 있다.
터널 절연막(104) 상에는 전하 저장막(106)이 형성된다. 전하 저장막(106)은 다수의 액티브 영역을 포함하는 반도체 기판(102)의 상부 전체에 걸쳐 형성된다. 전하 저장막(106)은 절연 물질, 예를 들면 질화막으로 형성할 수 있다. 전하 저장막(106)을 절연 물질로 형성하면 전하 저장막(106)을 도전성 물질로 형성할 때보다 더욱 얇게 형성할 수 있어 비휘발성 메모리 소자의 크기를 감소시킬 수 있고 리텐션 특성이 향상되어 비휘발성 메모리 소자의 성능이 향상될 수 있다.
전하 저장막(106) 상에는 전하 차단막(108)이 형성된다. 전하 차단막(108)은 전하 저장막(106)에 저장된 전하가 역 터널링 효과로 인하여 전하 저장막(106) 상부에 형성된 막으로 유출되는 것을 방지할 수 있으며, 고유전율을 갖는 절연막, 예를 들면 Al2O3을 이용하여 약 150Å의 두께로 형성할 수 있다.
전하 차단막(108) 상에는 다수의 게이트 전극막들, 예를 들면 제1 게이트 전극막(110) 내지 제3 게이트 전극막(114)이 형성된다. 제1 게이트 전극막(110)은 도전 물질, 예를 들면 TiN을 이용하여 약 200Å의 두께로 형성할 수 있다. 제2 게이트 전극막(112)은 도전 물질, 예를 들면 폴리 실리콘을 이용하여 약 500Å의 두께로 형성할 수 있다. 제3 게이트 전극막(114)은 도전 물질, 예를 들면 텅스텐 실리사이드(WSix)를 이용하여 약 1100Å의 두께로 형성할 수 있다. 이로써, 터널 절연막(104), 전하 저장막(106), 전하 차단막(108), 제1 게이트 전극막(110), 제2 게이트 전극막(112) 및 제3 게이트 전극막(114)을 포함하는 게이트 적층막이 형성된다.
도 1b를 참조하면, 제3 게이트 전극막(114) 상에는 후속하는 게이트 식각 공정에서 사용하기 위하여 다수의 막들이 적층된 하드 마스크(126)를 형성한다. 이를 위하여, 먼저 제3 게이트 전극막(114) 상에 캡핑막(capping layer; 116)을 형성한다. 캡핑막(116)은 SiON을 이용하여 약 200Å의 두께로 형성할 수 있다. 캡핑막(116) 상에는 제1 하드 마스크막(118)과 제2 하드 마스크막(120)을 형성한다. 제1 하드 마스크막(118)은 산화막, 예를 들면 TEOS(Tetra Ethyl OrthoSilicate)를 이용하여 약 1400Å의 두께로 형성할 수 있다. 제2 하드 마스크막(120)은 카본, 예를 들면 아몰퍼스 카본막(amorphous layer)을 이용하여 약 2000Å의 두께로 형성할 수 있다. 제2 하드 마스크막(120) 상에는 보호막(122)을 형성할 수 있다. 보호막(122)은 후속하는 공정에서 제2 하드 마스크막(120)이 손상되는 것을 방지하며, 반사 방지막으로 역할을 할 수 있다. 보호막(122)은 SiON을 이용하여 약 400Å의 두께로 형성할 수 있다. 이로써, 캡핑막(116), 제1 하드 마스크막(118), 제2 하드 마스크막(120), 보호막(122)을 포함하는 하드 마스크(126)이 형성된다.
보호막(122) 상에는 반사 방지막(124)을 형성한다. 반사 방지막(124)은 후속하는 노광 공정에서 난반사를 방지하여 노광 공정의 해상도를 높일 수 있으며, 약 240Å의 두께로 형성할 수 있다. 이후에, 반사 방지막(124) 상에 포토 레지스트막을 형성하고, 포토 레지스트막에 대해 노광 및 현상 공정을 실시하여 포토 레지스트 패턴(128)을 형성한다.
도 1c를 참조하면, 포토 레지스트 패턴(128)을 식각 마스크로 하여 반사 방지막(124), 보호막(122), 제2 하드 마스크막(120), 제1 하드 마스크막(118) 및 캡핑막(116)을 식각하여 패터닝하여 하드 마스크 패턴(126a)을 형성한다. 이때, 하드 마스크 패턴(126a)을 구성하는 각각의 식각 대상막에 적합한 식각 조건으로 식각 공정을 실시하여 하드 마스크 패턴(126a)을 형성하는 것이 바람직하다. 한편, 하드 마스크 패턴(126a)을 형성하는 식각 공정 중에는 식각 공정 중에 발생하는 불순물을 제거하는 세정(cleaning) 공정을 추가로 실시할 수 있다.
도 1d 및 도 2를 참조하면, 하드 마스크 패턴(126a)을 식각 마스크로 하여 제3 게이트 전극막(114), 제2 게이트 전극막(112), 제1 게이트 전극막(110) 및 전하 차단막(108)에 대해 식각 공정을 실시하여 패터닝한다. 이로써, 전하 차단막(108) 하부에 형성된 전하 저장막(106)이 노출된다. 이때, 각각의 식각 대상막에 적합한 식각 조건으로 식각 공정을 실시하여 식각 공정을 실시하는 것이 바람직하다.
도 1e 및 도 3을 참조하면, 노출된 전하 저장막(106)에 대해 식각 공정을 실시한다. 이때, 전하 저장막(106) 하부에 형성된 터널 절연막(104)이 손상되지 않도록 전하 저장막(106)에 비해 터널 절연막(104)이 덜 식각되는 조건, 예를 들면 질화막에 비해 산화막이 덜 식각되는 조건으로 실시하는 것이 바람직하다.
이를 위하여, 전하 저장막(106)에 대한 식각 공정은 플루오린(flourine)을 포함하는 식각 가스와, 이러한 식각 가스에 포함된 플루오린의 비율을 낮출 수 있는 첨가 가스를 혼합한 가스를 사용하여 실시하는 것이 바람직하다. 플루오린을 포함하는 식각 가스는 C, H, F 성분을 포함하는 하이드로 플루오르 카본 가스, 예를 들면 CH3F 가스, CH2F2 가스, CHF3 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 또한 첨가 가스로는 C, H 성분을 포함하는 하이드로 카본 가스, 예를 들면 CH4 가스, C2H2 가스 및 C6H6 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 그리고, 이러한 식각 가스에 O2 가스를 더욱 추가하여 산화막으로 형성되는 터널 절연막(104)의 식각 선택비를 증가시킴으로써, 터널 절연막(104)의 식각되는 양을 더욱 줄여 터널 절연막(104)이 손상되는 것을 더욱 방지할 수 있다.
한편, 노출된 전하 저장막(106)에 대한 식각 공정을 실시할 때에는 식각 가스에 처음부터 첨가 가스를 혼합하여 실시하거나, 먼저 식각 가스를 이용하여 전하 저장막(106)에 대해 통상적인 식각 공정을 실시한 뒤, 터널 절연막(104)이 노출되기 전에 식각 가스에 첨가 가스를 혼합하여 실시할 수도 있다. 후자의 경우, 전하 저장막(106)을 식각하는 시간을 더욱 감소시키면서 터널 절연막(104)이 손상되는 것을 방지할 수 있는 장점이 있다.
또한, 상기 식각 공정에서는 Ar 가스, He 가스, Xe 가스, N2 가스 중 어느 하나 또는 둘 이상을 혼합한 가스를 추가로 혼합하여 실시함으로써, 질화막으로 형성되는 전하 저장막(106)을 더욱 용이하게 식각하며 게이트 프로파일을 수직하게 형성할 수 있다.
이와 같은 전하 저장막(106)에 대한 식각 공정은 비교적 낮은 바이어스 파워, 예를 들면 20∼200W를 인가하여 터널 절연막(104)이 손상되는 것을 더욱 방지할 수 있다. 또한, 상기 식각 공정 중에 포토 레지스트 패턴(128)과 하드 마스크(126) 상부의 일부가 제거될 수 있다.
이와 같이, 본 발명에 따른 반도체 소자의 게이트는 터널 절연막(104)이 손상되는 것을 방지하면서 전하 저장막(106)이 액티브 영역별로 분리되어 형성될 수 있다. 따라서, 전하 저장막(106)이 반도체 기판(102)의 전체 상부에 형성되는 기술과 비교하여 전하 저장막(106)에 저장된 전하가 이웃하는 메모리 셀로 이동하여 리텐션 특성이 저하되는 등의 문제점을 감소시킬 수 있다.
한편, 전술한 공정과 같은 게이트 식각 공정시 식각되는 게이트 측면이 손상되는 것을 방지하기 위하여, 노출된 전하 저장막(106)을 식각할 때 게이트 측면에 보호막(도시하지 않음)으로써 질화막을 형성한 뒤, 보호막(도시하지 않음)과 노출된 전하 저장막(106)을 함께 식각할 수도 있다.
도 1f를 참조하면, 잔류하는 포토 레지스트 패턴(128; 도 1e 참조), 반사 방지막(124; 도 1e 참조), 보호막(122; 도 1e 참조), 제2 하드 마스크막(120; 도 1e 참조)을 제거하여 비휘발성 메모리 소자의 게이트 형성을 완료한다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 4a를 참조하면, 반도체 기판(402)의 소자 분리 영역에 소자 분리막(404)을 형성하여 반도체 기판(402)의 활성 영역을 한정한다. 그리고 반도체 기판(402)의 활성 영역 상에 게이트 절연막(406)을 형성한다. 게이트 절연막(406)은 절연막, 예를 들면 산화막으로 형성할 수 있다. 그리고, 게이트 절연막(406) 상에 게이트(408)를 형성한다. 이후에, 게이트(408)를 포함한 반도체 기판(402) 상에 스페이서용 물질막(410)을 형성하여 게이트(408)의 상부 및 측벽에 스페이서용 물질막(410)을 형성한다. 스페이서용 물질막(410)은 게이트(408)로 인한 단차가 유지될 수 있는 두께로 형성하는 것이 바람직하다. 스페이서용 물질막(410)은 절연막, 예를 들면 질화막으로 형성할 수 있다.
도 4b를 참조하면, 스페이서용 물질막(410)에 대해 식각 공정을 실시하여 스페이서용 물질막(410)을 게이트(408)의 측면에 잔류시킨다. 스페이서용 물질막(410)에 대한 식각 공정은 이방성 식각 공정으로 실시하는 것이 바람직하다.
이때, 게이트 절연막(406) 상에 형성된 스페이서용 물질막(410)이 제거되면서 식각 공정 중에 A 영역의 게이트 절연막(406)이 노출될 수 있다. 따라서, 스페이서(410a)를 형성하기 위한 식각 공정은 A 영역의 게이트 절연막(406)이 식각 가스로 인하여 손상되지 않도록 스페이서용 물질막(410)에 비해 게이트 절연막(406)이 덜 식각되는 조건, 예를 들면 질화막에 비해 산화막이 덜 식각되는 조건으로 실시하는 것이 바람직하다.
이를 위하여, 스페이서용 물질막(410)에 대한 식각 공정은 플루오린(flourine)을 포함하는 식각 가스와, 이러한 식각 가스에 포함된 플루오린의 비율을 낮출 수 있는 첨가 가스를 혼합한 가스를 사용하여 실시하는 것이 바람직하다. 플루오린을 포함하는 식각 가스는 C, H, F 성분을 포함하는 하이드로 플루오르 카본 가스, 예를 들면 CH3F 가스, CH2F2 가스, CHF3 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 또한 첨가 가스로는 C, H 성분을 포함하는 하이드로 카본 가스, 예를 들면 CH4 가스, C2H2 가스 및 C6H6 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함할 수 있다. 그리고, 이러한 식각 가스에 O2 가스를 더욱 추가하여 산화막으로 형성되는 게이트 절연막(406)의 식각 선택비를 증가시킴으로써, 게이트 절연막(406)의 식각되는 양을 더욱 줄여 게이트 절연막(406)이 손상되는 것을 더욱 방지할 수 있다. 또한, 스페이서용 물질막(410)에 대한 식각 공정은 비교적 낮은 바이어스 파워, 예를 들면 20∼200W를 인가하여 게이트 절연막(406)이 손상되는 것을 더욱 방지할 수 있다.
한편, 스페이서용 물질막(410)에 대한 식각 공정을 실시할 때에는 식각 가스에 처음부터 첨가 가스를 혼합하여 실시하거나, 먼저 식각 가스를 이용하여 스페이서용 물질막(410)에 대해 통상적인 식각 공정을 실시한 뒤 게이트 절연막(406)이 노출되기 전에 식각 가스에 첨가 가스를 혼합하여 실시할 수도 있다. 후자의 경우, 스페이서용 물질막(410)을 식각하는 시간을 더욱 감소시키면서 게이트 절연막(406)이 손상되는 것을 방지할 수 있는 장점이 있다.
또한, 상기 식각 공정에서는 Ar 가스, He 가스, Xe 가스, N2 가스 중 어느 하나 또는 둘 이상을 혼합한 가스를 추가로 혼합하여 실시함으로써, 질화막으로 형성되는 스페이서용 물질막(410)을 더욱 용이하게 식각할 수 있다.
이와 같은 본 발명의 반도체 소자의 제조 방법에 따르면, 게이트 스페이서(410a) 형성을 위한 식각 공정시 노출되는 게이트 절연막(406)이 손상되는 것을 방지할 수 있기 때문에, 반도체 소자의 특성이 저하되는 문제점을 해결할 수 있다.
한편, 본 발명은 산화막으로 형성된 게이트 절연막 상에 질화막으로 형성되는 스페이서를 형성하기 위한 식각 공정시 게이트 절연막이 손상되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 일실시예로 설명하였지만, 이에 한정되지 않는다. 즉, 산화막과 질화막이 형성된 반도체 기판상에서 질화막을 식각할 때 노출되는 산화막의 손상을 방지할 수 있는 모든 반도체 소자의 제조 공정에 적용될 수 있음은 당연하다.
Claims (18)
- 터널 절연막 및 절연 물질로 형성되는 전하 저장막을 포함하는 적층막이 형성된 반도체 기판이 제공되는 단계;상기 전하 저장막 상의 상기 적층막을 패터닝하여 상기 전하 저장막의 일부가 노출되는 단계;노출된 상기 전하 저장막을 식각 가스를 이용하여 1차 식각하는 단계; 및상기 식각 가스에 포함된 플루오린 비를 상기 1차 식각보다 감소시킨 조건으로 상기 전하 저장막을 2차 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 터널 절연막 및 절연 물질로 형성되는 전하 저장막을 포함하는 적층막이 형성된 반도체 기판이 제공되는 단계;상기 전하 저장막 상의 상기 적층막을 패터닝하여 상기 전하 저장막의 일부가 노출되는 단계; 및식각 가스에 첨가 가스로써 C, H 성분을 포함하는 하이드로 카본 가스를 첨가하여 노출된 상기 전하 저장막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 전하 저장막은 질화막으로 형성하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 터널 절연막은 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 식각 가스는 C, H, F 성분을 포함하는 하이드로 플루오르 카본 가스를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 하이드로 플루오르 카본 가스는 CH3F 가스, CH2F2 가스, CHF3 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 2차 식각하는 단계에서 상기 플루오린 비를 감소시키기 위하여 상기 식각 가스에 첨가 가스가 더욱 포함되는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 첨가 가스는 C, H 성분을 포함하는 하이드로 카본 가스를 포함하는 반도체 소자의 제조 방법.
- 제2항 또는 제8항에 있어서,상기 하이드로 카본 가스는 CH4 가스, C2H2 가스 및 C6H6 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 식각 가스에 Ar 가스, He 가스, Xe 가스 및 N2 가스 중 어느 하나를 더욱 혼합하는 반도체 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 식각 가스에 O2 가스를 더욱 포함하는 반도체 소자의 제조 방법.
- 산화막과 질화막이 형성된 반도체 기판이 제공되는 단계;상기 질화막을 식각 가스를 이용하여 1차 식각하는 단계; 및상기 식각 가스에 포함된 플루오린 비를 상기 1차 식각보다 감소시킨 조건으로 상기 질화막을 2차 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 산화막과 질화막이 형성된 반도체 기판이 제공되는 단계; 및식각 가스에 첨가 가스로써 C, H 성분을 포함하는 하이드로 카본 가스를 첨가하여 상기 질화막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제12항 또는 제13항에 있어서,상기 식각 가스는 C, H, F 성분을 포함하는 하이드로 플루오르 카본 가스를 포함하는 반도체 소자의 제조 방법.
- 제14항에 있어서,상기 하이드로 플루오르 카본 가스는 CH3F 가스, CH2F2 가스, CHF3 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함하는 반도체 소자의 제조 방법.
- 제12항에 있어서,상기 2차 식각 시에 상기 플루오린 비를 감소시키기 위하여 상기 식각 가스에 첨가 가스가 더욱 포함되는 반도체 소자의 제조 방법.
- 제16항에 있어서,상기 첨가 가스는 C, H 성분을 포함하는 하이드로 카본 가스를 포함하는 반도체 소자의 제조 방법.
- 제13항 또는 제17항에 있어서,상기 하이드로 카본 가스는 CH4 가스, C2H2 가스 및 C6H6 가스 중 어느 하나 또는 두 개 이상 혼합한 가스를 포함하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20100825 Effective date: 20110610 |