JP2009239244A - 半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 121
- 238000003860 storage Methods 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 23
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000011737 fluorine Substances 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 claims description 32
- 239000000654 additive Substances 0.000 claims description 21
- 230000000996 additive effect Effects 0.000 claims description 21
- 229910052799 carbon Inorganic materials 0.000 claims description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims description 16
- 239000004215 Carbon black (E152) Substances 0.000 claims description 14
- 229930195733 hydrocarbon Natural products 0.000 claims description 14
- 150000002430 hydrocarbons Chemical class 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 14
- 239000000203 mixture Substances 0.000 claims description 9
- 239000000126 substance Substances 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 105
- 125000006850 spacer group Chemical group 0.000 description 21
- 239000000463 material Substances 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 238000002156 mixing Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【課題】 本発明は、電荷貯蔵膜をパターニングする時に下部に形成されたトンネル絶縁膜が損傷するのを防止することができる半導体素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階と、露出された前記電荷貯蔵膜をエッチングガスを用いて１次エッチングする段階及び前記エッチングガスに含まれたフローリン（fluorine；フッ素）比率を前記１次エッチングよりも減少させた条件で前記電荷貯蔵膜を２次エッチングする段階を含む構成としたことを特徴とする。
【選択図】 図３
【解決手段】 トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階と、露出された前記電荷貯蔵膜をエッチングガスを用いて１次エッチングする段階及び前記エッチングガスに含まれたフローリン（fluorine；フッ素）比率を前記１次エッチングよりも減少させた条件で前記電荷貯蔵膜を２次エッチングする段階を含む構成としたことを特徴とする。
【選択図】 図３
Description
本発明は、半導体素子の製造方法に関するものであり、特に、酸化膜上に形成された窒化膜エッチング時に酸化膜が損傷するのを最小化することができる半導体素子の製造方法に関するものである。
半導体素子中、電荷貯蔵膜として導電物質であるポリシリコンの代わりに絶縁物質、例えば、窒化膜を用いる非揮発性メモリ素子が公開されている。
導電物質を電荷貯蔵膜として用いる非揮発性メモリでは、フローティングゲートに微細な欠陥でも存在すれば、電荷のリテンションタイム(retention time)が顕著に落ちる問題がある。しかし、窒化膜のような絶縁物質を電荷貯蔵膜として用いる非揮発性メモリでは、窒化膜の特性により工程上の欠陥にその敏感性が相対的に減る利点がある。
また、導電物質を電荷貯蔵膜として用いる非揮発性メモリ素子は、フローティングゲートの下部に約７０Å以上の厚さを有するトンネル絶縁膜を形成するため、低電圧動作(low voltage operation)及び高速(high speed)動作を具現するのに限界がある。しかし、絶縁物質を電荷貯蔵膜として用いる非揮発性メモリ素子は、電荷貯蔵膜の下部に形成されるダイレクトトンネリング絶縁膜をさらに薄く形成することができるため、低電圧、低パワー(low power)を消耗しながらも高速動作のメモリ素子の具現を可能にする。
絶縁物質を電荷貯蔵膜として用いる非揮発性メモリを製造する時には、通常、半導体基板の上部にＳＴＩ(Shallow Trench Isolation)で素子分離膜を形成し、素子分離膜を含む半導体基板の上部にダイレクトトンネリング絶縁膜として酸化膜、電荷を貯蔵する電荷貯蔵膜として窒化膜、電荷遮断膜として酸化膜及びゲート電極膜として導電膜などを形成する。その後、ゲートパターン(gate pattern)を形成するためのエッチング工程を行ってメモリセルをなすゲートを形成する。
ところで、前述したように、ダイレクトトンネリング絶縁膜の厚さが非常に薄いため、電荷貯蔵膜に対するエッチング工程中に露出されるダイレクトトンネリング絶縁膜が共にエッチングされれば、すぐに半導体基板のアクティブ領域(active region)が露出され、アクティブ領域が損傷することがある。これにより、非揮発性メモリ素子の特性が低下することがある。
一方、半導体素子を形成する工程でゲート絶縁膜上にゲートを形成した後、ゲートを保護するためにゲートの側壁にゲートスペーサを形成することができる。通常、ゲートスペーサはゲートを含む半導体基板上にゲートの段差を維持し得る厚さで絶縁物質、例えば、窒化膜を形成し、窒化膜に対して異方性エッチング工程を行って形成する。ところで、窒化膜に対するエッチング工程中に露出されるゲート絶縁膜が共にエッチングされることがあるが、この場合にも、すぐに半導体基板のアクティブ領域が露出され、アクティブ領域が損傷することがある。これにより、半導体素子の特性が低下することがある。
本発明は、酸化膜上に形成された窒化膜をエッチングする時、エッチングガスに添加ガスを混合し、エッチングガスのフローリン（fluorine；フッ素）比率を減少させて用いるため、窒化膜をエッチングする時に下部に形成された酸化膜が共にエッチングされるのを防止することができる。
本発明による半導体素子の製造方法は、トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階と、露出された前記電荷貯蔵膜をエッチングガスを用いて１次エッチングする段階及び前記エッチングガスに含まれたフローリン（fluorine；フッ素）比率を前記１次エッチングよりも減少させた条件で前記電荷貯蔵膜を２次エッチングする段階を含む。
本発明の他の側面から見た半導体素子の製造方法は、トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階及びエッチングガスに添加ガスとしてＣ、Ｈ成分を含むヒドロカーボンガスを添加して露出された前記電荷貯蔵膜をエッチングする段階を含む。
前記電荷貯蔵膜は、窒化膜で形成することができる。前記トンネル絶縁膜は、酸化膜で形成することができる。前記エッチングガスは、Ｃ、Ｈ、Ｆ成分を含むヒドロフルオロカーボンガスを含むことができる。前記ヒドロフルオロカーボンガスは、ＣＨ３Ｆガス、ＣＨ２Ｆ２ガス、ＣＨＦ３ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。前記２次エッチングする段階で前記フローリン（fluorine；フッ素）比率を減少させるために、前記エッチングガスに添加ガスがさらに含まれ得る。前記添加ガスは、Ｃ、Ｈ成分を含むヒドロカーボンガスを含むことができる。前記ヒドロカーボンガスは、ＣＨ４ガス、Ｃ２Ｈ２ガス及びＣ６Ｈ６ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。前記エッチングガスにＡｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つをさらに混合することができる。前記エッチングガスにＯ２ガスをさらに含むことができる。
本発明の他の側面から見た半導体素子の製造方法は、酸化膜と窒化膜が形成された半導体基板が提供される段階と、前記窒化膜をエッチングガスを用いて１次エッチングする段階及び前記エッチングガスに含まれたフローリン（fluorine；フッ素）比率を前記１次エッチングよりも減少させた条件で前記窒化膜を２次エッチングする段階を含む特徴がある。
本発明の他の側面から見た半導体素子の製造方法は、酸化膜と窒化膜が形成された半導体基板が提供される段階及びエッチングガスに添加ガスとしてＣ、Ｈ成分を含むヒドロカーボンガスを添加して前記窒化膜をエッチングする段階を含む特徴がある。
前記エッチングガスは、Ｃ、Ｈ、Ｆ成分を含むヒドロフルオロカーボンガスを含むことができる。前記ヒドロフルオロカーボンガスは、ＣＨ３Ｆガス、ＣＨ２Ｆ２ガス、ＣＨＦ３ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。前記２次エッチング時に前記フローリン（fluorine；フッ素）比率を減少させるために、前記エッチングガスに添加ガスがさらに含まれる。前記添加ガスは、Ｃ、Ｈ成分を含むヒドロカーボンガスを含むことができる。前記ヒドロカーボンガスは、ＣＨ４ガス、Ｃ２Ｈ２ガス及びＣ６Ｈ６ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。
本発明の半導体素子の製造方法によれば、電荷貯蔵膜をエッチングする時に用いるエッチングガスのフローリン（fluorine；フッ素）比率を減少させてエッチング工程を行うため、電荷貯蔵膜をパターニングする時に下部に形成されたダイレクトトンネリング絶縁膜が共にエッチングされるのを防止することができる。従って、エッチング工程中にダイレクトトンネリング絶縁膜の下部のアクティブ領域が露出されるのを防止し、半導体素子の特性が低下するのを防止することができる。
そして、本発明は、電荷貯蔵膜のパターニングが容易であり、電荷貯蔵膜をアクティブ領域別に分離して形成することが可能であるため、電荷貯蔵膜に貯蔵された電荷が隣接するメモリセルに移動して発生するポテンシャルドロップ、しきい値電圧変動及びデータリテンション特性の低下などの問題を減少させることができる。
また、本発明は、窒化膜をエッチングしてゲートスペーサを形成する時に露出されるゲート絶縁膜が損傷するのを防止し、半導体素子の特性が低下するのを防止することができる。
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。
しかし、本発明は、以下で説明する実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。また、任意の膜が他の膜または半導体基板‘上’に形成されると記載された場合、上記任意の膜は、上記他の膜または上記半導体基板に直接に接して形成されることもでき、その間に第３の膜が介在して形成されることもできる。また、図面に示されたそれぞれの膜厚やサイズは説明の便宜及び明確性のために誇張されることがある。
図１〜図３は、本発明の一実施例による半導体素子の製造方法を説明するために示した素子の断面図である。また、図４は、本発明の一実施例による半導体素子の製造方法により電荷遮断膜までエッチングされた段階の素子の断面写真である。また、図５は、本発明の一実施例による半導体素子の製造方法により電荷貯蔵膜までエッチングされた段階の素子の断面写真である。
図１（ａ）を参照すれば、半導体基板102上にスクリーン酸化膜(screen oxide;図示せず)を形成する。そして、半導体素子中、非揮発性メモリ素子を形成するために、半導体基板102にウェルイオン注入工程を行ってウェル領域(図示せず)を形成する。ウェル領域はトリプル(triple)構造で形成されることができる。次いで、非揮発性メモリ素子のしきい値電圧を調節するために、半導体基板102に対してしきい値電圧イオン注入工程を行う。この時、スクリーン酸化膜(図示せず)は、ウェルイオン注入工程またはしきい値電圧イオン注入工程を行う時に半導体基板102の表面が損傷するのを防止することができる。
そして、スクリーン酸化膜(図示せず)を除去した後、半導体基板102の素子分離領域にトレンチ(図示せず)を形成し、トレンチ(図示せず)を絶縁物質で満たして素子分離膜(図示せず)を形成する。素子分離膜(図示せず)は、アクティブ領域を限定する。
次いで、半導体基板102上にトンネル絶縁膜104を形成する。トンネル絶縁膜104は、ダイレクトトンネリング現象を通じて電荷が通過することができるため、プログラム動作時にはトンネル絶縁膜104の下部の電荷がトンネル絶縁膜104を通じてトンネル絶縁膜104上の電荷貯蔵膜106に移動することができ、消去動作時には、電荷貯蔵膜106に貯蔵された電荷がトンネル絶縁膜104を通じてトンネル絶縁膜104の下部に移動することができる。トンネル絶縁膜104は、酸化膜を用いて約４０Åの厚さで形成することができる。
トンネル絶縁膜104上には、電荷貯蔵膜106が形成される。電荷貯蔵膜106は、複数（多数）のアクティブ領域を含む半導体基板102の上部全体に渡って形成される。電荷貯蔵膜106は、絶縁物質、例えば、窒化膜で形成することができる。電荷貯蔵膜106を絶縁物質で形成すれば、電荷貯蔵膜106を導電性物質で形成するよりも薄く形成することができるため、非揮発性メモリ素子のサイズを減少させることができ、リテンション特性が向上して非揮発性メモリ素子の性能が向上することができる。即ち、トンネル絶縁膜104及び絶縁物質で形成される電荷貯蔵膜106を含む積層膜が半導体基板102上に形成される。
電荷貯蔵膜106上には電荷遮断膜108が形成される。電荷遮断膜108は、電荷貯蔵膜106に貯蔵された電荷が逆トンネリング効果により電荷貯蔵膜106の上部に形成された膜に流出するのを防止することができ、高誘電率を有する絶縁膜、例えば、Ａｌ２Ｏ３を用いて約１５０Åの厚さで形成することができる。
電荷遮断膜108上には複数（多数）のゲート電極膜、例えば、第１のゲート電極膜110〜第３のゲート電極膜114が形成される。第１のゲート電極膜110は、導電物質、例えば、ＴｉＮを用いて約２００Åの厚さで形成することができる。第２のゲート電極膜112は、導電物質、例えば、ポリシリコンを用いて約５００Åの厚さで形成することができる。第３のゲート電極膜114は、導電物質、例えば、タングステンシリサイド（ＷＳｉｘ）を用いて約１１００Åの厚さで形成することができる。
図１（ｂ）を参照すれば、第３のゲート電極膜114上には後続のゲートエッチング工程で用いるために、複数（多数）の膜が積層されたハードマスク126を形成する。このため、まず、第３のゲート電極膜114上にキャッピング膜(capping layer）116を形成する。キャッピング膜116はＳｉＯＮを用いて約２００Åの厚さで形成することができる。キャッピング膜116上には第１のハードマスク膜118と第２のハードマスク膜120を形成する。第１のハードマスク膜118は、酸化膜、例えば、ＴＥＯＳ(Tetra Ethyl OrthoSilicate)を用いて約１４００Åの厚さで形成することができる。第２のハードマスク膜120は、カーボン、例えば、アモルファスカーボン膜(amorphous layer)を用いて約２０００Åの厚さで形成することができる。第２のハードマスク膜120上には、保護膜122を形成することができる。保護膜122は、後続の工程で第２のハードマスク膜120が損傷するのを防止し、反射防止膜としての役割をすることができる。保護膜122は、ＳｉＯＮを用いて約４００Åの厚さで形成することができる。これにより、キャッピング膜116、第１のハードマスク膜118、第２のハードマスク膜120、保護膜122を含むハードマスク126が形成される。
保護膜122上には反射防止膜124を形成する。反射防止膜124は、後続の露光工程で乱反射を防止して露光工程の解像度を高めることができ、約２４０Åの厚さで形成することができる。その後、反射防止膜124上にフォトレジスト膜を形成し、フォトレジスト膜に対して露光及び現像工程を行ってフォトレジストパターン128を形成する。
図２（ａ）を参照すれば、フォトレジストパターン128をエッチングマスクとして反射防止膜124、保護膜122、第２のハードマスク膜120、第１のハードマスク膜118及びキャッピング膜116をエッチングし、パターニングしてハードマスクパターン126aを形成する。この時、ハードマスクパターン126aを構成するそれぞれのエッチング対象膜に適したエッチング条件でエッチング工程を行ってハードマスクパターン126aを形成することが好ましい。一方、ハードマスクパターン126aを形成するエッチング工程中には、エッチング工程中に発生する不純物を除去する洗浄(cleaning)工程を追加で行うことができる。
図２（ｂ）及び図４を参照すれば、ハードマスクパターン126aをエッチングマスクとして第３のゲート電極膜114、第２のゲート電極膜112、第１のゲート電極膜110及び電荷遮断膜108に対してエッチング工程を行ってパターニングする。これにより、電荷遮断膜108の下部に形成された電荷貯蔵膜106が露出される。この時、それぞれのエッチング対象膜に適したエッチング条件でエッチング工程を行ってエッチング工程を行うことが好ましい。即ち、電荷貯蔵膜108上の積層膜をパターニングして該電荷貯蔵膜108の一部が露出される。
図３（ａ）及び図５を参照すれば、露出された電荷貯蔵膜106に対してエッチング工程を行う。この時、電荷貯蔵膜106の下部に形成されたトンネル絶縁膜104が損傷しないように、電荷貯蔵膜106に比べてトンネル絶縁膜104が少なくエッチングされる条件、例えば、窒化膜に比べて酸化膜が少なくエッチングされる条件で行うことが好ましい。
このために、電荷貯蔵膜106に対するエッチング工程は、フローリン(fluorine；フッ素)を含むエッチングガスと、このようなエッチングガスに含まれたフローリン（fluorine；フッ素）の比率を下げることができる添加ガスを混合したガスを用いて行うことが好ましい。フローリン(fluorine；フッ素)を含むエッチングガスは、Ｃ、Ｈ、Ｆ成分を含むヒドロフルオロカーボンガス、例えば、ＣＨ３Ｆガス、ＣＨ２Ｆ２ガス、ＣＨＦ３ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。また、添加ガスとしてはＣ、Ｈ成分を含むヒドロカーボンガス、例えば、ＣＨ４ガス、Ｃ２Ｈ２ガス及びＣ６Ｈ６ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。そして、このようなエッチングガスにＯ２ガスをさらに追加して酸化膜で形成されるトンネル絶縁膜104のエッチング選択比を増加させることにより、トンネル絶縁膜104のエッチングされる量をさらに減らしてトンネル絶縁膜104が損傷するのをさらに防止することができる。
一方、露出された電荷貯蔵膜106に対するエッチング工程を行う時には、エッチングガスに初めから添加ガスを混合して行うか、またはまずエッチングガスを用いて電荷貯蔵膜106に対して通常のエッチング工程を行った後（１次エッチング）、トンネル絶縁膜104が露出される前にエッチングガスに添加ガスを混合して２次エッチングを行うことができる。後者の場合、電荷貯蔵膜106をエッチングする時間をさらに減少させながらトンネル絶縁膜104が損傷するのを防止することができる長所がある。
また、上記エッチング工程では、Ａｒガス、Ｈｅガス、Ｘｅガス、Ｎ２ガスのいずれか一つまたは二つ以上を混合したガスを追加で混合して行うことにより、窒化膜で形成される電荷貯蔵膜106をさらに容易にエッチングし、ゲートプロファイルを垂直に形成することができる。
このような電荷貯蔵膜106に対するエッチング工程は、比較的低いバイアスパワー、例えば、２０Ｗ〜２００Ｗを印加してトンネル絶縁膜104が損傷するのをさらに防止することができる。また、上記エッチング工程中にフォトレジストパターン128とハードマスク126の上部の一部が除去されることがある。
このように、本発明による半導体素子のゲートは、トンネル絶縁膜104が損傷するのを防止しながら電荷貯蔵膜106がアクティブ領域別に分離されて形成されることができる。従って、電荷貯蔵膜106が半導体基板102の全体の上部に形成される技術と比較して電荷貯蔵膜106に貯蔵された電荷が隣接するメモリセルに移動してリテンション特性が低下する等の問題を減少させることができる。
一方、前述した工程のようなゲートエッチング工程時にエッチングされるゲートの側面が損傷するのを防止するために、露出された電荷貯蔵膜106をエッチングする時にゲートの側面に保護膜(図示せず)として窒化膜を形成した後、保護膜(図示せず)と露出された電荷貯蔵膜106を共にエッチングすることができる。
図３（ｂ）を参照すれば、残留するフォトレジストパターン128（図３（ａ）を参照)、反射防止膜124（図３（ａ）を参照)、保護膜122（図３（ａ）を参照)、第２のハードマスク膜120（図３（ａ）を参照)を除去して非揮発性メモリ素子のゲート形成を完了する。
図６は、本発明の他の実施例による半導体素子の製造方法を説明するために示した素子の断面図である。
図６（ａ）を参照すれば、半導体基板402の素子分離領域に素子分離膜404を形成して半導体基板402の活性領域を限定する。そして、半導体基板402の活性領域上にゲート絶縁膜406を形成する。ゲート絶縁膜406は、絶縁膜、例えば、酸化膜で形成することができる。そして、ゲート絶縁膜406上にゲート408を形成する。その後、ゲート408を含む半導体基板402上にスペーサ用物質膜410を形成してゲート408の上部及び側壁にスペーサ用物質膜410を形成する。スペーサ用物質膜410は、ゲート408による段差が維持できる厚さで形成することが好ましい。スペーサ用物質膜410は、絶縁膜、例えば、窒化膜で形成することができる。
図６（ｂ）を参照すれば、スペーサ用物質膜410に対してエッチング工程を行ってスペーサ用物質膜410をゲート408の側面に残留させる。スペーサ用物質膜410に対するエッチング工程は、異方性エッチング工程で行うことが好ましい。
この時、ゲート絶縁膜406上に形成されたスペーサ用物質膜410が除去されながらエッチング工程中にＡ領域のゲート絶縁膜406が露出されることがある。従って、スペーサ410aを形成するためのエッチング工程は、Ａ領域のゲート絶縁膜406がエッチングガスにより損傷しないようにスペーサ用物質膜410に比べてゲート絶縁膜406が少なくエッチングされる条件、例えば、窒化膜に比べて酸化膜が少なくエッチングされる条件で行うことが好ましい。
このため、スペーサ用物質膜410に対するエッチング工程は、フローリン(fluorine；フッ素)を含むエッチングガスと、このようなエッチングガスに含まれたフローリン(fluorine；フッ素)の比率を下げることができる添加ガスを混合したガスを用いて行うことが好ましい。フローリン(fluorine；フッ素)を含むエッチングガスは、Ｃ、Ｈ、Ｆ成分を含むヒドロフルオロカーボンガス、例えば、ＣＨ３Ｆガス、ＣＨ２Ｆ２ガス、ＣＨＦ３ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。また、添加ガスとしては、Ｃ、Ｈ成分を含むヒドロカーボンガス、例えば、ＣＨ４ガス、Ｃ２Ｈ２ガス及びＣ６Ｈ６ガスのいずれか一つまたは二つ以上混合したガスを含むことができる。そして、このようなエッチングガスにＯ２ガスをさらに追加して酸化膜で形成されるゲート絶縁膜406のエッチング選択比を増加させることにより、ゲート絶縁膜406のエッチングされる量をさらに減らしてゲート絶縁膜406が損傷するのをさらに防止することができる。また、スペーサ用物質膜410に対するエッチング工程は、比較的低いバイアスパワー、例えば、２０Ｗ〜２００Ｗを印加してゲート絶縁膜406が損傷するのをさらに防止することができる。
一方、スペーサ用物質膜410に対するエッチング工程を行う時には、エッチングガスに初めから添加ガスを混合して行うか、またはまずエッチングガスを用いてスペーサ用物質膜410に対して通常のエッチング工程を行った後、ゲート絶縁膜406が露出される前にエッチングガスに添加ガスを混合して行うことができる。後者の場合、スペーサ用物質膜410をエッチングする時間をさらに減少させながらゲート絶縁膜406が損傷するのを防止することができる長所がある。
また、上記エッチング工程では、Ａｒガス、Ｈｅガス、Ｘｅガス、Ｎ２ガスのいずれか一つまたは二つ以上を混合したガスを追加で混合して行うことにより、窒化膜で形成されるスペーサ用物質膜410をさらに容易にエッチングすることができる。
このような本発明の半導体素子の製造方法によれば、ゲートスペーサ410a形成のためのエッチング工程時に露出されるゲート絶縁膜406が損傷するのを防止することができるため、半導体素子の特性が低下する問題を解決することができる。
一方、本発明は、酸化膜で形成されたゲート絶縁膜上に窒化膜で形成されるスペーサを形成するためのエッチング工程時にゲート絶縁膜が損傷するのを防止することができる半導体素子の製造方法を一実施例として説明したが、これに限定されない。即ち、酸化膜と窒化膜が形成された半導体基板上で窒化膜をエッチングする時に露出される酸化膜の損傷を防止することができる全ての半導体素子の製造工程に適用できることは当然である。
本発明の活用例として、半導体素子の製造方法に適用出来、特に、酸化膜上に形成された窒化膜エッチング時に酸化膜が損傷するのを最小化することができる半導体素子の製造方法に適用出来る。
102…半導体基板
104…トンネル絶縁膜
106…電荷貯蔵膜
108…電荷遮断膜
110…第１のゲート電極膜
112…第２のゲート電極膜
114…第３のゲート電極膜
116…キャッピング膜
118…第１のハードマスク膜
120…第２のハードマスク膜
122…保護膜
124…反射防止膜
126…ハードマスク
128…フォトレジストパターン
104…トンネル絶縁膜
106…電荷貯蔵膜
108…電荷遮断膜
110…第１のゲート電極膜
112…第２のゲート電極膜
114…第３のゲート電極膜
116…キャッピング膜
118…第１のハードマスク膜
120…第２のハードマスク膜
122…保護膜
124…反射防止膜
126…ハードマスク
128…フォトレジストパターン
Claims (18)
- トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、
前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階と、
露出された前記電荷貯蔵膜をエッチングガスを用いて１次エッチングする段階と、
前記エッチングガスに含まれたフローリン（fluorine；フッ素）比率を前記１次エッチングよりも減少させた条件で前記電荷貯蔵膜を２次エッチングする段階と、
を含むことを特徴とする半導体素子の製造方法。 - トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、
前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階と、
エッチングガスに添加ガスとしてＣ、Ｈ成分を含むヒドロカーボンガスを添加して露出された前記電荷貯蔵膜をエッチングする段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記電荷貯蔵膜は、窒化膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
- 前記トンネル絶縁膜は、酸化膜で形成することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
- 前記エッチングガスは、Ｃ、Ｈ、Ｆ成分を含むヒドロフルオロカーボンガスを含むことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
- 前記ヒドロフルオロカーボンガスは、ＣＨ３Ｆガス、ＣＨ２Ｆ２ガス、ＣＨＦ３ガスのいずれか一つまたは二つ以上混合したガスを含むことを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記２次エッチングする段階で前記フローリン（fluorine；フッ素）比率を減少させるために前記エッチングガスに添加ガスがさらに含まれることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記添加ガスは、Ｃ、Ｈ成分を含むヒドロカーボンガスを含むことを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記ヒドロカーボンガスは、ＣＨ４ガス、Ｃ２Ｈ２ガス及びＣ６Ｈ６ガスのいずれか一つまたは二つ以上混合したガスを含むことを特徴とする請求項２または請求項８に記載の半導体素子の製造方法。
- 前記エッチングガスにＡｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つをさらに混合することを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
- 前記エッチングガスにＯ２ガスをさらに含むことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
- 酸化膜と窒化膜が形成された半導体基板が提供される段階と、
前記窒化膜をエッチングガスを用いて１次エッチングする段階と、
前記エッチングガスに含まれたフローリン（fluorine；フッ素）比率を前記１次エッチングよりも減少させた条件で前記窒化膜を２次エッチングする段階と、
を含むことを特徴とする半導体素子の製造方法。 - 酸化膜と窒化膜が形成された半導体基板が提供される段階と、
エッチングガスに添加ガスとしてＣ、Ｈ成分を含むヒドロカーボンガスを添加して前記窒化膜をエッチングする段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記エッチングガスは、Ｃ、Ｈ、Ｆ成分を含むヒドロフルオロカーボンガスを含むことを特徴とする請求項１２または請求項１３に記載の半導体素子の製造方法。
- 前記ヒドロフルオロカーボンガスは、ＣＨ３Ｆガス、ＣＨ２Ｆ２ガス、ＣＨＦ３ガスのいずれか一つまたは二つ以上混合したガスを含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
- 前記２次エッチング時に前記フローリン（fluorine；フッ素）比率を減少させるために前記エッチングガスに添加ガスがさらに含まれることを特徴とする請求項１２に記載の半導体素子の製造方法。
- 前記添加ガスは、Ｃ、Ｈ成分を含むヒドロカーボンガスを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
- 前記ヒドロカーボンガスは、ＣＨ４ガス、Ｃ２Ｈ２ガス及びＣ６Ｈ６ガスのいずれか一つまたは二つ以上混合したガスを含むことを特徴とする請求項１３または請求項１７に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080028391A KR20090103049A (ko) | 2008-03-27 | 2008-03-27 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009239244A true JP2009239244A (ja) | 2009-10-15 |
Family
ID=41117889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008194255A Pending JP2009239244A (ja) | 2008-03-27 | 2008-07-29 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7718499B2 (ja) |
| JP (1) | JP2009239244A (ja) |
| KR (1) | KR20090103049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9754830B2 (en) | 2012-07-20 | 2017-09-05 | Fujitsu Limited | Wiring substrate, method for manufacturing wiring substrate, electronic device and method for manufacturing electronic device |
| JP2018022716A (ja) * | 2016-08-01 | 2018-02-08 | 東京エレクトロン株式会社 | 窒化膜の形成方法および形成装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3009130B1 (fr) * | 2013-07-26 | 2016-11-18 | Commissariat Energie Atomique | Procede de fabrication d'un espaceur pour cellule memoire electronique a double grille et cellule memoire electronique associee |
| US9627533B2 (en) | 2015-02-05 | 2017-04-18 | International Business Machines Corporation | High selectivity nitride removal process based on selective polymer deposition |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266005B1 (ko) | 1997-09-04 | 2000-09-15 | 김영환 | 반도체소자의 접촉홀 형성방법 |
| KR19990025239A (ko) | 1997-09-11 | 1999-04-06 | 윤종용 | 이종 막질을 사용하는 반도체 장치의 미세 콘택홀 형성 방법 |
| US6318384B1 (en) * | 1999-09-24 | 2001-11-20 | Applied Materials, Inc. | Self cleaning method of forming deep trenches in silicon substrates |
| US6284657B1 (en) * | 2000-02-25 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Non-metallic barrier formation for copper damascene type interconnects |
| US6529410B1 (en) * | 2000-09-20 | 2003-03-04 | Advanced Micro Devices, Inc. | NAND array structure and method with buried layer |
| US7253467B2 (en) * | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US20060252265A1 (en) * | 2002-03-06 | 2006-11-09 | Guangxiang Jin | Etching high-kappa dielectric materials with good high-kappa foot control and silicon recess control |
| US6699795B1 (en) * | 2002-03-15 | 2004-03-02 | Cypress Semiconductor Corp. | Gate etch process |
| KR100437453B1 (ko) * | 2002-05-23 | 2004-06-23 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 |
| JP3637332B2 (ja) * | 2002-05-29 | 2005-04-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100557995B1 (ko) * | 2003-07-30 | 2006-03-06 | 삼성전자주식회사 | 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법 |
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| US8110863B2 (en) * | 2005-06-01 | 2012-02-07 | Sandisk 3D Llc | TFT charge storage memory cell having high-mobility corrugated channel |
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-
2008
- 2008-03-27 KR KR1020080028391A patent/KR20090103049A/ko active Search and Examination
- 2008-06-27 US US12/163,625 patent/US7718499B2/en not_active Expired - Fee Related
- 2008-07-29 JP JP2008194255A patent/JP2009239244A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20090246960A1 (en) | 2009-10-01 |
| US7718499B2 (en) | 2010-05-18 |
| KR20090103049A (ko) | 2009-10-01 |
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