JP2009206471A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP2009206471A
JP2009206471A JP2008192720A JP2008192720A JP2009206471A JP 2009206471 A JP2009206471 A JP 2009206471A JP 2008192720 A JP2008192720 A JP 2008192720A JP 2008192720 A JP2008192720 A JP 2008192720A JP 2009206471 A JP2009206471 A JP 2009206471A
Authority
JP
Japan
Prior art keywords
gas
film
etching
charge storage
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008192720A
Other languages
English (en)
Inventor
Choong Bae Kim
忠 培 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009206471A publication Critical patent/JP2009206471A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 本発明は、電荷貯蔵膜をパターニングする時に下部に形成されたトンネル絶縁膜が損傷するのを防止することができる半導体素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階及びＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いて露出された前記電荷貯蔵膜をエッチングする段階を含む構成としたことを特徴とする。
【選択図】 図３

Description

本発明は、半導体素子の製造方法に関するものであり、特に、酸化膜上に形成された窒化膜のエッチング時に酸化膜が損傷するのを最小化し得る半導体素子の製造方法に関するものである。
半導体素子中、電荷貯蔵膜として導電物質であるポリシリコンの代わりに絶縁物質、例えば、窒化膜を用いる非揮発性メモリ素子が公開されている。
導電物質を電荷貯蔵膜として用いる非揮発性メモリでは、フローティングゲートに微細な欠陥でも存在すれば、電荷のリテンションタイム(retention time)が顕著に落ちる問題がある。しかし、窒化膜のような絶縁物質を電荷貯蔵膜として用いる非揮発性メモリでは、窒化膜の特性により工程上、欠陥にその敏感性が相対的に減る利点がある。
また、導電物質を電荷貯蔵膜として用いる非揮発性メモリ素子は、フローティングゲートの下部に約７０Å以上の厚さを有するトンネル絶縁膜を形成するため、低電圧動作(low voltage operation)及び高速(high speed)動作を具現するのに限界がある。しかし、絶縁物質を電荷貯蔵膜として用いる非揮発性メモリ素子は、電荷貯蔵膜の下部に形成されるダイレクトトンネリング絶縁膜をさらに薄く形成することができるため、低電圧、低パワー(low power)を消耗しながらも高速動作のメモリ素子の具現を可能にする。
絶縁物質を電荷貯蔵膜として用いる非揮発性メモリを製造する時には、通常、半導体基板の上部にＳＴＩ(Shallow Trench Isolation)で素子分離膜を形成し、素子分離膜を含む半導体基板の上部にダイレクトトンネリング絶縁膜として酸化膜、電荷を貯蔵する電荷貯蔵膜として窒化膜、電荷遮断膜として酸化膜及びゲート電極膜として導電膜などを形成する。その後、ゲートパターン(gate pattern)を形成するためのエッチング工程を行ってメモリセルをなすゲートを形成する。
ところで、前述したようにダイレクトトンネリング絶縁膜の厚さが非常に薄いため、電荷貯蔵膜に対するエッチング工程中に露出されるダイレクトトンネリング絶縁膜が共にエッチングされれば、すぐに半導体基板のアクティブ領域(active region)が露出され、アクティブ領域が損傷することがある。これにより、非揮発性メモリ素子の特性が低下することがある。
一方、半導体素子を形成する工程でゲート絶縁膜上にゲートを形成した後、ゲートを保護するために、ゲート側壁にゲートスペーサを形成することができる。通常、ゲートスペーサは、ゲートを含む半導体基板上にゲートの段差を維持し得る厚さで絶縁物質、例えば、窒化膜を形成し、窒化膜に対して異方性エッチング工程を行って形成する。ところで、窒化膜に対するエッチング工程中に露出されるゲート絶縁膜が共にエッチングされることがあるが、この場合にも、すぐに半導体基板のアクティブ領域が露出されてアクティブ領域が損傷することがある。これにより、半導体素子の特性が低下することがある。
本発明は、電荷貯蔵膜をエッチングする時、電荷貯蔵膜に比べてトンネル絶縁膜が少なくエッチングされるエッチングガスを用いるため、電荷貯蔵膜をパターニングする時に下部に形成されたトンネル絶縁膜が損傷するのを防止することができる。
本発明の一実施例による半導体素子の製造方法は、トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階及びＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いて露出された前記電荷貯蔵膜をエッチングする段階を含むことを特徴とする。
前記トンネル絶縁膜は、酸化膜で形成することができる。前記電荷貯蔵膜は、窒化膜で形成することができる。前記トンネル絶縁膜に対するエッチング選択比をさらに高めるために、前記エッチングガスに第１の添加ガスを混合することができる。前記電荷貯蔵膜をエッチングする段階は、前記エッチングガスで前記電荷貯蔵膜をエッチングしながら、前記トンネル絶縁膜が露出される前に前記エッチングガスに前記第１の添加ガスを混合する段階をさらに含むことができる。前記電荷貯蔵膜をエッチングする段階は、前記トンネル絶縁膜が露出されるまで前記第１の添加ガスを混合した前記エッチングガスで前記電荷貯蔵膜をエッチングすることができる。前記第１の添加ガスは、Ｏ２ガスを含むことができる。前記電荷貯蔵膜に対するエッチング比をさらに高めるために、前記エッチングガスに第２の添加ガスを混合することができる。前記第２の添加ガスは、Ａｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つまたはこれらの混合ガスを含むことができる。前記電荷貯蔵膜をエッチングする時、２０Ｗ〜２００Ｗのバイアスパワーを印加することができる。
本発明の他側面による半導体素子の製造方法は、酸化膜と窒化膜が形成された半導体基板が提供される段階及びＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いて前記窒化膜をエッチングする段階を含む特徴がある。
前記酸化膜に対するエッチング選択比をさらに高めるために、前記エッチングガスに第１の添加ガスをさらに混合することができる。前記窒化膜をエッチングする段階は、前記エッチングガスで前記窒化膜をエッチングしながら前記酸化膜が露出される前に前記エッチングガスに前記第１の添加ガスを混合する段階をさらに含むことができる。前記窒化膜をエッチングする段階は、前記酸化膜が露出されるまで前記第１の添加ガスを混合した前記エッチングガスで前記窒化膜をエッチングすることができる。前記第１の添加ガスは、Ｏ２ガスを含むことができる。前記窒化膜に対するエッチング比をさらに高めるために、前記エッチングガスに第２の添加ガスを混合することができる。前記第２の添加ガスは、Ａｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つまたはこれらの混合ガスを含むことができる。
本発明の半導体素子の製造方法によれば、電荷貯蔵膜をエッチングする時、電荷貯蔵膜に比べてトンネル絶縁膜が少なくエッチングされるエッチングガスを用いるため、電荷貯蔵膜をパターニングする時に下部に形成されたトンネル絶縁膜が損傷するのを防止することができる。従って、電荷貯蔵膜のパターニングが容易であり、電荷貯蔵膜がアクティブ領域別に分離されて形成されるため、電荷貯蔵膜に貯蔵された電荷が隣接するメモリセルに移動して発生するポテンシャルドロップ、しきい値電圧変動及びデータリテンション特性の低下などの問題を減少させることができる。
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。
しかし、本発明は、以下で説明する実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。また、任意の膜が他の膜または半導体基板‘上’に形成されると記載された場合、上記任意の膜は、上記他の膜または上記半導体基板に直接に接して形成されることもでき、その間に第３の膜が介在して形成されることもできる。また、図面に示された各層の厚さやサイズは、説明の便宜及び明確性のために誇張されることができる。
図１〜図３は、本発明の一実施例による半導体素子の製造方法を説明するために示した素子の断面図である。また、図４は、本発明の一実施例による半導体素子の製造方法により電荷遮断膜までエッチングされた段階の素子の断面写真である。また、図５は、本発明の一実施例による半導体素子の製造方法により電荷貯蔵膜までエッチングされた段階の素子の断面写真である。
図１（ａ）を参照すれば、半導体基板102上にスクリーン酸化膜(screen oxide；図示せず)を形成する。そして、半導体素子中、非揮発性メモリ素子を形成するために、半導体基板102にウェルイオン注入工程を行ってウェル領域(図示せず)を形成する。ウェル領域はトリプル(triple)構造で形成されることができる。次いで、非揮発性メモリ素子のしきい値電圧を調節するために、半導体基板102に対してしきい値電圧イオン注入工程を行う。この時、スクリーン酸化膜(図示せず)は、ウェルイオン注入工程またはしきい値電圧イオン注入工程を行う時に半導体基板102の表面が損傷するのを防止することができる。
そして、スクリーン酸化膜(図示せず)を除去した後、半導体基板102の素子分離領域にトレンチ(図示せず)を形成し、トレンチ(図示せず)を絶縁物質で満たして素子分離膜(図示せず)を形成する。素子分離膜(図示せず)は、アクティブ領域を限定する。
次いで、半導体基板102上にトンネル絶縁膜104を形成する。トンネル絶縁膜104は、ダイレクトトンネリング現象を通じて電荷が通過することができるため、プログラム動作時には、トンネル絶縁膜104の下部の電荷がトンネル絶縁膜104を通じてトンネル絶縁膜104上の電荷貯蔵膜106に移動することができ、消去動作時には、電荷貯蔵膜106に貯蔵された電荷がトンネル絶縁膜104を通じてトンネル絶縁膜104の下部に移動することができる。トンネル絶縁膜104は、酸化膜を用いて約４０Åの厚さで形成することができる。
トンネル絶縁膜104上には電荷貯蔵膜106が形成される。電荷貯蔵膜106は、複数（多数）のアクティブ領域を含む半導体基板102の上部全体に渡って形成される。電荷貯蔵膜106は、絶縁物質、例えば、窒化膜で形成することができる。電荷貯蔵膜106を絶縁物質で形成すれば、電荷貯蔵膜106を導電性物質で形成するより薄く形成することができるため、非揮発性メモリ素子のサイズを減少させることができ、リテンション特性が向上して非揮発性メモリ素子の性能が向上することができる。
電荷貯蔵膜106上には、電荷遮断膜108が形成される。電荷遮断膜108は、電荷貯蔵膜106に貯蔵された電荷が逆トンネリング効果により電荷貯蔵膜106の上部に形成された膜に流出するのを防止することができ、高誘電率を有する絶縁膜、例えば、Ａｌ２Ｏ３を用いて約１５０Åの厚さで形成することができる。
電荷遮断膜108上には複数（多数）のゲート電極膜、例えば、第１のゲート電極膜110〜第３のゲート電極膜114が形成される。第１のゲート電極膜110は、導電物質、例えば、ＴｉＮを用いて約２００Åの厚さで形成することができる。第２のゲート電極膜112は、導電物質、例えば、ポリシリコンを用いて約５００Åの厚さで形成することができる。第３のゲート電極膜114は、導電物質、例えば、タングステンシリサイド(ＷＳｉｘ)を用いて約１１００Åの厚さで形成することができる。
図１（ｂ）を参照すれば、第３のゲート電極膜114上には、後続のゲートエッチング工程で用いるために、複数（多数）の膜が積層されたハードマスク126を形成する。このため、まず第３のゲート電極膜114上にキャッピング膜(capping layer）116を形成する。キャッピング膜116は、ＳｉＯＮを用いて約２００Åの厚さで形成することができる。キャッピング膜116上には第１のハードマスク膜118と第２のハードマスク膜120を形成する。第１のハードマスク膜118は、酸化膜、例えば、ＴＥＯＳ(Tetra Ethyl OrthoSilicate)を用いて約１４００Åの厚さで形成することができる。第２のハードマスク膜120は、カーボン、例えば、アモルファスカーボン膜(amorphous layer)を用いて約２０００Åの厚さで形成することができる。第２のハードマスク膜120上には保護膜122を形成することができる。保護膜122は、後続の工程で第２のハードマスク膜120が損傷するのを防止し、反射防止膜としての役割をすることができる。保護膜122は、ＳｉＯＮを用いて約４００Åの厚さで形成することができる。これにより、キャッピング膜116、第１のハードマスク膜118、第２のハードマスク膜120、保護膜122を含むハードマスク126が形成される。
保護膜122上には、反射防止膜124を形成する。反射防止膜124は、後続の露光工程で乱反射を防止し、露光工程の解像度を高めることができ、約２４０Åの厚さで形成することができる。その後、反射防止膜124上にフォトレジスト膜を形成し、フォトレジスト膜に対して露光及び現像工程を行ってフォトレジストパターン128を形成する。
図２（ａ）を参照すれば、フォトレジストパターン128をエッチングマスクとして反射防止膜124、保護膜122、第２のハードマスク膜120、第１のハードマスク膜118及びキャッピング膜116をエッチングし、パターニングしてハードマスクパターン126aを形成する。この時、ハードマスクパターン126aを構成するそれぞれのエッチング対象膜に適したエッチング条件でエッチング工程を行ってハードマスクパターン126aを形成することが好ましい。一方、ハードマスクパターン126aを形成するエッチング工程中には、エッチング工程中に発生する不純物を除去する洗浄(cleaning)工程を追加で行うことができる。
図２（ｂ）及び図４を参照すれば、ハードマスクパターン126aをエッチングマスクとして第３のゲート電極膜114、第２のゲート電極膜112、第１のゲート電極膜110及び電荷遮断膜108に対してエッチング工程を行ってパターニングする。これにより、電荷遮断膜108の下部に形成された電荷貯蔵膜106が露出される。この時、それぞれのエッチング対象膜に適したエッチング条件でエッチング工程を行ってエッチング工程を行うことが好ましい。
即ち、トンネル絶縁膜104及び絶縁物質で形成される電荷貯蔵膜106を含む積層膜が形成された半導体基板102が提供され、電荷貯蔵膜106上の積層膜をパターニングして電荷貯蔵膜106の一部が露出される。
図３（ａ）及び図５を参照すれば、露出された電荷貯蔵膜106に対してエッチング工程を行う。この時、電荷貯蔵膜106の下部に形成されたトンネル絶縁膜104が損傷しないように電荷貯蔵膜106に比べてトンネル絶縁膜104が少なくエッチングされる条件、例えば、窒化膜に比べて酸化膜が少なくエッチングされる条件で行うことが好ましい。
このため、電荷貯蔵膜106に対するエッチング工程時にＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いることが好ましい。上記エッチングガスは、酸化膜に対する高選択比を有するレシピであり、窒化膜に比べて酸化膜がエッチングされる量が大変少ない特性がある。従って、上記エッチングガスを用いて窒化膜で形成された電荷貯蔵膜106をエッチングすれば、電荷貯蔵膜106がエッチングされながら露出されるトンネル絶縁膜104がエッチングされる量を大幅に減少させてトンネル絶縁膜104が損傷するのを防止することができる。
また、酸化膜で形成されるトンネル絶縁膜104のエッチング選択比を増加させることにより、トンネル絶縁膜104のエッチング量をさらに減らすために、上記エッチングガスに第１の添加ガス、例えば、Ｏ２ガスを追加で混合することができる。Ｏ２ガスをエッチングガスに混合する時点は、電荷貯蔵膜106を除去するためのエッチング工程時に要求される工程時間を考慮して自由に変更されることができる。即ち、電荷貯蔵膜106に対するエッチング工程時に工程時間が十分であれば、電荷貯蔵膜106に対するエッチング工程を行う時、初めから上記エッチングガスにＯ２を追加して電荷貯蔵膜106に対してエッチング工程を行うことができる。しかし、電荷貯蔵膜106に対するエッチング工程時の工程時間を短縮しようとすれば、まず、上記エッチングガスを用いて電荷貯蔵膜106に対してエッチング工程を行った後、電荷貯蔵膜106が全てエッチングされる前に上記エッチングガスにＯ２ガスを追加してエッチング工程を行うことができる。このような場合、電荷貯蔵膜106をさらに速くエッチングしながらトンネル絶縁膜104を損傷するのを防止することができる。
また、上記エッチング工程で窒化膜に対するエッチング比を高めながら、ゲートプロファイルを垂直に形成するために、上記エッチングガスに第２の添加ガス、例えば、Ａｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つまたはこれらの混合ガスを追加で混合することができる。
このような電荷貯蔵膜106に対するエッチング工程は、比較的低いバイアスパワー、例えば、２０Ｗ〜２００Ｗを印加してトンネル絶縁膜104が損傷するのをさらに防止することができる。また、上記エッチング工程中にフォトレジストパターン128とハードマスク126の上部の一部が除去されることがある。
このように、本発明による半導体素子のゲートは、トンネル絶縁膜104が損傷するのを防止しながら、電荷貯蔵膜106がアクティブ領域別に分離されて形成できる。従って、電荷貯蔵膜106が半導体基板102の全体の上部に形成される技術と比較して電荷貯蔵膜106に貯蔵された電荷が隣接するメモリセルに移動してリテンション特性が低下する等の問題を減少させることができる。
一方、前述した工程のようなゲートエッチング工程時にエッチングされるゲートの側面が損傷するのを防止するために、露出された電荷貯蔵膜106をエッチングする時にゲートの側面に保護膜(図示せず)として窒化膜を形成した後、保護膜(図示せず)と露出された電荷貯蔵膜106を共にエッチングすることができる。
図３（ｂ）を参照すれば、残留するフォトレジストパターン128（図３（ａ）を参照)、反射防止膜124（図３（ａ）を参照)、保護膜122（図３（ａ）を参照)、第２のハードマスク膜120（図３（ａ）を参照)を除去して非揮発性メモリ素子のゲート形成を完了する。
図６（ａ）及び図６（ｂ）は、本発明の他の実施例による半導体素子の製造方法を説明するために示した素子の断面図である。
図６（ａ）を参照すれば、半導体基板402の素子分離領域に素子分離膜404を形成して半導体基板402の活性領域を限定する。そして、半導体基板402の活性領域上にゲート絶縁膜406を形成する。ゲート絶縁膜406は、絶縁膜、例えば、酸化膜で形成することができる。そして、ゲート絶縁膜406上にゲート408を形成する。その後、ゲート408を含む半導体基板402上にスペーサ用物質膜410を形成してゲート408の上部及び側壁にスペーサ用物質膜410を形成する。スペーサ用物質膜410は、ゲート408による段差が維持できる厚さで形成することが好ましい。スペーサ用物質膜410は、絶縁膜、例えば、窒化膜で形成することができる。
図６（ｂ）を参照すれば、スペーサ用物質膜410に対してエッチング工程を行ってスペーサ用物質膜410をゲート408の側面に残留させる。スペーサ用物質膜410に対するエッチング工程は、異方性エッチング工程で行うことが好ましい。
この時、ゲート絶縁膜406上に形成されたスペーサ用物質膜410が除去されながら、エッチング工程中にA領域のゲート絶縁膜406が露出されることがある。従って、スペーサ410aを形成するためのエッチング工程は、A領域のゲート絶縁膜406がエッチングガスにより損傷しないように、スペーサ用物質膜410に比べてゲート絶縁膜406が少なくエッチングされる条件、例えば、窒化膜に比べて酸化膜が少なくエッチングされる条件で行うことが好ましい。
このため、スペーサ用物質膜410に対するエッチング工程は、ＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いることが好ましい。上記エッチングガスは、酸化膜に対する高選択比を有するレシピであり、窒化膜に比べて酸化膜がエッチングされる量が大変少ない特性がある。従って、上記エッチングガスを用いて窒化膜で形成されたスペーサ用物質膜410をエッチングすれば、スペーサ用物質膜410がエッチングされながら露出されるゲート絶縁膜406がエッチングされる量を大幅に減少させてゲート絶縁膜406が損傷するのを防止することができる。
また、酸化膜に対する選択比をさらに高めるために、上記エッチングガスに第１の添加ガス、例えば、Ｏ２ガスを追加で混合することができる。Ｏ２ガスをエッチングガスに混合する時点は、スペーサ用物質膜410を除去するためのエッチング工程時に要求される工程時間を考慮して自由に変更されることができる。即ち、スペーサ用物質膜410に対するエッチング工程時に工程時間が十分であれば、スペーサ用物質膜410に対するエッチング工程を行う時、初めから上記エッチングガスにＯ２を追加してスペーサ用物質膜410に対してエッチング工程を行うことができる。しかし、スペーサ用物質膜410に対するエッチング工程時に工程時間を短縮しようとすれば、まず、上記エッチングガスを用いてスペーサ用物質膜410に対してエッチング工程を行った後、スペーサ用物質膜410が全てエッチングされる前に上記エッチングガスにＯ２ガスを追加してエッチング工程を行うことができる。このような場合、スペーサ用物質膜410をさらに速くエッチングしながらゲート絶縁膜406を損傷するのを防止することができる。
また、上記エッチング工程で窒化膜に対するエッチング比を高めるために、エッチングガスに第２の添加ガス、例えば、Ａｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つまたはこれらの混合ガスを追加で混合することができる。
このようなスペーサ用物質膜410に対するエッチング工程は、比較的低いバイアスパワー、例えば、２０Ｗ〜２００Ｗを印加してゲート絶縁膜406が損傷するのをさらに防止することができる。
このような本発明の半導体素子の製造方法によれば、ゲートスペーサ410aの形成のためのエッチング工程時に露出されるゲート絶縁膜406が損傷するのを防止することができるため、半導体素子の特性が低下する問題を解決することができる。
一方、本発明は、酸化膜で形成されたゲート絶縁膜上に窒化膜で形成されるスペーサを形成するためのエッチング工程時にゲート絶縁膜が損傷するのを防止することができる半導体素子の製造方法を一実施例として説明したが、これに限定されない。即ち、酸化膜と窒化膜が形成された半導体基板上で窒化膜をエッチングする時に露出される酸化膜の損傷を防止し得る全ての半導体素子の製造工程に適用できることは当然である。
本発明の活用例として、半導体素子の製造方法に適用出来、特に、酸化膜上に形成された窒化膜のエッチング時に酸化膜が損傷するのを最小化し得る半導体素子の製造方法に適用出来る。
本発明の一実施例による半導体素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例による半導体素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例による半導体素子の製造方法を説明するために示した素子の断面図である。 本発明の一実施例による半導体素子の製造方法により電荷遮断層までエッチングされた段階の素子の断面写真である。 本発明の一実施例による半導体素子の製造方法により電荷貯蔵膜までエッチングされた段階の素子の断面写真である。 本発明の他の実施例による半導体素子の製造方法を説明するために示した素子の断面図である。
符号の説明
102…半導体基板
104…トンネル絶縁膜
106…電荷貯蔵膜
108…電荷遮断層
110…第１のゲート電極層
112…第２のゲート電極層
114…第３のゲート電極層
116…キャッピング膜
118…第１のハードマスク層
120…第２のハードマスク層
122…保護膜
124…反射防止膜
126…ハードマスク
128…フォトレジストパターン

Claims (17)

  1. トンネル絶縁膜及び絶縁物質で形成される電荷貯蔵膜を含む積層膜が形成された半導体基板が提供される段階と、
    前記電荷貯蔵膜上の前記積層膜をパターニングして前記電荷貯蔵膜の一部が露出される段階と、
    ＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いて露出された前記電荷貯蔵膜をエッチングする段階と、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記トンネル絶縁膜は、酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記電荷貯蔵膜は、窒化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記トンネル絶縁膜に対するエッチング選択比をさらに高めるために前記エッチングガスに第１の添加ガスを混合することを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記電荷貯蔵膜をエッチングする段階は、
    前記エッチングガスで前記電荷貯蔵膜をエッチングしながら前記トンネル絶縁膜が露出される前に前記エッチングガスに前記第１の添加ガスを混合する段階をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記電荷貯蔵膜をエッチングする段階は、
    前記トンネル絶縁膜が露出されるまで前記第１の添加ガスを混合した前記エッチングガスで前記電荷貯蔵膜をエッチングすることを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 前記第１の添加ガスは、Ｏ２ガスを含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  8. 前記電荷貯蔵膜に対するエッチング比をさらに高めるために、前記エッチングガスに第２の添加ガスを混合することを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記第２の添加ガスは、Ａｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つまたはこれらの混合ガスを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記電荷貯蔵膜をエッチングする時、２０Ｗ〜２００Ｗのバイアスパワーを印加することを特徴とする請求項１に記載の半導体素子の製造方法。
  11. 酸化膜と窒化膜が形成された半導体基板が提供される段階と、
    ＨＢｒガス、Ｃｌ２ガス及びＨＣｌガスのいずれか一つまたはこれらの混合ガスをエッチングガスとして用いて前記窒化膜をエッチングする段階と、
    を含むことを特徴とする半導体素子の製造方法。
  12. 前記酸化膜に対するエッチング選択比をさらに高めるために、前記エッチングガスに第１の添加ガスを混合することを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記窒化膜をエッチングする段階は、
    前記エッチングガスで前記窒化膜をエッチングしながら前記酸化膜が露出される前に前記エッチングガスに前記第１の添加ガスを混合する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記窒化膜をエッチングする段階は、
    前記酸化膜が露出されるまで前記第１の添加ガスを混合した前記エッチングガスで前記窒化膜をエッチングすることを特徴とする請求項１２に記載の半導体素子の製造方法。
  15. 前記第１の添加ガスは、Ｏ２ガスを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  16. 前記窒化膜に対するエッチング比をさらに高めるために、前記エッチングガスに第２の添加ガスを混合することを特徴とする請求項１１に記載の半導体素子の製造方法。
  17. 前記第２の添加ガスは、Ａｒガス、Ｈｅガス、Ｘｅガス及びＮ２ガスのいずれか一つまたはこれらの混合ガスを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
JP2008192720A 2008-02-27 2008-07-25 半導体素子の製造方法 Pending JP2009206471A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080017693A KR20090092447A (ko) 2008-02-27 2008-02-27 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
JP2009206471A true JP2009206471A (ja) 2009-09-10

Family

ID=40998742

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008192720A Pending JP2009206471A (ja) 2008-02-27 2008-07-25 半導体素子の製造方法

Country Status (4)

Country Link
US (1) US20090215273A1 (ja)
JP (1) JP2009206471A (ja)
KR (1) KR20090092447A (ja)
CN (1) CN101521157A (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
US7405441B2 (en) * 2005-03-11 2008-07-29 Infineon Technology Ag Semiconductor memory
KR101025762B1 (ko) * 2006-09-27 2011-04-04 삼성전자주식회사 블로킹 산화막을 구비하는 플래쉬 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
CN101521157A (zh) 2009-09-02
US20090215273A1 (en) 2009-08-27
KR20090092447A (ko) 2009-09-01

Similar Documents

Publication Publication Date Title
US7763928B2 (en) Multi-time programmable memory
KR101221598B1 (ko) 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법.
US7700472B2 (en) Method of forming a gate of a semiconductor device
JP2006319295A (ja) 半導体素子の製造方法
JP2005531919A (ja) 集積回路装置およびその製造方法
JP2009200460A (ja) 半導体素子およびその製造方法
JP2008118110A (ja) 半導体素子の製造方法
KR100919342B1 (ko) 반도체 소자의 제조 방법
JP2009239244A (ja) 半導体素子の製造方法
JP2009094452A (ja) 非揮発性メモリ素子及びその製造方法
JP2009218549A (ja) 半導体メモリ素子の製造方法
JP2007173763A (ja) フラッシュメモリ素子の製造方法
JP2007013082A (ja) フラッシュメモリ素子及びその製造方法
JP2007134669A (ja) フラッシュメモリ素子及びその製造方法
JP2008166793A (ja) 半導体素子およびその素子分離膜形成方法
JP2007165829A (ja) フラッシュメモリ素子のゲート形成方法
JP2008141153A (ja) 半導体メモリ素子およびその製造方法
JP2009206471A (ja) 半導体素子の製造方法
JP2007013170A (ja) フラッシュメモリ素子、その駆動方法および製造方法
US20090146266A1 (en) Memory device and method of fabricating the same
KR101053987B1 (ko) 플래시 소자의 형성 방법
JP2007214530A (ja) フラッシュメモリ素子の製造方法
KR100966988B1 (ko) 비휘발성 메모리 소자 및 그의 제조 방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
JP2009111341A (ja) 半導体素子のゲート形成方法