JP2007173763A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】第1ポリシリコン膜間のインターフェランスを改善することができ、インターフェランスを改善することにより、セル間のしきい値電圧の分布を改善するフラッシュメモリ素子の製造方法の提供。
【解決手段】半導体基板１１の上部の所定の領域にトンネル酸化膜１２及び第1ポリシリコン膜１３を形成し、上記半導体基板１１の所定の領域に素子分離膜１４を形成する段階;全体構造の上部に第2ポリシリコン膜１５を形成した後、ポリシリコンエッチングチャンバで上記素子分離膜１４と一部重畳するように上記第2ポリシリコン膜１５をパターニングし、これにより上記素子分離膜１４が一部エッチングされる段階;酸化膜エッチングチャンバでポリマーが発生する条件で上記素子分離膜１４を所定の深さのV字状にエッチングする段階;及び全体構造の上部に誘電体膜１７及び第3ポリシリコン膜１８を形成した後、パターニングする段階を含む製造方法。
【選択図】図１ｂ

Description

本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、ＳＡ−ＳＴＩ工程を用いるＮＡＮＤ型フラッシュメモリ素子のセル間インターフェランスを改善するフラッシュメモリ素子の製造方法に関するものである。
ＮＡＮＤ型フラッシュメモリ素子は、データを格納するための多数のセルが直列連結されて一つのストリングを構成し、セルストリングとドレイン及びセルストリングとソースとの間にそれぞれドレイン選択トランジスタ及びソース選択トランジスタが形成される。このようなＮＡＮＤ型フラッシュメモリ素子のセルは、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたゲートを形成し、ゲートの両側に接合部を形成することにより形成される。
このようなＮＡＮＤ型フラッシュメモリ素子は、セルの状態が隣接した周辺セルの動作により影響を受けるため、セルの状態を一定に維持することが非常に重要である。このような隣接した周辺セルの動作、特にプログラム動作によりセルの状態が変わることをインターフェランス効果（interferenceeffect）であるという。即ち、インターフェランス効果とは、読み出そうとする第１セルと隣接した第２セルをプログラムすれば、第２セルのフローティングゲートのチャージ変化によるキャパシタンスの作用により、第１セルの読み出し時に第１セルのしきい値電圧より高いしきい値電圧が読み出される現象を称するものであり、読み出しセルのフローティングゲートのチャージは変化しないが、隣接セルの状態変化により実際のセルの状態が歪曲して見える現象を称する。このようなインターフェランス効果によりセルの状態が変わり、これは、不良率を増加させて歩留まりを低下させる結果をもたらす。従って、インターフェランス効果を最小化することがセルの状態を一定に維持するのに効果的であると言える。
一方、一般的なＮＡＮＤ型フラッシュメモリ素子の製造工程において、ＳＡ−ＳＴＩ（Self Aligned Shallow TrenchIsolation）工程を用いて素子分離膜及びフローティングゲートの一部を形成するが、その工程を簡略に説明すれば、次の通りである。半導体基板の上部にトンネル酸化膜及び第１ポリシリコン膜を形成した後、第１ポリシリコン膜及びトンネル酸化膜の所定領域をエッチングし、半導体基板を所定の深さでエッチングしてトレンチを形成した後、絶縁膜を埋め込み、研磨工程を実施して素子分離膜を形成する。以後、全体構造の上部に第２ポリシリコン膜を形成した後、素子分離膜と一部重畳するようにパターニングして第１及び第２ポリシリコン膜が積層されたフローティングゲートを形成する。この時、第２ポリシリコン膜のエッチング残留物を完全に除去するために第２ポリシリコン膜を過度エッチングするようになる。これにより、素子分離膜が一定の深さでエッチングされるが、第２ポリシリコン膜のエッチング残留物を完全に除去するために十分な過度エッチングを進行しなければならず、この時に除去される素子分離膜の損失量は１００Å程度である。以後、全体構造の上部に誘電体膜を形成した後、コントロールゲート用の第３ポリシリコン膜を形成する。
上記のように、ＳＡ−ＳＴＩ工程を用いてフラッシュメモリ素子を製造すれば、フローティングゲートとして作用する第１ポリシリコン膜と隣接した第１ポリシリコン膜との間に素子分離膜が形成されているため、第１ポリシリコン膜間にインターフェランスが発生することがある。また、素子分離膜が所定の深さでエッチングされ、アクティブ領域の半導体基板とコントロールゲート間の間隔が狭くなるため、コントロールゲートにより半導体基板が影響を受けてサイクリングフェイルが発生することがある。
本発明の目的は、ＳＡ−ＳＴＩ工程を適用する過程において素子分離膜が過度エッチングされて発生する第１ポリシリコン膜間のインターフェランスを防止するフラッシュメモリ素子の製造方法を提供することにある。
本発明の他の目的は、ＳＡ−ＳＴＩ工程を適用する過程において素子分離膜が過度エッチングされ、アクティブ領域の半導体基板とコントロールゲートの間隔が狭くなるために発生するサイクリングフェイルを防止するフラッシュメモリ素子の製造方法を提供することにある。
本発明の一実施例によるフラッシュメモリ素子の製造方法は、（ａ）半導体基板の上部の所定の領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、上記半導体基板の所定の領域に素子分離膜を形成する段階；（ｂ）全体構造の上部に第２ポリシリコン膜を形成した後、上記素子分離膜と一部重畳するように上記第２ポリシリコン膜をパターニングし、これにより上記素子分離膜が一部エッチングされる段階；（ｃ）ポリマーが発生する条件で上記素子分離膜を所定の深さでエッチングする段階；及び（ｄ）全体構造の上部に誘電体膜及び第３ポリシリコン膜を形成した後、パターニングする段階を含む。
上記（ｃ）段階は、酸化膜エッチングチャンバを用いて上記第２ポリシリコン膜のエッチング率は低く、上記素子分離膜のエッチング率は高い条件で実施する。
上記（ｃ）段階は、上記素子分離膜がＶ字状にエッチングされるようにする。
上記（ｃ）段階は、ＣＦ４、ＣＨＦ３、ＣＦ８、ＣＨ２Ｆ２の混合ガスを用いて実施する。
上記（ｃ）段階は、酸化膜エッチングチャンバに５０〜２００ｓｃｃｍのＣＦ４、２０〜２００ｓｃｃｍのＣＨＦ３、５〜３０ｓｃｃｍのＣＦ８及び１０〜５０ｓｃｃｍのＣＨ２Ｆ２を流入させ、アルゴン（Ａｒ）ガスを５０〜１００ｓｃｃｍ以下に流入させた後、１００〜２００Ｗ以下のバイアスを印加して実施する。
上記（ｃ）段階は、上記素子分離膜が上記半導体基板の表面の高さまでエッチングされるようにする。
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、半導体基板の上部の所定の領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、上記半導体基板の所定の領域に素子分離膜を形成する段階；全体構造の上部に第２ポリシリコン膜を形成した後、ポリシリコンエッチングチャンバで上記素子分離膜と一部重畳するように上記第２ポリシリコン膜をパターニングし、これにより上記素子分離膜が一部エッチングされる段階；酸化膜エッチングチャンバでポリマーが発生する条件で上記素子分離膜を所定の深さのＶ字状にエッチングする段階；及び全体構造の上部に誘電体膜及び第３ポリシリコン膜を形成した後、パターニングする段階を含む。
上述した通り、本発明によれば第２ポリシリコン膜のエッチング時に一部がエッチングされた素子分離膜を酸化膜エッチングチャンバを用いてエクスシチュでエッチングしてＶ字状にエッチングし、Ｖ字状にエッチングされた部分に誘電体膜及び第３ポリシリコン膜が形成されるようにして第１ポリシリコン膜間のインターフェランスを改善することができ、インターフェランスを改善することによりセル間のしきい値電圧分布を改善することができる。また、半導体基板とコントロールゲートの間隔が遠くなってサイクリングしきい値電圧を改善することができる。
以下、添付した図面を参照し、本発明の一実施例を詳細に説明することにする。
図１（ａ）〜図１（ｃ）は、本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した素子の断面図である。
図１（ａ）を参照すれば、半導体基板（１１）の上部にトンネル酸化膜（１２）及び第１ポリシリコン膜（１３）を形成する。第１ポリシリコン膜（１３）の上部にハードマスク膜（図示せず）を形成した後、素子分離マスクを用いた写真及びエッチング工程でハードマスク膜（図示せず）をパターニングする。パターニングされたハードマスク膜（図示せず）をマスクにして第１ポリシリコン膜（１３）、トンネル酸化膜（１２）及び半導体基板（１１）を所定の深さでエッチングしてトレンチを形成する。トレンチが埋め込まれるように絶縁膜を形成した後、ハードマスク膜（図示せず）が露出されるように研磨し、ハードマスク膜（図示せず）を除去して素子分離膜（１４）を形成する。全体構造の上部に第２ポリシリコン膜（１５）を形成した後、その上部に感光膜（１６）を形成する。所定のマスクを用いて素子分離膜（１４）と一部重畳するように感光膜（１６）をパターニングする。パターニングされた感光膜（１６）をエッチングマスクにして第１エッチングチャンバで第２ポリシリコン膜（１５）をエッチングし、第１及び第２ポリシリコン膜（１３及び１５）が積層されたフローティングゲートを形成する。この時、第２ポリシリコン膜（１５）のエッチング残留物を完全除去するために第２ポリシリコン膜（１５）を過度エッチングするようになる。これにより、素子分離膜（１４）が所定の深さでエッチングされる。
図１（ｂ）を参照すれば、感光膜（１６）を除去した後、第２エッチングチャンバで素子分離膜（１４）の一部を再びエッチングする。素子分離膜（１４）の一部をエッチングするための第２エッチングチャンバは酸化膜エッチングチャンバを用いるが、例えば、ＡＭＡＴ社のｅ−ＭＡＸまたはＴＥＬ社のＳＣＣＭ装備を用いる。素子分離膜（１４）をｅ−ＭＡＸまたはＳＣＣＭ装備等の酸化膜チャンバを用いてエッチングすることにより、ポリシリコン膜のエッチング率は低く、酸化膜のエッチング率は高くすることができる。一方、素子分離膜（１４）のエッチング部位がＶ字状を有するようにエッチングすることが望ましいが、そのために、ＣＦ４、ＣＨＦ３、ＣＦ８、ＣＨ２Ｆ２などの混合ガスを用いる。上記ガスを用いて素子分離膜（１４）をエッチングすれば、ポリマーが発生してＶ字状に素子分離膜（１４）の所定領域をエッチングすることができる。上記ガスを用いて素子分離膜（１４）の所定領域をＶ字状にエッチングする具体的な条件を詳察すれば、酸化膜エッチングチャンバ、例えば、ＳＣＣＭ装備に５０〜２００ｓｃｃｍのＣＦ４、２０〜２００ｓｃｃｍのＣＨＦ３、５〜３０ｓｃｃｍのＣＦ８及び１０〜５０ｓｃｃｍのＣＨ２Ｆ２を流入させ、アルゴン（Ａｒ）ガスを１００ｓｃｃｍ以下に流入させた後、２００Ｗ以下の低いバイアスを印加してエッチング工程を実施する。このようにしてＶ字状にエッチングされる素子分離膜（１４）の深さは、望ましくは半導体基板（１１）の表面高さ程度、例えば、１００〜５００Åになるようにする。一方、素子分離膜（１４）を酸化膜エッチングチャンバを用いてエッチングする理由は、第２ポリシリコン膜（１５）の上部に感光膜（１６）が残留する状態で第２ポリシリコン膜（１５）を過度エッチングすれば、素子分離膜（１４）を１００Å以下にエッチングすることができるが、感光膜（１６）マージンがないため、１００Å以上の深さで素子分離膜（１４）をエッチングすることができないためである。
図１（ｃ）を参照すれば、全体構造の上部に誘電体膜（１７）を形成した後、コントロールゲート用の第３ポリシリコン膜（１８）を形成する。素子分離膜（１４）の所定部位がＶ字状にエッチングされているため、この部分に誘電体膜（１７）及び第３ポリシリコン膜（１８）が形成される。そして、コントロールゲートマスクを用いた写真及びエッチング工程で第３ポリシリコン膜（１８）をエッチングした後、下部層をエッチングしてフローティングゲートとコントロールゲートが積層されたゲートを形成する。
本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した素子の断面図。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した素子の断面図。 本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために順に示した素子の断面図。
符号の説明
１１：半導体基板
１２：トンネル酸化膜
１３：第１ポリシリコン膜
１４：素子分離膜
１５：第２ポリシリコン膜
１６：感光膜
１７：誘電体膜
１８：第３ポリシリコン膜

Claims (7)

  1. （ａ）半導体基板の上部の所定の領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、上記半導体基板の所定の領域に素子分離膜を形成する段階；
    （ｂ）全体構造の上部に第２ポリシリコン膜を形成した後、上記素子分離膜と一部重畳するように上記第２ポリシリコン膜をパターニングし、これにより上記素子分離膜が一部エッチングされる段階；
    （ｃ）ポリマーが発生する条件で上記素子分離膜を所定の深さでエッチングする段階；及び
    （ｄ）全体構造の上部に誘電体膜及び第３ポリシリコン膜を形成した後、パターニングする段階を含むフラッシュメモリ素子の製造方法。
  2. 上記（ｃ）段階は、酸化膜エッチングチャンバを用いて上記第２ポリシリコン膜のエッチング率は低く、上記素子分離膜のエッチング率は高い条件で実施する請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 上記（ｃ）段階は、上記素子分離膜がＶ字状にエッチングされるようにする請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 上記（ｃ）段階は、ＣＦ４、ＣＨＦ３、ＣＦ８、ＣＨ２Ｆ２の混合ガスを用いて実施する請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 上記（ｃ）段階は、酸化膜エッチングチャンバに５０〜２００ｓｃｃｍのＣＦ４、２０〜２００ｓｃｃｍのＣＨＦ３、５〜３０ｓｃｃｍのＣＦ８及び１０〜５０ｓｃｃｍのＣＨ２Ｆ２を流入させ、アルゴン（Ａｒ）ガスを５０〜１００ｓｃｃｍ以下に流入させた後、１００〜２００Ｗ以下のバイアスを印加して実施する請求項１に記載のフラッシュメモリ素子の製造方法。
  6. 上記（ｃ）段階は、上記素子分離膜が上記半導体基板の表面高さまでエッチングされるようにする請求項１に記載のフラッシュメモリ素子の製造方法。
  7. 半導体基板の上部の所定の領域にトンネル酸化膜及び第１ポリシリコン膜を形成し、上記半導体基板の所定の領域に素子分離膜を形成する段階；
    全体構造の上部に第２ポリシリコン膜を形成した後、ポリシリコンエッチングチャンバで上記素子分離膜と一部重畳するように上記第２ポリシリコン膜をパターニングし、これにより上記素子分離膜が一部エッチングされる段階；
    酸化膜エッチングチャンバでポリマーが発生する条件で上記素子分離膜を所定の深さのＶ字状にエッチングする段階；及び
    全体構造の上部に誘電体膜及び第３ポリシリコン膜を形成した後、パターニングする段階を含むフラッシュメモリ素子の製造方法。
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