KR100562674B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100562674B1 KR100562674B1 KR1020030077246A KR20030077246A KR100562674B1 KR 100562674 B1 KR100562674 B1 KR 100562674B1 KR 1020030077246 A KR1020030077246 A KR 1020030077246A KR 20030077246 A KR20030077246 A KR 20030077246A KR 100562674 B1 KR100562674 B1 KR 100562674B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- sccm
- etching
- conductive
- flash memory
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 89
- 230000008569 process Effects 0.000 claims abstract description 73
- 238000005530 etching Methods 0.000 claims abstract description 64
- 238000002955 isolation Methods 0.000 claims description 21
- 239000007789 gas Substances 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 2
- 230000002265 prevention Effects 0.000 claims 1
- 230000009467 reduction Effects 0.000 abstract description 4
- 239000012528 membrane Substances 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012369 In process control Methods 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010965 in-process control Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 하나의 식각 장비에서 다수의 도전막 및 유전체막을 식각하여 콘트롤 게이트와 플로팅 게이트를 형성함으로써 플로팅 게이트의 두께가 1500Å 이상으로 적용되는 게이트 형성 공정에서 유전체막 펜스를 완전히 제거하면서 기존 공정의 공정 시간 및 양상 마진이 부족한 문제점을 해결할 수 있는 플래쉬 메모리 소자의 제조 방법이 제공된다.
NAND 플래쉬 메모리, 일원화 식각, 공정 감소
Description
도 1은 플래쉬 메모리 소자의 레이아웃.
도 2 내지 도 6은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 A-A' 라인 및 도 1의 B-B' 라인을 따라 절취한 상태의 단면도.
도 7 내지 도 13은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도 1의 A-A' 라인 및 도 1의 B-B' 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 및 100 : 반도체 기판 20 및 200 : 소자 분리막
FG : 플로팅 게이트 CG : 콘트롤 게이트
101 및 201 : 반도체 기판 102 및 202 : 소자 분리막
103 및 203 : 터널 산화막 104 및 204 : 제 1 도전막
105 및 205 : 제 2 도전막 106 및 206 : 유전체막
107 및 207 : 제 3 도전막 108 및 208 : 제 4 도전막
109 및 209 : 하드 마스크막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 하드 마스크를 패터닝한 후 하나의 식각 장비에서 식각 공정을 실시하여 콘트롤 게이트 및 플로팅 게이트를 형성하는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
종래의 NAND형 플래쉬 메모리 소자의 제조 방법을 도 1의 레이아웃과 도 1의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태를 나타낸 도 2 내지 도 6을 이용하여 설명하면 다음과 같다.
도 1은 NAND형 데이터 플래쉬 메모리 소자의 레이아웃으로서, NAND형 데이터 플래쉬 메모리 소자는 반도체 기판(10)상의 소정 영역에 반도체 기판(10)을 활성 영역과 필드 영역을 분리하기 위한 소자 분리막(20)과 소자 분리막(20)과 일부 중첩되어 활성 영역상에 형성된 플로팅 게이트(FG) 및 플로팅 게이트(FG)와 교차되도록 형성된 콘트롤 게이트(CG)를 포함한다.
도 2 내지 도 6은 종래의 플래쉬 메모리 소자의 제조 방법의 문제점을 설명하기 위한 소자의 단면도로서, 각도의 (a)는 도 1의 A-A' 라인을 따라 절취한 상태를 나타낸 단면도이고, 각도의 (b)는 도 1의 B-B' 라인을 따라 절취한 상태를 나타 낸 단면도이다.
도 2를 참조하면, 반도체 기판(101) 상부에 터널 산화막(103) 및 제 1 도전막(104)을 형성한 후 자기정렬 셀로우 트렌치 아이솔레이션(Self Align Shallow Trench Isolation; SASTI) 공정을 실시하여 소자 분리막(102)을 형성한다. 전체 구조 상부에 제 2 도전막(105)을 형성한 후 제 2 도전막(105)을 패터닝하여 제 1 및 제 2 도전막(104 및 105)으로 구성된 플로팅 게이트 패턴을 형성한다. 전체 구조상에 ONO 구조의 유전체막(106), 제 3 도전막(107) 및 제 4 도전막(108)을 형성한다. 제 4 도전막(108) 상부에 하드 마스크막(109)을 형성한 후 게이트 전극 형성용 마스크를 이용한 패터닝 공정을 실시하여 하드 마스크막(109)을 패터닝한다.
도 3을 참조하면, 하드 마스크막(109)을 마스크로 이용한 식각 공정으로 제 4 도전막(108)과 제 3 도전막(107)을 식각한다. 이에 의해 활성 영역의 제 3 도전막(107)은 제거되지만, 필드 영역에 형성된 제 3 도전막(107)은 제 2 도전막(105)의 단차만큼 잔류하게 된다.
도 4를 참조하면, 필드 영역에 잔류하는 제 3 도전막(107)을 제거하기 위해 과도 식각 공정을 실시한다. 이때, 활성 영역에 노출된 제 3 도전막(107)이 과도 식각에 의해 식각되어 언더컷(Under Cut)(L)이 발생한다. 즉, 활성영역 상에 패터닝된 제 3 도전막(107)의 측벽이 과도식각시 리세스 되어 소자의 전기적 특성을 악화 시키는 문제가 발생한다.
도 5를 참조하면, ONO 구조의 유전체막(106)을 제거하기 위한 식각 공정을 실시한다. 이때, 커플링 비(coupling ratio)를 확보하기 위해 제 2 도전막(105)을 2000Å 이상의 두께로 형성할 경우 유전체막(106)을 완전히 제거하기 위한 과도 식각 공정에서 하드 마스크막(109)과 소자 분리막(102)이 일부 손상된다.
도 6을 참조하면, 제 2 도전막(105)을 식각하는데, 이 과정에서 제 2 도전막(105) 하부의 제 1 도전막(104)도 함께 식각되어 플로팅 게이트(110)를 고립함으로써, 터널 산화막(103), 고립된 플로팅 게이트(110), 유전체막(106) 및 콘트롤 게이트(107 및 108)가 적층된 게이트 전극을 형성한다.
상술한 바와 같이 종래의 플래쉬 메모리 소자의 제조 공정은 각 제조 공정에서 발생되는 문제점 이외에도 콘트롤 게이트 형성과 플로팅 게이트 게이트의 격리 공정을 이원화된 공정으로 실시함으로써 공정 증가에 따른 양산성 마진이 매우 부족하며, 이원화된 식각 공정으로 공정 관리와 장비 관리에 많은 어려움이 있다.
또한, 기존의 256M 이하 플래쉬 메모리 소자에서는 제 2 도전막을 500∼1000Å 정도의 두께로 형성함으로써 유전체막 펜스(fence)의 제거 공정을 플로팅 게이트 식각 공정에서 따로 분리하여 실시하지 않을 수도 있었다. 그러나, 플래쉬 메모리 소자의 대용량화와 고집적화에 따른 전기적 신뢰도가 높아짐에 따라서 높은 커플링비를 확보하기 위하여 제 2 도전막을 1500Å 이상의 두께로 형성하기 때문에 이원화된 식각에서의 유전체막 제거 공정을 분리하여 실시해야 하기 때문에 더 높은 공정 시간을 필요로 하고 있다.
한편, 종래의 NAND형 플래쉬 메모리 소자의 게이트 형성 공정에서 발생되는 또다른 문제점은 게이트 라인의 임계 치수(Critical Dimension; CD)와 게이트 프로 파일의 제어 및 다수의 공정 진행을 위한 다수의 장비를 통한 결함 관리를 들 수 있다.
게이트의 최종 임계 치수 문제는 플래쉬 메모리 소자의 커플링비와 최종 임계 치수의 변화에 따른 문턱 전압 변동 및 면저항 문제로 나타난다. 게이트 라인을 형성하기 위한 공정의 수가 증가할수록 게이트 라인의 임계 치수 변화에 영향을 주는 패러미터(parameter)가 증가하여 게이트 라인 임계 치수의 제어에 문제가 될 수 밖에 없게 된다.
그리고, 게이트 프로파일의 제어 문제로는 세번의 건식 식각을 실시함에 따른 게이트 프로파일의 기울기나 사이드 프로파일 손상이 발생할 우려가 높다. 이는 콘트롤 게이트를 건식 식각할 때 노출된 제 2 및 제 3 도전막의 측면이 노출된 채로 다시 유전체막의 건식 식각과 하부 도전막이 건식 식각되기 때문에 게이트 프로파일 제어가 어렵다.
또한, 플래쉬 메모리 소자의 양산성 마진 확보 및 디바이스의 수율 향상 문제에 있어서, 결함으로 인한 수율 저하 문제는 항상 모든 메모리와 비메모리의 제품에서 관리해야 할 중요한 문제이다. 이는 근본적으로 공정 관리와 장비 관리에 의하거나 식각 조건을 개선함으로써 해결할 수 밖에 없는 문제점이다. 그러나, 중요한 것은 공정의 수를 단순화하여 그만큼 노출될 수 있는 영향을 줄여나가는 것이 가장 바람직하며, 공정 셋업의 최대 문제가 되는 사항이다.
본 발명의 목적은 플로팅 게이트로 사용되는 제 2 도전막의 두께를 1500Å 이상으로 적용하는 게이트 형성 공정에서 유전체막 펜스를 완전히 제거하면서 기존 공정의 공정 시간 및 양상 마진이 부족한 문제점을 해결할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 하나의 식각 장비에서 콘트롤 게이트와 플로팅 게이트를 형성하기 위한 식각 공정을 실시함으로써 반도체 기판의 손상을 방지하면서 공정을 단순화시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 터널 산화막 및 제 1 도전막을 형성한 후 쉘로우 트렌치 아이솔레이션 공정을 실시하여 제 1 영역과 제 2 영역을 확정하는 소자 분리막을 형성하는 제 1 단계와, 전체 구조 상부에 제 2 도전막을 형성한 후 제 2 도전막 및 제 1 도전막을 패터닝하여 플로팅 게이트 패턴을 형성하는 제 2 단계와, 전체 구조 상부에 유전체막, 제 3 도전막, 제 4 도전막 및 하드 마스크막을 형성한 후 하드 마스크막을 패터닝하는 제 3 단계와, 상기 하드 마스크막을 마스크로 하나의 식각 장비에서 상기 제 4 도전막부터 상기 제 1 도전막까지 식각하여 콘트롤 게이트 및 플로팅 게이트를 형성하는 제 4 단계를 포함한다.
또한, 상기 제 4 단계는 상기 제 4 도전막을 과도 식각하여 제거하는 단계와, 상기 제 3 도전막을 식각하여 상기 제 1 영역상에서는 유전체막이 노출되도록 하고, 상기 제 2 영역상에서는 상기 제 3 도전막의 두께에 대해 과도 식각을 실시하여 상기 유전체막을 노출시키는 단계와, 상기 유전체막을 식각하여 상기 제 1 영역상에서는 상기 제 2 도전막이 일부 식각되고, 상기 제 2 영역상에서는 노출된 상기 유전체막이 제거되면서 상기 제 3 도전막 및 제 2 도전막을 일부 식각되도록 하는 단계와, 상기 제 2 영역상에 잔류하는 상기 제 3 도전막을 제거하는 단계와, 상기 제 1 영역상의 상기 제 2 도전막을 식각하는 동시에 상기 제 2 영역상에 잔류하는 상기 유전체막 및 제 2 도전막을 제거하는 단계와, 상기 제 1 도전막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 NAND형 데이터 플래쉬 메모리 소자의 레이아웃으로서, NAND형 데이터 플래쉬 메모리 소자는 반도체 기판(10)상의 소정 영역에 반도체 기판(10)을 활성 영역과 필드 영역을 분리하기 위한 소자 분리막(20)과 소자 분리막(20)과 일부 중첩되어 활성 영역상에 형성된 플로팅 게이트(FG) 및 플로팅 게이트(FG)와 교차되도록 형성된 콘트롤 게이트(CG)를 포함한다.
도 7 내지 도 13은 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도로서, 각도의 (a)는 도 1의 A-A' 라인을 따라 절취한 상태를 나타낸 단면도이고, 각도의 (b)는 도 1의 B-B' 라인을 따라 절취한 상태를 나타낸 단면도이다. 여기서, 도 7은 하드 마스크막을 패터닝하는 공정을 나타내며, 도 8 내지 도 13는 동일 장비에서 한번의 식각 공정으로 스택 게이트 전극을 형성하는 공정을 나타내는데, 도 8 내지 도 13는 설명의 편의상 구분하여 도시하였으나 실제로는 하나의 식각 장비에서 실시되는 연속 공정이다.
도 7을 참조하면, 반도체 기판(201) 상부에 터널 산화막(203) 및 제 1 도전막(204)을 형성한 후 자기정렬 쉘로우 트렌치 아이솔레이션(Self Align Shallow Trench Isolation; SASTI) 공정을 실시하여 활성 영역과 필드 영역을 확정하는 소자 분리막(202)을 형성한다. 전체 구조 상부에 제 2 도전막(205)을 형성한 후 제 2 도전막(205)을 패터닝하여 제 1 및 제 2 도전막(204 및 205)으로 구성된 플로팅 게이트(210) 패턴을 형성한다. 전체 구조상에 ONO 구조의 유전체막(206), 제 3 도전막(207) 및 제 4 도전막(208)을 형성한다. 제 4 도전막(208) 상부에 하드 마스크막(209)을 형성한 후 게이트 전극 형성용 마스크를 이용한 패터닝 공정을 실시하여 하드 마스크막(209)을 패터닝한다. 이 공정에 의해 도 7(a)에 도시된 바와 같이 A-A' 라인 상에는 하드 마스크막(209)이 존재하지만, 도 7(b)에 도시된 바와 같이 B-B' 라인 상에는 하드 마스크막(209)이 모두 제거된다. 여기서, 하드 마스크막(209)은 절연막과 반사 방지막의 적층 구조로 형성하는데, 예를들어 반사 방지막, PE-TEOS막 및 반사 방지막의 적층 구조, 반사 방지막, PE(plasma Ehanced) 질화막 및 반사 방지막의 적층 구조, PE-TEOS막과 반사 방지막의 적층 구조 및 질화막과 반사 방지막의 적층 구조중 하나의 구조로 형성한다. 그리고, 하드 마스크막(209)의 식각 공정은 MERIE 타입의 식각 장비에서 실시하는데, 최종 임계 치수를 개선하기 위해 프로세스 킷(process kit)을 변경하거나 식각 조건을 개선하여 실시한다. 여기서, 프로세스 킷은 중앙 주입구(center injector hole)을 막거나, 2개 내지 다섯개의 주입구를 사용하고, 이와 함께 실리콘 삽입 링(silicon insert ring)은 수정(quartz)에서 상부 실리콘 일체형을 사용한다. 또한, 식각 조건을 개선하는 방법은 하드 마스크막(209) 식각 공정에서 사용되는 감광막의 침식(erosion)을 방지하기 위해 80∼150mT의 고압에서 CF4/CHF3/O2 혼합 가스 또는 CF4/CHF3 혼합 가스를 이용하여 실시한다. 이때, CF4와 CHF3는 1.5:1 내지 3:1의 비율로 혼합되도록 60∼90sccm의 CF4와 20∼50sccm의 CHF3를 유입하거나 CF4와 CHF3가 1:1.5 내지 1:3의 비율로 혼합되도록 20∼50sccm의 CF4와 60∼90sccm의 CHF3를 유입한다. 한편, 제 4 도전막(208)의 상부 손실을 방지하고 게이트 라인의 면저항을 개선하기 위해 반사 방지막을 형성한 후 질소 분위기에서 어닐 공정을 실시할 수도 있는데, 하부 반사 방지막을 형성한 후, 절연막을 형성한 후, 상부 반사 방지막을 형성한 후 실시할 수 있다.
도 8을 참조하면, RIE 또는 MERIE 타입의 식각 장비에서 패터닝된 하드 마스크(209)를 마스크로 이용하여 제 4 도전막(208)을 식각하는데, 4∼10mT의 압력에서 Cl2/CF4/N2의 혼합 가스 또는 Cl2/SF6/N2의 혼합 가스를 이용하여 식각한다. 여기서, Cl2와 CF4는 6:1 내지 8:1의 비율로 혼합되도록 100∼140sccm의 Cl2와 10∼20sccm의 CF4를 유입한다. 그리고, Cl2와 SF6는 14:1 내지 16:1의 비율로 혼합되도록 100∼140sccm의 Cl2와 5∼10sccm의 SF6를 유입한다. 이때, 두 경우 모두 N2는 5∼20sccm 정도 유입시킨다. 한편, 제 4 도전막(208)의 식각 공정은 제 4 도전막(208)이 완전히 제거되는 시점을 EOP(End Of Point)으로 하여 실시하는데, EOP 시간보다 20∼50% 과도 식각을 실시하여 국부적으로 잔류하는 제 4 도전막(208)을 완전히 제거한다. 따라서, 도 8(a)에 도시된 바와 같이 A-A' 라인 상에는 패터닝된 하드 마스크막(209)에 의해 제 4 도전막(208)이 패터닝되지만, 도 8(b)에 도시된 바와 같이 및 B-B' 라인 상에는 제 4 도전막(208)이 완전히 제거된다.
도 9를 참조하면, 제 3 도전막(207)을 식각하는데, 제 3 도전막(207)을 완전히 제거하지 않고 유전체막(206)이 노출될 때 식각 공정을 정지하고 제 3 도전막(207) 두께에 대해 20∼30% 정도의 과도 식각만 진행하여 제 3 도전막(207)을 잔류시킨다. 이때의 식각 공정은 30∼70mT의 압력에서 HBr과 O2가 35:1 내지 40:1로 혼합된 가스를 이용하여 실시하는데, HBr은 100∼200sccm 정도 유입시키고 O2는 1∼5sccm 정도 유입시킨다. 이에 따라 도 9(a)에 도시된 바와 같이 A-A' 라인 상에는 제 3 도전막(207)이 패터닝되어 유전체막(206)이 노출되지만, 도 9(b)에 도시된 바와 같이 B-B' 라인 상에는 제 3 도전막(207)이 20∼30% 정도의 과도 식각되어 제 2 도전막(205) 및 그 상부의 유전체막(206)이 돌출된 형태로 잔류하게 된다. 이러한 공정으로 제 3 도전막(207)을 패터닝하게 되면 플로팅 게이트 패턴과 플로팅 게이트 패턴 사이에 잔류하는 제 3 도전막(207)을 완전히 제거하기 위해 무리한 과도 식각을 실시하게 됨으로써 유발될 수 있는 프로파일 언더컷의 발생을 방지할 수 있다.
도 10을 참조하면, 산화막과 폴리실리콘막의 식각 선택비가 1:1 내지 1.5:1인 조건을 사용하여 유전체막(206)을 식각하는데, 식각 공정은 3∼6mT의 압력에서 CF4를 50∼150sccm 정도의 유입시키고 50∼150W의 바이어스 파워와 300∼400W의 소오스 파워를 인가하여 실시한다. 이에 의해 도 10(a)에 도시된 바와 같이 A-A' 라인 상에는 유전체막(206)이 제거되면서 제 2 도전막(205)이 일부 식각되고, 도 10(b)에 도시된 바와 같이 B-B' 라인 상에는 노출된 유전체막(206)이 일부 식각되면서 제 3 도전막(207) 및 제 2 도전막(205)가 일부 식각된다. 즉, B-B' 라인 상에서는 제 2 도전막(205) 상부에 존재하는 유전체막(206)이 제거된 후 제 3 도전막(207)과 제 2 도전막(205)이 500∼1200Å 정도의 두께로 잔류하도록 식각 공정을 실시한다. 이러한 공정에 대하여 종래에는 등방성 식각 특성을 확보하여 플로팅 게이트 측벽에 존재하는 유전체막을 제거하게 되는데, 이때에는 두가지 문제점이 발생하게 된다. 먼저, 제 2 도전막의 두께만큼 존재하는 유전체막을 제거하기 위해 식각 타겟을 증가하게 되면 하드 마스크막이 손실되기 때문에 손실되는 두께만큼 하드 마스크막의 두께를 증가시켜야 하고, 이는 하드 마스크막을 패터닝할 때 감광막 마진이 줄어드는 문제점을 발생시킨다. 그리고, 필드 산화막의 손상이 심해져서 터널 산화막이 손상되는 문제점이 있다. 그러나, 본 발명에서는 유전체막을 식각할 때 산화막과 폴리실리콘막의 식각 선택비가 1:1 내지 1.5:1인 조건을 사용함으로써 유전체막과 플로팅 게이트 패턴과 플로팅 게이트 패턴 사이에 존재하는 제 3 도전막을 쉽게 제거할 수 있으므로 식각 타겟 증가에 대한 하드 마스크막 손 실과 필드 산화막 손실을 최소화할 수 있게 된다.
도 11을 참조하면, 산화막 선택비가 100:1 이상인 조건으로 식각 공정을 실시하여 잔류하는 제 3 도전막(207)을 제거함으로써 하드 마스크막(209)의 손상과 소자 분리막(202)의 손상을 최소화한다. 이때의 식각 공정은 20∼50mT의 압력에서 HBr/O2/He가 70:1:30 내지 80:1:40의 비율로 혼합되도록 100∼200sccm의 HBr, 1∼5sccm의 O2, 50∼100sccm의 He를 유입시키고, 100∼200W의 바이어스 파워를 인사하여 실시한다. 이에 의해 도 11(b)에 도시된 바와 같이 B-B' 라인 상의 제 3 도전막(207)이 완전히 제거하는 동시에 유전체막(206) 및 제 2 도전막(205)가 일부 식각되면서 소자 분리막(202)이 일부 리세스되고, 도 11(a)에 도시된 바와 같이 A-A' 라인 상에서는 제 2 도전막(205)이 일부 식각된다.
도 12를 참조하면, 산화막과 폴리실리콘막의 식각 선택비가 1:1 내지 1.5:1인 조건을 사용하여 제 2 도전막(205) 및 유전체막(206)을 제거한다. 이때, 제 1 도전막(204)을 100∼300Å 정도의 두께로 잔류하도록 하는데, 그 이유는 유전체막(206)의 식각 선택비 부족으로 인한 반도체 기판(201)의 식각 손상을 방지하기 위함이다. 이때의 식각 공정은 4∼10mT의 압력에서 CF4를 10∼200sccm 유입시키고 50∼200W의 바이어스 파워와 300∼700W의 소오스 파워를 인가하여 실시한다. 한편, 제 1 도전막(204)과 제 2 도전막(205) 사이에 자연 산화막이 존재할 수 있는데, 산화막과 폴리실리콘막의 선택비가 1:1 내지 1.5:1인 공정을 사용하지 않으면 제 2 도전막(205)과 제 1 도전막(204)의 계면에서 식각이 정지되어 게이트 하부 프로파일은 테일이 생기는 문제가 발생할 수 있다. 이에 의해 도 12(a)에 도시된 바와 같이 A-A' 라인 상에서는 제 2 도전막(205)이 완전히 제거되어 제 1 도전막(204)이 노출되고, 도 12(b)에 도시된 바와 같이 B-B' 라인 상에서는 유전체막(206) 및 제 2 도전막(205)가 제거되어 하부 구조, 즉 소자 분리막(202) 및 제 1 도전막(204)이 노출된다.
도 13을 참조하면, 잔류하는 제 2 도전막(205) 및 제 1 도전막(204)을 제거한다. 이 공정은 도전막과 산화막의 식각 선택비가 10:1 내지 20:1인 조건으로 실시하는데, 150∼200sccm의 HBr과 50∼150sccm의 He를 유입시키고 150∼300W의 바이어스 파워와 300∼600W의 소오스 파워를 인가하여 실시한다. 한편, 이때의 식각 타겟은 반도체 기판(201)과 소자 분리막(202)의 유효 두께를 감안하여 소자 분리막(202) 유효 두께의 30∼50% 정도 과도 식각하는 것이 바람직하다. 이와 더불어 중요한 것은 소자 분리 공정에 사용되는 제 1 도전막(204)과 소자 분리막(202)이 단차에 따른 유전체막(205) 펜스로 인한 도전막 스트링거를 제거할 목적으로 종래의 식각 조건과 달리 기판 터널 산화막과의 선택비를 이용한다.
한편, 상기에서 도 7 내지 도 13을 이용하여 설명된 각각의 공정에서 해당 공정에 사용된 식각 가스는 그 다음 공정을 실시하기 전에 식각 장비내에서 배출된 후 해당 공정을 실시하기 위한 식각 가스가 유입되어 식각 공정이 진행된다. 그리고, 압력이나 바이어스 또한 해당 공정에서 사용되는 조건으로 조절된다.
상술한 바와 같이 본 발명에 의하면 한번의 건식 식각 공정에 의해 콘트롤 게이트와 플로팅 게이트를 동시에 형성함으로써 공정 시간을 줄일 수 있으며, 일원화된 식각 공정으로 후세정 공정을 실시하지 않기 때문에 공정 개선 효과가 크다. 또한, 한번의 건식 식각 공정을 통한 공정 관리로 식각 챔버 파티클로 인한 게이트 브리지에 의한 불량을 더욱더 안정적으로 개선할 수 있으며, 공정 감소로 인한 원가 절감 효과와 디바이스의 수율에 보다 안정적인 특성을 확보할 수 있게 된다. 그리고, 세번의 건식 식각을 통한 게이트 프로파일 형성시 후처리 세정 공정으로 인한 하드 마스크 손상과 유전체막 손상으로 인한 문제점과 게이트 프로파일 손상을 근본적으로 개선할 수 있으므로 게이트 식각 공정 마진 개선 및 유전막 인터페이스 게이트 CD 효율을 극대화할 수 있으므로 게이트 라인 면저항 개선 및 게이트 브리지 개선에 매우 효과적이다.
Claims (18)
- 반도체 기판 상부에 터널 산화막 및 제 1 도전막을 형성한 후 쉘로우 트렌치 아이솔레이션 공정을 실시하여 활성영역과 필드 영역을 확정하는 소자 분리막을 형성하는 제 1 단계;전체 구조 상부에 제 2 도전막을 형성한 후 제 2 도전막 및 제 1 도전막을 패터닝하여 플로팅 게이트 패턴을 형성하는 제 2 단계;전체 구조 상부에 유전체막, 제 3 도전막, 제 4 도전막 및 하드 마스크막을 형성한 후 하드 마스크막을 패터닝하는 제 3 단계;상기 제 4 도전막을 과도 식각하여 제거하는 제 4 단계;상기 제 3 도전막을 식각하여 활성 영역상에서는 유전체막이 노출되도록 하고, 필드 영역상에서는 상기 제 3 도전막의 두께에 대해 과도 식각을 실시하여 상기 유전체막을 노출시키는 제 5 단계;상기 유전체막을 식각하여 상기 활성 영역상에서는 상기 제 2 도전막이 일부 식각되고, 상기 필드 영역상에서는 노출된 상기 유전체막이 제거되면서 상기 제 3 도전막 및 제 2 도전막을 일부 식각되도록 하는 제 6 단계;상기 필드 영역상에 잔류하는 상기 제 3 도전막을 제거하는 제 7 단계;상기 활성 영역상의 상기 제 2 도전막을 식각하는 동시에 상기 필드 영역상에 잔류하는 상기 유전체막 및 제 2 도전막을 제거하는 제 8 단계;상기 제 1 도전막을 제거하는 제 9단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 하드 마스크막은 절연막과 반사 방지막의 적층 구조로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 하드 마스크막은 반사 방지막, PE-TEOS막 및 반사 방지막의 적층 구조, 반사 방지막, PE 질화막 및 반사 방지막의 적층 구조, PE-TEOS막과 반사 방지막의 적층 구조 및 질화막과 반사 방지막의 적층 구조중 하나의 구조로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 하드 마스크막은 80 내지 150mT의 압력에서 CF4/CHF3/O2 혼합 가스 또는 CF4/CHF3 혼합 가스를 이용한 식각 공정으로 패터닝하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 CF4와 CHF3는 1.5:1 내지 3:1의 비율로 혼합되도록 60 내지 90sccm의 CF4와 20 내지 50sccm의 CHF3를 유입하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 CF4와 CHF3는 1:1.5 내지 1:3의 비율로 혼합되도록 20 내지 50sccm의 CF4와 60 내지 90sccm의 CHF3를 유입하는 플래쉬 메모리 소자의 제조 방법.
- 제 3 항에 있어서, 상기 반사 방지막을 형성한 후 질소 분위기에서 어닐 공정을 실시하는 단계를 더 실시하는 플래쉬 메모리 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 제 4 단계는 4 내지 10mT의 압력에서 Cl2/CF4/N2의 혼합 가스 또는 Cl2/SF6/N2의 혼합 가스를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 Cl2와 CF4는 6:1 내지 8:1의 비율로 혼합되도록 100 내지 140sccm의 Cl2와 10 내지 20sccm의 CF4를 유입하고, 5 내지 20sccm의 N2 를 유입하는 플래쉬 메모리 소자의 제조 방법.
- 제 9 항에 있어서, 상기 Cl2와 SF6는 14:1 내지 16:1의 비율로 혼합되도록 100 내지 140sccm의 Cl2와 5 내지 10sccm의 SF6를 유입하고, 5 내지 20sccm의 N2 를 유입하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 5 단계는 30 내지 70mT의 압력에서 HBr과 O2가 혼합된 가스를 이용하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 HBr과 O2는 35:1 내지 40:1로 혼합되도록 100 내지 200sccm의 HBr과 1 내지 5sccm의 O2를 유입시키는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 6 단계는 3 내지 6mT의 압력에서 CF4를 50 내지 150sccm 유입시키고 50 내지 150W의 바이어스 파워와 300 내지 400W의 소오스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 7 단계는 20 내지 50mT의 압력에서 HBr/O2/He의 혼합 가스를 이용하고 100 내지 200W의 바이어스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 HBr/O2/He는 70:1:30 내지 80:1:40의 비율로 혼합되도록 100 내지 200sccm의 HBr, 1 내지 5sccm의 O2, 50 내지 100sccm의 He를 유입시키는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 8 단계는 4 내지 10mT의 압력에서 CF4를 10 내지 200sccm 유입시키고 50 내지 200W의 바이어스 파워와 300 내지 700W의 소오스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 9 단계는 150 내지 200sccm의 HBr과 50 내지 150sccm의 He를 유입시키고 150 내지 300W의 바이어스 파워와 300 내지 600W의 소오스 파워를 인가하여 실시하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077246A KR100562674B1 (ko) | 2003-11-03 | 2003-11-03 | 플래쉬 메모리 소자의 제조 방법 |
| JP2004182821A JP4707972B2 (ja) | 2003-11-03 | 2004-06-21 | フラッシュメモリ素子の製造方法 |
| US10/872,725 US7259067B2 (en) | 2003-11-03 | 2004-06-21 | Method for manufacturing flash memory device |
| DE102004030172A DE102004030172A1 (de) | 2003-11-03 | 2004-06-22 | Verfahren zum Herstellen von Flash-Speicherbauelementen |
| TW093119315A TWI258845B (en) | 2003-11-03 | 2004-06-30 | Method for manufacturing flash memory device |
| CNB2004100922212A CN1323425C (zh) | 2003-11-03 | 2004-11-03 | 制造闪存装置的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077246A KR100562674B1 (ko) | 2003-11-03 | 2003-11-03 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050042543A KR20050042543A (ko) | 2005-05-10 |
| KR100562674B1 true KR100562674B1 (ko) | 2006-03-20 |
Family
ID=34545700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030077246A KR100562674B1 (ko) | 2003-11-03 | 2003-11-03 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7259067B2 (ko) |
| JP (1) | JP4707972B2 (ko) |
| KR (1) | KR100562674B1 (ko) |
| CN (1) | CN1323425C (ko) |
| DE (1) | DE102004030172A1 (ko) |
| TW (1) | TWI258845B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833443B1 (ko) | 2006-05-29 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714273B1 (ko) * | 2005-08-22 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치의 버팅 콘택 형성방법 |
| EP1786036A1 (en) * | 2005-11-11 | 2007-05-16 | STMicroelectronics S.r.l. | Floating gate non-volatile memory cell and process for manufacturing |
| KR100810417B1 (ko) * | 2005-11-28 | 2008-03-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100672119B1 (ko) * | 2005-12-12 | 2007-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 형성 방법 |
| KR100799860B1 (ko) * | 2005-12-23 | 2008-01-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| KR100650857B1 (ko) * | 2005-12-23 | 2006-11-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100771418B1 (ko) * | 2006-03-31 | 2007-10-30 | 주식회사 엑셀반도체 | 자기 정렬형 플래시 메모리 셀의 제조 방법 |
| KR100870339B1 (ko) * | 2006-06-29 | 2008-11-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100800379B1 (ko) * | 2006-08-29 | 2008-02-01 | 삼성전자주식회사 | 비휘발성 메모리 소자의 게이트 제조방법 |
| US7589005B2 (en) * | 2006-09-29 | 2009-09-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of forming semiconductor structures and systems for forming semiconductor structures |
| JP2008098281A (ja) * | 2006-10-10 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| KR100870293B1 (ko) * | 2007-03-05 | 2008-11-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR101001466B1 (ko) * | 2007-03-06 | 2010-12-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| KR101683072B1 (ko) | 2010-09-13 | 2016-12-21 | 삼성전자 주식회사 | 반도체 소자의 형성 방법 |
| CN103681302B (zh) * | 2012-09-25 | 2016-07-27 | 南亚科技股份有限公司 | 选择性蚀刻方法 |
| CN104157559A (zh) * | 2013-05-14 | 2014-11-19 | 中芯国际集成电路制造(上海)有限公司 | 控制栅及浮栅的制作方法 |
| CN103887224B (zh) * | 2014-03-20 | 2017-01-11 | 上海华力微电子有限公司 | 一种形成浅沟槽隔离的方法 |
| CN105448923A (zh) * | 2014-08-07 | 2016-03-30 | 旺宏电子股份有限公司 | 半导体元件及其制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183169A (ja) * | 1991-12-27 | 1993-07-23 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
| JP2000357682A (ja) * | 1999-04-14 | 2000-12-26 | Seiko Epson Corp | 表面処理方法および装置 |
| KR100331556B1 (ko) * | 1999-10-05 | 2002-04-06 | 윤종용 | 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법 |
| JP2001148430A (ja) * | 1999-11-19 | 2001-05-29 | Nec Corp | 不揮発性半導体記憶装置 |
| KR20010066386A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 플래시 메모리의 게이트전극 제조방법 |
| JP4068286B2 (ja) * | 2000-06-30 | 2008-03-26 | 株式会社東芝 | 半導体装置の製造方法 |
| KR20020048616A (ko) | 2000-12-18 | 2002-06-24 | 윤종용 | 플래시 메모리 장치의 게이트 패턴 형성 방법 |
| US6563736B2 (en) * | 2001-05-18 | 2003-05-13 | Ibm Corporation | Flash memory structure having double celled elements and method for fabricating the same |
| KR20020096610A (ko) | 2001-06-21 | 2002-12-31 | 삼성전자 주식회사 | 플로팅 게이트를 갖는 불휘발성 메모리 장치 및 그 제조방법 |
| CN1192439C (zh) * | 2001-06-25 | 2005-03-09 | 旺宏电子股份有限公司 | 一种闪存的结构 |
| JP2003077900A (ja) * | 2001-09-06 | 2003-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
| KR100406177B1 (ko) * | 2001-11-23 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| JP2003309107A (ja) * | 2002-04-12 | 2003-10-31 | Tokyo Electron Ltd | 積層膜のエッチング方法 |
| KR20050009642A (ko) | 2003-07-18 | 2005-01-25 | 주식회사 하이닉스반도체 | 플래시 소자의 제조 방법 |
-
2003
- 2003-11-03 KR KR1020030077246A patent/KR100562674B1/ko active IP Right Grant
-
2004
- 2004-06-21 US US10/872,725 patent/US7259067B2/en active Active
- 2004-06-21 JP JP2004182821A patent/JP4707972B2/ja not_active Expired - Lifetime
- 2004-06-22 DE DE102004030172A patent/DE102004030172A1/de not_active Ceased
- 2004-06-30 TW TW093119315A patent/TWI258845B/zh active
- 2004-11-03 CN CNB2004100922212A patent/CN1323425C/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833443B1 (ko) | 2006-05-29 | 2008-05-29 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050042543A (ko) | 2005-05-10 |
| CN1323425C (zh) | 2007-06-27 |
| US20050095784A1 (en) | 2005-05-05 |
| JP4707972B2 (ja) | 2011-06-22 |
| JP2005142525A (ja) | 2005-06-02 |
| DE102004030172A1 (de) | 2005-06-02 |
| TW200516725A (en) | 2005-05-16 |
| CN1614751A (zh) | 2005-05-11 |
| TWI258845B (en) | 2006-07-21 |
| US7259067B2 (en) | 2007-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100562674B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100898678B1 (ko) | 반도체 소자의 제조방법 | |
| US20060141766A1 (en) | Method of manufacturing semiconductor device | |
| KR100954107B1 (ko) | 반도체 소자의 제조방법 | |
| US7396738B1 (en) | Method of forming isolation structure of flash memory device | |
| US7262122B2 (en) | Method of forming metal line in semiconductor memory device | |
| US7413960B2 (en) | Method of forming floating gate electrode in flash memory device | |
| KR20030053320A (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR101001466B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR20050066879A (ko) | 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법 | |
| KR100986899B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101038378B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR100554835B1 (ko) | 플래시 소자의 제조 방법 | |
| KR100505596B1 (ko) | 반도체 장치의 제조공정에 있어서 콘택 형성방법 | |
| KR100650815B1 (ko) | 플래쉬 메모리소자의 소자분리막 형성방법 | |
| KR100624947B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR20060118734A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20090123514A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20060122564A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20100019633A (ko) | 반도체 소자의 제조 방법 | |
| KR20080086185A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20040001945A (ko) | 콘택오픈결함을 방지할 수 있는 반도체소자 제조방법 | |
| KR20040008646A (ko) | 랜딩플러그콘택 구조를 갖는 반도체소자의 제조 방법 | |
| KR20090072084A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20080084037A (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140220 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150224 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160219 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170221 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180302 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20190305 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20200303 Year of fee payment: 15 |