TWI258845B - Method for manufacturing flash memory device - Google Patents

Description

1258845 坎、發明說明： 【發明所屬之技術領域】 本發明係關於一種絮& 1L 垔版夹閃§己憶體裝置的方法，更明搞 地說，係關於_ 確 ^ I &其中圖案化硬光罩並接著在單一 # 刻設備中執行要者在早勒 ,, 斤攸而形成控制閘極及浮動閘極的 快閃記憶體裝置之方法。 【先前技術】 /見在參考圖1的配置說明—種製造快閃記憶體裝置的傳 統方法。圖2A至圖6A顯示沿圖丨之線冬A，所取的斷面圖， 而圖2B至圖6B顯示沿圖1之線B-B，所取的斷面圖。 圖1為解說NAND型資料快閃記憶體裝置的配置圖。 NAND型資料快閃記憶體裝置包括隔離層，其用以將半導 體基板10隔離為半導體基板10上預定區域内的作用區域及 攔位區域’·浮動閘極FG，其一部分係與隔離層2〇重疊，其 中浮動閘極FG係形成於作用區域上；以及一控制閘極cg， 其係形成為與浮動閘極FG相交。 圖2A至6A以及圖2B至6B為解釋相關技術中製造快閃記 憶體裝置方法的問題之斷面圖。圖2A至圖6A為沿圖1之線 A-A’所取的斷面圖，而圖2B至圖6B為沿圖1之線B-Bf所取的 斷面圖。 參考圖2A及圖2B，隧道氧化物層1〇3及第一導電層1〇4係 形成於半導體基板101上。接著實施自我對準淺溝渠隔離 (以下稱為「SASTI」）程序，以形成隔離層1〇2。第二導電 層105係形成於整個結構上。圖案化第二導電層105以形成 94133.doc 1258845 具有第一導電層1〇4及篦一 —導電層105的浮動閘極圖案。 〇N〇結構之介電層丨 弟二導電層107、以及第四導雷 層係形成於整個处 夺電 ° 。將硬光罩層109形成於第四導 %層108上之後，勃许祜 仃使用光罩形成閘極電極的圖案化程 序，以圖案化硬光罩層1〇9。 參考圖3A及圖3B，依貪户 依罪如用硬光罩層1〇9的蝕刻程序， 餘刻第四導電層1〇8及第二 笛_ 弟—v电層107。雖然作用區域中的 V電層107彳寸以剝離，但是形成於攔位區域中的第三 電層m保留為與第二導電層1〇5之段差差不多。— a考圖4 A及4B，為剝離保留在搁位區域上的第三導電層 1〇7,需執行過度蝕刻程序。此時，暴露於作用區域中心 二導電層107將被過度蝕刻，從而導致底割(l)。換言之， 存在以下㈣：因為在過度钱刻帛間使作用以或中第三導 參考圖5，執行剝離〇NO結構之介電層1〇6的蝕刻程序。 此時，若第二導電層105係形成為超過2〇〇〇A的厚度以便確 保耦合比率，為了完全剝離介電層1〇6硬光罩層1〇8及隔離 層1 02之某部分會在過度蝕刻程序中遭到損壞。 參考圖6，蝕刻第二導電層105。在此程序中，亦蝕刻第 二導電層105下面的第一導電層104，從而隔離浮動閘極 電層1〇7之圖案化側㈣進，而導致裝置的電特性降低。 110。因此形成閘極電極，其中隧道氧化物層1〇3、隔離浮 動閑極110、介電層106、以及控制閘極107及ι〇8係被堆疊。 如以上所說明，製造快閃記憶體裝置的傳統方法具有以 下問題：大容量生產的限度因增加程序而很低，因為在一 94133.doc 1258845 :私序中執行控制問極的形成程序及浮動閑極的隔離程 ’亚且程序及裝備的管理因二倍蝕刻程序而比較困難。 此外，在現有低於256 M的快閃記憶體裝置中，第二增干 成為約5。°〜_ A的厚度。因此，可獨立於 極钱刻程序實施介電 兒㈢離^者增加取決於快閃記憶體裝 置之大容量儲存及較高整合的電靡，將第二導… 成為超過1500入的厚度’以便確保高輕合比率。因為必須 獨立執行二倍姓刻中剝離介電層的程序，所以需要更多的 程序時間。 幻 同時’傳統NAND型快閃記憶體裝置之閘極形成程序中的 1題W工制關鍵尺寸（cmical;⑶）及閘極線 中的閘極輪廓’以及透過複數個用以執行複數個程序的裝 備之缺陷管理。 、 ^極的取終關鍵尺寸問題導致臨界電壓變化以及片電阻 問題取決於耦合比率的變化以及快閃記憶體裝置的最終 關鍵尺寸。形成閘極線的程序之數量越大，則影響閉極線 關、建尺寸欠化的减之數量越大。結果，閘極線關鍵尺 寸的控制變成不可避免的問題。 卜閘極輪廓的控制問題很可能導致閘極輪廓的傾斜 或侧面輪廓的損壞，取決於三倍乾式㈣的實施。在當控 :問極經瀝乾式钱刻時曝露第二及第三導電層之側面的狀 態中，介電層經瀝齡+ ^ Μ , ^式餘刻並且下方導電層經瀝乾式蝕 刻。因此難以控制閘極輪廓。 此外纟確保快閃記憶體裝置的大容量生產限度及改善 94133.doc 1258845 裳置的產里中’因缺陷而起的產量減少為所有記憶體及非 記憶體產品中應加以解決的重要問題。藉由管理程序及裝 備或改善蝕刻狀況，可基本改善此點。然@，較佳地簡化 私序的數i以便減小曝光的影響。此係程序設定中最重 要的問題。 【發明内容】 本發明係關於一種製造快閃記憶體裝置的方法，其可解 決現有程序中較小程序限度及大容量生產限度方面的問 題，同時在問極形成程序中完全剝離介電層離，在該程序 中用作浮動閘極的第二導電層之厚度超過15〇oa。 、本發明之目的係、提供—種製造快閃記憶體裝置的方 法其中在早-姓刻設備中執行形成控制閑極及浮動問極 的钱刻程序’從而簡化程序，同時防止半導體基板的損壞。 根據本發明之較佳具體實施例，提供—種製造快閃記情 體裝置的方法’其包括：形成随道氧化物層及第_導電層 於半導體基板上，接著執行STI料以形μ義第—區域及 第二區域的隔離層之第一步驟；形成第二導電層於整個结 構上，接著圖案化第二導電層及第一導電層以形成浮動閘 極圖案之第二步驟；形成介電層、第三導電層、第四導電 層及硬光罩層於整個結構上，接著圖案化硬光罩層之第三 步驟；以及採用硬光罩層作為光罩在單—射彳設備中從第

四導電層名虫刻曼«一 iC Φ a /XA j弟冷电層，從而形成控制閘極及浮動閘 極之第四步驟。 此外，第四步驟包括以下步驟：過度#刻第四導電層； 94133.doc 1258845 崎三導電層以曝露第一區域上的介電層，並針對第二 導電層之厚度實施過度钱刻以曝露第二區域上的介電層- 姓刻介電層以曝露第-區域上第二導電層之某部分，^ 刻第三導電層及第二導電層之某部分，同時剝離第二 上介電層之某部分；剝離保留在第二區域上的第三導電 層；蝕刻第-區域上的第二導電層並同時剝離保留在第二 區域上的介電層及第二導電層；以及剝離第—導電層。 【貫施方式】 現在參考附圖說明依據本發明之較佳具體實施例。 圖1為解說_型資料快閃記憶體裝置的配置圖。 NAND型資料快閃記憶體裝置包括隔離層扇，其用以將半 導體基板_隔離為半導體基板⑽上預定區域内的作用區 ，及欄位區域；浮動閘極阳，其—部分係、與隔離層⑽重 疊’其中浮動閘極FG係形成於作用區域上；以及一控制閘 極CG ’其係形成為與浮動閘極相交。 圖7A至13A以及圖7B至13B為解釋製造依據本發明之快 閃記憶體裝置的方法之斷面圖。圖7A至圖UA為沿圖！之線 A-A·所取的斷面圖，而圖7B至圖ΠΒ為沿圖i之線B_B，所取 的斷面圖。在以上圖式中’圖7A及圖7B顯示圖案化硬光罩 層的程序，而圖8A至13A以及圖犯及13B顯示在相同裝備中 透過單一姓刻程序形成堆疊閘極電極的程序。圖8A至圖 13A以及圖8B及13B係因解釋之方便而加以獨立顯示，但是 為在單一姓刻設備中執行的連續程序。 參考圖7A及圖7B，隧道氧化物層203及第一導電層2〇4係 94133.doc 1258845 形成於半導體基板201上。接著實施SASTI以形成定義作用 區域及攔位區域的隔離層202。將第二導電層205形成於整 個結構上之後，圖案化第二導電層2〇5以形成具有第一導電 層204及第二導電層205的浮動閘極2 1 〇圖案。〇n〇結構之介 電層206、第三導電層207、以及第四導電層2〇8係形成於整 個結構上。將硬光罩層209形成於第四導電層2〇8上之後， 藉由採用形成閘極電極的光罩圖案化程序，可圖案化硬光 罩層209。依罪此程序，硬光罩層2〇9係在線A_A，上保留下 來，如圖7A所示，但是硬光罩層2〇9係在線B_B，上完全剝 離’如圖7B所示。 在以上圖式中，硬光罩層2〇9具有其中堆疊絕緣層及抗反 射層之結構。例如，堆疊結構可包括抗反射層、pe_te〇s 層及抗反射層之堆疊結構；抗反射層、電漿增強氮化物層 及抗反射層之堆疊結構；PE_TE〇M及抗反射層之堆叠結 構；以及氮化物層及抗反射層之堆疊結構之一者。此外， 在MERIE型敍刻設備中執行硬光罩層2〇9的兹刻程序。為改 善最終關鍵尺寸’可改變程序套件或可改善姓刻條件。此 T在私序套件中，可關閉中心注射器孔或可使用2至⑽ 注射器孔。而且矽插入環包括上矽整合型石英。

此外’改善蝕刻條件的方法包括採用壓力為80〜150mT 的CF4/CHF3/〇2混合氣，弋r 或4CHF3混合氣體，以便防止 ^罩層2G9之㈣程序中使用的光阻層之腐#。此時， 在使用CF4及CHF3的愔π τ π 90 ^ m ’可引人6G〜90咖的⑺及 的CH〜X便其細川至3:1的比率混合； 94133.doc 10 1258845 入20〜50 seem的CF4及60〜90 seem的CHF3，以便其係以1 i.5至1 : 3的比率混合。同時，為防止損壞第四導電層 的頂部並改善閘極線的片電阻，可在形成抗反射層之後於 氮氣大氣條件下實施退火程序。可在按順序形成下抗反射 層、絕緣層、以及上抗反射層之後執行退火程序。 參考圖8A及圖8B，在RIE或MERIE型蝕刻設備中採用圖 案化硬光罩層209作為光罩來蝕刻第四導電層2〇8。此時， 採用壓力為4〜10 CWCFjN1 2* CWWN1之混合氣體 來蝕刻第四導電層208。在此情況下，可引入1〇〇〜14〇 的Cl2&l〇〜20 sccm的CF4以便其係以6: 1至8:工的比率混 合。此外，可引入1〇〇〜14〇 sccn^cl2&5〜1〇 以 便其係以14 : 1至16 : 1的比率混合。在兩種情況下，引入 約5〜20 sccm的&。同時，採用將第四導電層2〇8完全剝離 為EOP(點端）的時間點來執行第四導電層2⑽的蝕刻程序。 藉由執行超過EOP時間20〜5〇%的過度蝕刻，可完全剝離局 部保留的第四#電層208。因此，第四導電層2〇8係由圖案 化光罩層209在線A-A，上圖案化，如圖8A所示；但第四導電 層208係在線B-B’上完全剝離，如圖8b所示。 餘刻第三導電層207。在此情況下，

參考圖9A及圖9B 當曝露介電層206而未穿令毛丨純_ ^ 不凡王剝離弟三導電層207時，可停止 姓刻程序，並且針對第-道 訂弟二導電層2〇7的厚度僅執行約 採用其中在30〜70 mT的壓力 /t匕合之氣體來執行飯刻程序 1 0〜j 〇 %的過度姓刻，以禪楚一 Λ 1更弟二導電層2〇7保留下來。此時 情況下以35 : 1至40 ·· 1的比率 2 在此情況下，引入約100〜200 94133.doc 1258845 seem的HBr並引入約1〜5sccn^〇2。因此，圖案化第三導電 層207並因而在線A_A，上曝露介電層2〇6，如圖从所^ ’但 是在線Β·Β，上過度㈣第三導電層2()7約2()〜⑽，如圖犯 所示’因此第二導電層2〇5及其上的介電層2()6保留為^出 形狀。若透過此程序來圖案化第三導電層2〇7，則可以防止 產生可由不合理的過度蝕刻所引起的輪廓底割，以便完全 剝離保留在浮動閑極圖案與浮動閑極圖案之間的第三= 層 207。 參考圖1〇Α及刚，在氧化物層與多晶石夕層之姓刻速率的 選擇性比率為1 : 1至h5: 1的條件下钱刻介電層206。在此 情況下’藉由引入約5〇〜150 Sc⑽的壓力為3〜6 mT的CF4 ’ 並施加5G〜15G W的偏壓功率及W的電源功率，可 執行名虫刻程序。因此，因兔装户 口此U為者在線冬八，上剝離介電層2〇6， 所以可姓刻第二導雪層？ 。瑨之一部分，如圖10A所示。因為 在線B-B’上蝕刻曝露介電層 电滑206之某部分，所以可蝕刻第三 導電層2〇7及第二導電層2〇5之都八 电曰ϋ5之邛分，如圖10B所示。換言 之，在剝離保留在第二導電^^ 夺电增205上的介電層206之後，在 線Β-Β’上執行蝕刻程序 斤便弟二導電層207及第二導電層 205保留約5〇〇〜12〇〇 Α^ 的子度。在先前技術中，藉由確保各 向敍刻特性來剝離存在 於動閑極之側壁上的介電層。在 此情況下，會出現-個門 、， 個問通。百先，若增加蝕刻目標以便 剝離現有介電層達金第― … 、弟一 V電層之厚度一樣多，則會損失 硬光罩層。因此必雷 广 而曰加與知失厚度一樣多的硬光罩層之 厚度。此導致以下問題·去 靖·田圖案化硬光罩層時，會減小光 94133.doc -12- 1258845 阻層限度。料，存在另-問題:因為欄位氧化物層之損 壞變得嚴重’所以會損壞随道氧化物層。然而在本發明中: 為使用^下條件.當⑽丨介電層時使用，氧化物層盘多 晶石夕層之㈣選擇性比率為1:1η5:ι，所以可輕易地 剝離存在於介電層與浮__案及浮動閘極圖案之間的 第三導電層。因此可最小化取決於姓刻目標之增加的硬光 罩層之損壞以及攔位氧化物層之損壞。 參考圖11A及圖11B，藉由在氧化物層之選擇性比率超過 1〇〇 · 1的條件下執行則程序，可剝離其餘的第三導電層 207,因此可最小化硬光罩層2〇9及隔離層2〇2之損壞。在此 情況下’姓刻程序包括引入⑽〜⑽^⑽的撕“七咖 的〇2、以及50〜1〇〇 sccrr^ He，以便在2〇〜5〇 mT的壓力情況 下以70: 30至80: 1:4〇的比率混合HBr/〇2/He，並施加 100〜200 w的偏壓功率。因此，如圖11B所示，雖然在線B_Bf 上完全剝離第三導電層207，但是可蝕刻介電層2〇6及第二 導電層205之部分，並使隔離層2〇2之一部分凹進。如圖UA 所示’在線A-A’上蝕刻第二導電層205之一部分。 爹考圖12A及12B，在氧化物層與多晶矽層之蝕刻速率的 選擇性比率為1 : 1至1.5 : 1的條件下剝離第二導電層2〇5 及介電層206。此時，第二導電層205之厚度保留為約 100〜3 00 A。原因係為防止因介電層206之低蝕刻選擇性比 率而起的半導體基板20 1之蝕刻損壞。在此情況下，蝕刻程 序包括引入壓力為4〜10 mT之10〜2 00 seem的CF4，並施加 50〜200 W的偏壓功率及300〜700 W的電源功率。 94l33.doc -13 - 1258845 同日自然氧化物層可存在於第一導電層2〇4與第二導電 層205之間。若並未使用氧化物層與多晶矽層之選擇性比率 為1 : 1至1.5 : 1的程序，則可在第二導電層2〇5與第一導電 層204之間的介面處停止^虫刻。結果，會出現問極底部輪廊 具有尾狀物的問題。因此，如圖12A所示，在線α_α，上完全 剝離第二導電層205，以便曝露第一導電層204。如圖12Β 所示，在線Β-Β，上剝離介電層2〇6及第二導電層2〇5，以便 曝露底部結構，即隔離層2〇2及第一導電層2〇4。 參考圖13Α及圖13Β，剝離其餘的第二導電層2〇5及第一 導電層204。在導電層與氧化物層之蝕刻選擇性比率為1〇:工 至20: 1的條件下實施此程序。此程序包括引入丨5〇〜2〇〇 seem的11汾及50〜150 sccm的He，並施加15〇〜3〇〇 w的偏壓 功率及300〜600 W的電源功率。此時，考量到半導體基板2〇1 及隔離層202之有效厚度，較佳地過度敍刻钱刻目標約 30〜50%的隔離層202之有效戽声。士々k 、，儿也 旁又与度此外，亚非像傳統蝕刻 條件一樣’使用用於隔離料的基板隧道氧化物層及第一 導電層204及隔離層2〇2之選擇性比率，以便視㈣步驟而 剝離因介電層205籬而起的導電層長條。 同時，在參考圖7至圖i 3說明的個別程序中，從_設備 中排出用於各程序的蝕刻氣體，然後執行下一程序。引入 實施對應程序的姓刻氣體之後’可實施钱刻程序。亦將麼 力或偏壓控制為用於對應程序的條件。 依據以上說明的本發明 同時形成控制閘極及浮動 藉由利用單一乾式蝕刻程序而 閘極’可減少程序時間。因為並 94I33.doc 1258845 料過單-㈣程序執行後清理料，所以可極大地改善 私序此外’透過依Λ單—乾式敍刻程序的程序管理，可 以進-步穩定地改善因由蝕刻程序室粒子引起的閘極橋接 而起的故障。透過減少的程序可減小成本價格，而且可確 保裝置產量的穩定龍。此外，可基本改善因硬光罩及介 電層之損壞而起的問題’以及當透過三倍乾式蝕刻形成閘 極輪靡—，因後清理程序而起的閘極輪康之損壞。因此可 以改善閘極蝕刻程序限度’ 1最大化介電介面閘極⑶效 率。因此’可改善閘極線片電阻並改善閘極橋接。 雖然已參考較佳具體實施例進行以上說明，但是應瞭解 熟習此項技術者可對本發明進行改變及修改，而不脫離本 發明之精神及範疇以及所附申請專利範圍。 【圖式簡單說明】 圖1為解說快閃記憶體裝置的配置圖； 圖2Α至6Α為沿圖1之線Α_Α’所取的斷面圖，而圖2Β至圖 6Β為沿圖丨之線Β_Β’所取的斷面圖，其用以解釋製造相關技 術中的快閃記憶體裝置之方法；以及 圖7A至13A為沿圖1之線A-A，所取的斷面圖，而圖川至 13B為沿圖i之線B_B’所取的斷面圖，其用以解釋製造依據 本發明之快閃記憶體裝置的方法。 【圖式代表符號說明】 半導體基板 隔離層 隧道氧化物層 10 、 100 、 101 、 201 20 、 200 、 102 ' 202 103 、 203 94133.doc 1258845 104、 204、 105、 ‘ 205、 導 電 層 107、 207、 108、 •208 106、 206 介 電 層 109、 209 硬 光 罩 層 CG 控 制 閘 極 FG 浮動 閘 極 94133.doc - 16-

Claims (1)

1258845 拾、申請專利範圍： i 一種：於製造-快閃記憶體裝置的方法，其包括： -弟：步驟’其形成—隧道氧化物層及一第一導電層 ;半V體基板上，亚接著執行一淺溝渠隔離程序以形 成定義-第-區域及-第二區域的一隔離層； :第二步驟，其形成-第二導電層於整個結構上，並 接者圖案化該第二導電層及該第一導電層以形成一浮動 閘極圖案； -第三步驟’其形成一介電層、一第三導電層、一第 四導電層以及一硬光罩層於該整個結構上，並接著圖案 化該硬光罩層；以及 一第四步驟，其採用該硬光罩作為一光罩在一單一蝕 刻設備中從第四導電層蝕刻至第一導電層，纟中形成— 控制閘極及一浮動閘極。 2.如申請專利範圍第！項之方法，其中該硬光罩層具有一絕 緣層及一抗反射層之一堆疊結構。 3 .如申請專利範圍第2項之方法，其中該硬光罩層具有一抗 反射層、一 PE-TEOS層及一抗反射層之一堆疊結構；一抗 反射層、一電漿增強氮化物層及一抗反射層之一堆疊結 構；一 PE-TEOS層及一抗反射層之一堆疊結構；以及一氮 化物層及一抗反射層之一堆疊結構之一者。 4·如申請專利範圍第1項之方法，其中該硬光罩層係藉由一 餘刻程序，使用一壓力為80至150 mT的一 CF4/CHF3/〇2戍 CF4/CHF3混合氣體來圖案化。 94133.doc 1258845 5 . 如申請專利範圍第4 jg夕古·、土 因弟員之方去，其中在使用CF4及CHF3的 If況下60至90 seem的CF4以及2〇至5〇 “⑽的CHF3係引 入乂便以1.5 · 1至3 · 1的比率混合CFjChF3。 6. 如申請專利範圍第4項之方法，其中在使用化及c阳的 清況下引入20至50 sccn^cj；4以及6〇至9〇 的 係引入，以便以；1 : i 5 5 ] . 1L * •至1 · 3的比率混合cf4及CHF3。 7. 如申凊專利範圍第3項之方法，i、# 万套其進一步包括在形成該抗 反射層之後’在氮氣大氣條件下執行一退火程序之步驟。 &如申請專利範圍第旧之方法，其中該第四步驟包括 步驟： (a) 過度韻刻該第四導電層； (b) 钱刻該第：r莫带 、 層以曝露該第一區域上的該介電層 ，並針對該第三導雷 電3之一厚度執行過度蝕刻以曝露該 弟一區域上的該介電層； (C)蝕刻該介電層以膜f > +路該弟一區域上的該第二導電層 之一部分，並蝕刻哕莖-道+ a 層 ，同眛名I μ…二導電層及該第二導電層之部分 同寺剝離该第二區域 ^上的该介電層之一部分； (d) 剝離保留在該篦― 弟一&域上的該第三導電層； (e) 蝕刻該第—區域上 涵弟一守電層，亚同時剝離保 在Μ弟一區域上的兮人+ g 介電層及該第二導電層；以及 (f) 剝離5亥第一導電屏。 9. 申請專利範圍第8項 1π 、 去，其中該步驟（a)係採用一壓力 為4〜10 mT的一 r丨， 10 ^ Φ ^ ^ 4 N2或€12/81^/1^2混合氣體來實施。 10·如申凊專利範圍第9 x ，之方法，其中引入100至140 sccm 94133.doc 1258845 11. 12. 13. 14. 15. 16. 17. 18. 的〇12及10至20 seem的CF4係引入，以便以6 : 1至8 : 1的 比率混合C12&CF4，並引入5至20 seem的N2。 如申請專利範圍第9項之方法，其中1〇〇至140 seem的Cl2 及5至10 sccm的Sf6係引入，以便以14 : 1至16 : 1的比率 /t匕合Cl]及SF4’並引入5至20sccrr^N2。 申請專利範圍第8項之方法，其中該步驟（b)係採用一壓力 為30至7〇 mT的一HBr及〇2混合氣體來實施。 如申請專利範圍第12項之方法，其中1〇〇至200 seem的 HBr以及1至50 sccm的〇2係引入，以便以35 : 1至4〇 : 1的 比率混合HBr及〇2。 如申請專利範圍第8項之方法，其中藉由引入一壓力為3 至6 mT之50至150 seem的CF4，並施加50至150 W的偏壓 功率以及300至400 W的電源功率來實施。 申請專利範圍第8項之方法，其中該步驟（(：)係藉由採用一壓 力為20至50 mT的一 HBr/CVHe混合氣體來實施該步驟⑷。 如申請專利範圍第丨5項之方法，其中100至200 sccm的 HBr、1至5 sccn^〇2以及5〇至1〇〇 sccm的He係引入，以 便以 70 : 1 ·· 30至 80 ·· 1 : 40的比率混合HBr/02/He。 如申請專利範圍第8項之方法，其中該步驟（e)係藉由引入 £力為4至1〇 mT之至2〇〇 sccn^CF6，並施加5〇至2⑽ w的偏壓功率以及3〇〇至7〇〇 w的電源功率來實施。 如申睛專利範圍第8項之方法，其中該步驟⑴係藉由引入 15 0至200 sccm的HBr及5〇至15〇 sccrn的如，並施加15〇至 j〇ow的偏壓功率以及3〇〇至6〇〇〜的電源功率來實施。 94133.doc