CN105448923A - 半导体元件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004020 conductor Substances 0.000 claims abstract description 59
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000000994 depressogenic effect Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 66
- 239000000463 material Substances 0.000 claims description 43
- 230000002262 irrigation Effects 0.000 claims description 22
- 238000003973 irrigation Methods 0.000 claims description 22
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 238000007667 floating Methods 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 239000000377 silicon dioxide Substances 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000000428 dust Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- -1 boron ion Chemical class 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- DOTMOQHOJINYBL-UHFFFAOYSA-N molecular nitrogen;molecular oxygen Chemical compound N#N.O=O DOTMOQHOJINYBL-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
本发明是有关于一种半导体元件及其制造方法。所述半导体元件包括基底、第一介电层、第一导体层以及隔离结构。基底具有沟渠；第一介电层配置于相邻两个沟渠之间的基底上；第一导体层配置于第一介电层上；隔离结构位于沟渠中，包括平坦区与凹陷区，平坦区的上表面高于第一介电层的上表面。本发明的半导体元件及其制造方法能够提高栅极耦合比、减少相邻浮置栅极间的干扰，并且使半导体元件具有良好的可靠度。
Description
技术领域
本发明涉及一种半导体元件及其制造方法。
背景技术
随着半导体元件集成度的提高，元件尺寸不断地缩小。元件中每个构件的尺寸愈来愈小，彼此间的距离也愈来愈近。一般而言，元件与元件之间藉由隔离结构来彼此隔离。现今较常使用的隔离结构为浅沟渠隔离结构(shallowtrenchisolation，STI)。在记忆元件中，适当的浅沟渠隔离结构能提高栅极耦合比(gatecouplingratio，GCR)、减少相邻记忆元件间的干扰、同时使记忆元件具有良好的可靠度。
发明内容
本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其能够提高栅极耦合比、减少相邻记忆元件间的干扰,并且使半导体元件具有良好的可靠度，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括基底、多个第一介电层、多个第一导体层以及多个隔离结构。所述基底具有多个沟渠。所述第一介电层分别配置于相邻两个所述沟渠之间的所述基底上。所述第一导体层配置于所述第一介电层上。所述隔离结构位于所述沟渠中，每一隔离结构包括平坦区与凹陷区，所述平坦区的上表面高于所述第一介电层的上表面。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，其中所述凹陷区为U形、V形、梯形、乳头形、W形或阶梯形。
前述的半导体元件，其中所述凹陷区的底面低于所述平坦区的上表面，并且高于所述第一介电层的上表面。
前述的半导体元件，还包括：第二导体层以及第二介电层。所述第二导体层配置于所述第一导体层与所述隔离结构上；所述第二介电层配置于所述第一导体层与所述第二导体层之间以及所述隔离结构与所述第二导体层之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件的制造方法，包括：在基底上依序形成第一介电层与第一导体层。图案化所述第一导体层与所述第一介电层，并且在所述基底中形成多个沟渠。在所述沟渠中形成多个隔离材料层。移除部分所述隔离材料层，以形成多个隔离层，裸露出所述第一导体层的侧壁。移除部分所述隔离层，以形成多个隔离结构，每一隔离结构包括平坦区与凹陷区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件的制造方法，其中所述移除部分所述隔离层的步骤包括：在每一第一导体层的侧壁上形成第一衬间隙壁。以所述第一衬间隙壁为罩幕，蚀刻所述隔离层。移除所述第一衬间隙壁。
前述的半导体元件的制造方法，其中蚀刻所述隔离层的方法包括干式蚀刻法。
前述的半导体元件的制造方法，其中移除所述第一衬间隙壁的方法包括湿式蚀刻法。
前述的半导体元件的制造方法，还包括：在移除所述第一衬间隙壁之前，在所述第一衬间隙壁的侧壁形成第二衬间隙壁。以所述第一衬间隙壁以及所述第二衬间隙壁为罩幕，蚀刻部分所述隔离层。移除所述第一衬间隙壁与所述第二衬间隙壁。
前述的半导体元件的制造方法，其中移除部分所述隔离材料层的方法包括干式蚀刻法。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件及其制造方法至少具有下列优点及有益效果：本发明的半导体元件及其制造方法能够提高栅极耦合比、减少相邻浮置栅极间的干扰，并且使半导体元件具有良好的可靠度。
综上所述，本发明是有关于一种半导体元件及其制造方法。所述半导体元件包括基底、第一介电层、第一导体层以及隔离结构。基底具有沟渠；第一介电层配置于相邻两个沟渠之间的基底上；第一导体层配置于第一介电层上；隔离结构位于沟渠中，包括平坦区与凹陷区，平坦区的上表面高于第一介电层的上表面。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1A至图1H是根据本发明一实施例所绘示的半导体元件的制造流程的剖面示意图。
图2至图5是依照本发明其他实施例所绘示的半导体元件的剖面示意图。
图6A至图6B是根据本发明另一实施例所绘示的半导体元件的制造流程的剖面示意图。
图7A至图7D是根据本发明又一实施例所绘示的半导体元件的制造流程的剖面示意图
102、102a：基底
104、104a：第一介电层
106、106a：第一导体层
108：沟渠
110：隔离材料层
110a、710b、710c：隔离层
110b、210b、310b、410b、510b、610b、710d：隔离结构
111a：平坦区
111b、611b、711b：凹陷区
112：衬材料层
112a、618a、620a、718a、720a：衬间隙壁
114：第二介电层
116：第二导体层
θ：角度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
图1A至图1H是根据本发明一实施例所绘示的半导体元件的制造流程的剖面示意图。
请参阅图1A所示，在基底102上形成第一介电层104。基底102例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(semiconductoroverinsulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。基底102可以具有掺杂，基底102的掺杂可以是P型或N型。P型的掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子，例如是砷或是磷。
第一介电层104可以由单材料层构成。单材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料为介电常数低于4的介电材料,例如是氧化硅或氮氧化硅。高介电常数材料为介电常数高于4的介电材料,例如是氧化铝铪(HfAlO)、氧化铪(HfO2)、氧化铝(Al2O3)或氮化硅(Si3N4)。第一介电层104也可以是双层堆叠结构或是多层堆叠结构。双层堆叠结构例如是低介电常数材料与高介电常数材料所组成的双层堆叠结构(以低介电常数材料/高介电常数材料表示)，例如是氧化硅/硅氧化铪、氧化硅/氧化铪或是氧化硅/氮化硅。多层堆叠结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层堆叠结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/氧化铝/氧化硅。第一介电层104的形成方法例如是热氧化法或是化学气相沉积法。
之后，在第一介电层104上形成第一导体层106。第一导体层106的材质例如是掺杂多晶硅、多晶硅化金属或其组合的堆叠层、金属层或可应用的导体，形成方法例如是利用化学气相沉积法或是物理气相沉积法。
然后，请参阅图1B所示，图案化第一导体层106以及第一介电层104，形成第一导体层106a以及第一介电层104a，并于基底102a中形成多个沟渠108。图案化的方法可以在第一导体层106上形成图案化罩幕层(未绘示)。图案化罩幕层可以是单一材料层或是双层材料层，图案化罩幕层例如是图案化的光阻层。接着，以图案化罩幕层为罩幕，进行蚀刻工艺，蚀刻工艺包括非等向性蚀刻法，例如是干式蚀刻法。之后，移除图案化罩幕层。移除图案化罩幕层的方法例如是干式移除法、湿式移除法或其组合。
其后，请参阅图1C所示，在沟渠108中形成隔离材料层110。形成隔离材料层110的方法可以是在沟渠108以及第一导体层106a上形成绝缘材料。绝缘材料例如是氧化硅或是硼磷硅玻璃，其形成的方法例如是化学气相沉积法。之后，再利用化学机械研磨法(CMP)或回蚀刻法，移除第一导体层106a上的绝缘材料。
然后，请参阅图1C与图1D所示，进行回蚀刻工艺，移除沟渠108中部分的隔离材料层110，形成隔离层110a。隔离层110a的上表面低于第一导体层106a的上表面，并且高于第一介电层104a的上表面，裸露出第一导体层106a的侧壁。在一实施例中，隔离层110a的上表面与第一介电层104a的上表面之间的距离约为200埃至500埃。移除部分隔离材料层110的方法例如是干式蚀刻法。
接着，请参阅图1E所示，在基底102a上形成衬材料层112，覆盖所述第一导体层106a、所述第一导体层106a的侧壁以及所述隔离层110a。衬材料层112的材料与隔离材料层110的组成材料不同。衬材料层112可以为单层或多层。衬材料层112的材料包括氧化物、氮化物、氮氧化物、或氮氧碳化物，例如氧化硅、氮化硅、氮氧化硅或氮氧碳化硅。衬材料层112的形成方法例如是低温热氧化法、热氧化法、原子层沉积法或化学气相气相沉积法。衬材料层112的厚度例如是1纳米至20纳米。
其后，请参阅图1F所示，进行非等向性蚀刻工艺，以移除部分衬材料层112，在每一第一导体层106a的侧壁上形成衬间隙壁112a。接着，以衬间隙壁112a为罩幕，再次进行回蚀刻工艺，移除部分隔离层110a，形成隔离结构110b。移除隔离层110a的方法例如是干式蚀刻法。
接着，请参阅图1G所示，移除衬间隙壁112a，使沟渠108中的隔离结构110b的上表面裸露出来。移除衬间隙壁112a的方法包括湿式蚀刻法,例如使用氢氟酸。每一隔离结构110b具有平坦区111a与凹陷区111b。平坦区111a的上表面高于第一介电层104a的上表面200埃至500埃；凹陷区111b的底面低于平坦区111a的上表面，并且高于第一介电层104a的上表面。在一实施例中，凹陷区111b的宽度为2纳米至15纳米，并且具有邻接平坦区111a的侧壁，所述侧壁与平坦区111a的上表面的夹角θ为5度至178度。
其后，请参阅图1H所示，在基底102a上依序形成第二介电层114与第二导体层116。第二介电层114可为单层或多层，其材料包括氧化硅、氮化硅或其他绝缘材料，形成的方法例如是化学气相沉积法。第二导体层116的材料可与第一导体层106a相同或相异，例如是掺杂多晶硅、多晶硅化金属或其组合的堆叠层、金属层或可应用的导体，其形成方法例如是利用化学气相沉积法或是物理气相沉积法。
在本发明的其他实施例中，凹陷区可形成为多种形态，除图1G所示的U形，还可以藉由控制蚀刻条件、衬间隙壁的厚度等，形成诸如V形(图2)、梯形(图3)、乳头形(图4)、W形(图5)等形态。
图6A至图6B是根据本发明另一实施例所绘示的半导体元件的制造流程的剖面示意图。
请参阅图6A与图6B所示，在本发明另一实施例中，可在第一导体层106a的侧壁上依序形成第一衬间隙壁112a、第二衬间隙壁618a以及第三衬间隙壁620a，并在形成第一、第二以及第一衬间隙壁112a、618a以及620a之后，分别蚀刻所述隔离层，以形成阶梯状的隔离结构。更具体地说，在第一导体层106a的侧壁上形成第一衬间隙壁112a，并以第一衬间隙壁112a为罩幕，蚀刻隔离层。接着，在第一衬间隙壁112a的侧壁上形成第二衬间隙壁618a，并以第一衬间隙壁112a与第二衬间隙壁618a为罩幕，再次蚀刻隔离层。其后，在第二衬间隙壁618a的侧壁上形成第三衬间隙壁620a，并以第一衬间隙壁112a、第二衬间隙壁618a以及第三衬间隙壁620a为罩幕，再次蚀刻所述隔离层。接着，移除第一衬间隙壁612a、第二衬间隙壁618a以及第三衬间隙壁620a，形成具有阶梯形凹陷区611b的隔离结构610b(图6B)。
图7A至图7D是根据本发明又一实施例所绘示的半导体元件的制造流程的剖面示意图。
请参阅图7A所示，在又一个实施例中，在第一导体层106a的侧壁上形成第一衬间隙壁112a，并以第一衬间隙壁112a为罩幕，蚀刻隔离层，以形成具有一阶凹陷区的隔离层710b。
接着，请参阅图7A与图7B所示，移除第一衬间隙壁112a。重新在第一导体层106a的侧壁上形成第二衬间隙壁718a，并以第二衬间隙壁718a为罩幕，再次蚀刻隔离层710b，以形成具有两阶凹陷的隔离层710c。
其后，请参阅图7B与图7C所示，移除第二衬间隙壁718a。重新在第一导体层106a的侧壁上形成第三衬间隙壁720a，并以第三衬间隙壁720a为罩幕，再次蚀刻隔离层710c，以形成具有三阶凹陷的隔离结构710d。
接着，请参阅图7C与图7D，移除第三衬间隙壁720a，裸露出具有三阶阶梯形凹陷区711b的隔离结构710d。
请再次参阅图1H所示，本发明实施例的半导体元件位于基底102上,其包括第一导体层106a、第一介电层104a、隔离结构110b、第二介电层114以及第二导体层116。
基底102具有多个沟渠108。多个第一介电层104a分别配置于相邻两个沟渠108之间的基底102上。第一介电层104a可以做为穿隧介电层。第一导体层106a位于第一介电层104a上，可以做为半导体元件的浮置栅极。
第二导体层116覆盖第一导体层106a，并且覆盖隔离结构110b，可以做为半导体元件的控制栅极。第二介电层114位于第一导体层106a与第二导体层116之间以及隔离结构110b与上述第二导体层116之间，可以做为栅间介电层。
多个隔离结构110b位于第一导体层106a两侧基底102a的沟渠108之中，用以隔离相邻的两个元件。每一隔离结构110b包括平坦区111a与凹陷区111b，平坦区111a的上表面高于第一介电层104a的上表面200埃至500埃，凹陷区111b的底面低于平坦区111a的上表面，并且高于第一介电层104a的上表面。凹陷区111b可以为U形、V形、梯形、乳头形、W形或阶梯形，宽度为2纳米至15纳米，并且具有邻接平坦区111a的侧壁。所述侧壁与平坦区111a的上表面的夹角θ为5度至178度。
综上所述，本发明藉由形成衬间隙壁以及蚀刻工艺可形成具有凹陷区的隔离结构，藉此提高栅极耦合比、减少相邻浮置栅极间的干扰、同时使元件具有良好的可靠度。并且本发明的制造工艺能够与现有工艺整合。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种半导体元件，其特征在于其包括：
基底，所述基底具有多个沟渠；
多个第一介电层，分别配置于相邻两个所述沟渠之间的所述基底上；
多个第一导体层，配置于所述第一介电层上；以及
多个隔离结构，位于所述沟渠中，每一隔离结构包括平坦区与凹陷区，所述平坦区的上表面高于所述第一介电层的上表面。
2.根据权利要求1所述的半导体元件，其特征在于其中所述凹陷区为U形、V形、梯形、乳头形、W形或阶梯形。
3.根据权利要求1所述的半导体元件，其特征在于其中所述所述凹陷区的底面低于所述平坦区的上表面，并且高于所述第一介电层的上表面。
4.根据权利要求1所述的半导体元件，其特征在于其还包括：
第二导体层，配置于所述第一导体层与所述隔离结构上；以及
第二介电层，配置于所述第一导体层与所述第二导体层之间以及所述隔离结构与所述第二导体层之间。
5.一种半导体元件的制造方法，其特征在于其包括以下步骤：
在基底上依序形成第一介电层与第一导体层；
图案化所述第一导体层与所述第一介电层，并且在所述基底中形成多个沟渠；
在所述沟渠中形成多个隔离材料层；
移除部分所述隔离材料层，以形成多个隔离层，裸露出所述第一导体层的侧壁；以及
移除部分所述隔离层，以形成多个隔离结构，每一隔离结构包括平坦区与凹陷区。
6.根据权利要求5所述的半导体元件的制造方法，其特征在于其中移除部分所述隔离层的步骤包括：
在每一第一导体层的侧壁上形成第一衬间隙壁；
以所述第一衬间隙壁为罩幕，蚀刻所述隔离层；以及
移除所述第一衬间隙壁。
7.根据权利要求6所述的半导体元件的制造方法，其特征在于其中蚀刻所述隔离层的方法包括干式蚀刻法。
8.根据权利要求6所述的半导体元件的制造方法，其特征在于其中移除所述第一衬间隙壁的方法包括湿式蚀刻法。
9.根据权利要求6所述的半导体元件的制造方法，其特征在于其还包括：
在移除所述第一衬间隙壁之前，在所述第一衬间隙壁的侧壁形成第二衬间隙壁；
以所述第一衬间隙壁以及所述第二衬间隙壁为罩幕，蚀刻所述隔离层；以及
移除所述第一衬间隙壁与所述第二衬间隙壁。
10.根据权利要求5所述的半导体元件的制造方法，其特征在于其中移除部分所述隔离材料层的方法包括干式蚀刻法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| CN201410386212.8A Pending CN105448923A (zh) | 2014-08-07 | 2014-08-07 | 半导体元件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105448923A (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1400648A (zh) * | 2001-07-30 | 2003-03-05 | 旺宏电子股份有限公司 | 浅槽隔离结构的形成方法 |
| CN1417850A (zh) * | 2001-11-08 | 2003-05-14 | 旺宏电子股份有限公司 | 一种浅沟绝缘制程方法 |
| CN1614751A (zh) * | 2003-11-03 | 2005-05-11 | 海力士半导体有限公司 | 制造闪存装置的方法 |
| JP2006135075A (ja) * | 2004-11-05 | 2006-05-25 | Sony Corp | 半導体装置及びその製造方法 |
| US20070155088A1 (en) * | 2003-09-09 | 2007-07-05 | Yoshinori Kitamura | Semiconductor device and method of manufacturing the same |
| CN101097883A (zh) * | 2006-06-29 | 2008-01-02 | 海力士半导体有限公司 | 用于形成半导体器件隔离结构的方法 |
| US20090039466A1 (en) * | 2007-08-09 | 2009-02-12 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN102224585A (zh) * | 2008-11-24 | 2011-10-19 | 应用材料股份有限公司 | 可变更顶部轮廓的整合顺序 |
-
2014
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1400648A (zh) * | 2001-07-30 | 2003-03-05 | 旺宏电子股份有限公司 | 浅槽隔离结构的形成方法 |
| CN1417850A (zh) * | 2001-11-08 | 2003-05-14 | 旺宏电子股份有限公司 | 一种浅沟绝缘制程方法 |
| US20070155088A1 (en) * | 2003-09-09 | 2007-07-05 | Yoshinori Kitamura | Semiconductor device and method of manufacturing the same |
| CN1614751A (zh) * | 2003-11-03 | 2005-05-11 | 海力士半导体有限公司 | 制造闪存装置的方法 |
| JP2006135075A (ja) * | 2004-11-05 | 2006-05-25 | Sony Corp | 半導体装置及びその製造方法 |
| CN101097883A (zh) * | 2006-06-29 | 2008-01-02 | 海力士半导体有限公司 | 用于形成半导体器件隔离结构的方法 |
| US20090039466A1 (en) * | 2007-08-09 | 2009-02-12 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| CN102224585A (zh) * | 2008-11-24 | 2011-10-19 | 应用材料股份有限公司 | 可变更顶部轮廓的整合顺序 |
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