KR101745771B1 - 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ 및 그 형성 방법 - Google Patents

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Abstract

디바이스는, 반도체 기판, 및 반도체 기판 안으로 연장하는 격리 영역을 포함한다. 반도체 핀이 격리 영역의 대향 부분들 사이에 있으며, 반도체 핀은 격리 영역의 상부 표면 위에 있다. 게이트 스택이 반도체 핀에 중첩된다. 소스/드레인 영역이 게이트 스택의 일측에 있으며 반도체 핀에 연결된다. 소스/드레인 영역은, 반도체 핀보다 더 얇은 내측 부분 및 내측 부분 밖의 외측 부분을 포함한다. 반도체 핀과 소스/드레인 영역의 내측 부분은 Ⅳ족 반도체의 동일한 조성을 갖는다.

Description

소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ 및 그 형성 방법{FINFETS WITH SOURCE/DRAIN CLADDING AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은, 2014년 8월 5일 출원되고 발명의 명칭이 "Nonplanar Device and Strain-Generating Channel Dielectric"인 공동 양도된 미국 특허 출원 번호 제14/451,503호과 관련되고, 이 출원은 참조에 의해 여기에 포함된다.
IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들었으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡도를 증가시켰으며, 이들 발전이 계속해서 실현되기 위해서는, IC 프로세싱 및 제조에 있어서의 부가의 발전도 또한 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)와 같은 3차원 트랜지스터가 평면(planar) 트랜지스터를 교체하도록 도입되었다. 기존의 FinFET 디바이스 및 FinFET 디바이스를 제조하는 방법이 일반적으로 그의 의도한 목적에는 충분하였지만, 모든 점에서 완전히 만족스럽지는 못하였다. 이 영역에서의 개선이 요구된다.
디바이스는, 반도체 기판, 및 반도체 기판 안으로 연장하는 격리 영역을 포함한다. 반도체 핀이 격리 영역의 대향 부분들 사이에 있으며, 반도체 핀은 격리 영역의 상부 표면 위에 있다. 게이트 스택이 반도체 핀에 중첩된다. 소스/드레인 영역이 게이트 스택의 일측에 있으며 반도체 핀에 연결된다. 소스/드레인 영역은, 반도체 핀보다 더 얇은 내측 부분 및 내측 부분 밖의 외측 부분을 포함한다. 반도체 핀과 소스/드레인 영역의 내측 부분은 Ⅳ족 반도체의 동일한 조성을 갖는다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 도 4a, 도 5 내지 도 10a, 그리고 도 11 내지 도 12a는 예시적인 핀 전계 효과 트랜지스터(FinFET)의 제조에 있어서의 중간 단계들의 사시도이고, 도 4b, 도 10b, 그리고 도 12b 및 도 12c는 예시적인 핀 전계 효과 트랜지스터(FinFET)의 제조에 있어서의 중간 단계들의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 구체적 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고, 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에서, 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 이외에도 사용시 또는 동작시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나, 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 그에 따라 마찬가지로 해석될 수 있다.
예시된 실시예들을 다루기 전에, 본 개시의 특징 및 양상은 일반적으로 설명될 것이다. 일반적으로, 본 개시는, P 타입 금속 산화물 반도체(PMOS; P-type Metal-Oxide-Semiconductor) FinFET 디바이스 및 N 타입 금속 산화물 반도체(NMOS; N-type Metal-Oxide-Semiconductor) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(CMOS; Complementary Metal-Oxide-Semiconductor) 디바이스에 관련되지만, 이에 한정되는 것은 아니다. 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 실시예의 변형을 비롯하여 예시적인 FinFET을 형성하는 중간 단계들이 예시되고 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다.
도 1은 기판(20) 및 기판(20) 위의 반도체 층(22 및 24)을 포함한 웨이퍼(10)를 예시한다. 일부 실시예에 따라, 기판(20)은 결정질 실리콘을 포함하고, 게르마늄이 없을 수 있다. 일부 실시예에서, 웨이퍼(20)는 벌크 단결정 반도체 웨이퍼이다. 다른 실시예에서, 웨이퍼(20)는 당해 기술 분야에 공지되어 있는 바와 같은 SOI(silicon-on-insulator) 웨이퍼를 포함한다. 반도체 층(22)은 실리콘 게르마늄(SiGe)을 포함한다. 본 개시의 일부 실시예에 따르면, 반도체 층(22) 내의 게르마늄 퍼센티지는 약 30 퍼센트 내지 약 80 퍼센트 사이의 범위이다. 반도체 층(22)의 두께는 약 20 nm 내지 약 90 nm 사이의 범위일 수 있다. 일부 실시예에 따르면 반도체 층(24)은 게르마늄이 없는 실리콘 층일 수 있다. 대안의 실시예에서, 반도체 층(24)은 실리콘 인(SiP)을 포함할 수 있다.
웨이퍼(10)는 예시적인 영역(100 및 200)을 포함한다. 영역(100)은 n 타입 FinFET이 형성될 n 타입 FinFET 영역이다. 영역(200)은 p 타입 FinFET이 형성될 p 타입 FinFET 영역이다. 본 개시 전반에 걸쳐 도면은 예시적인 영역(100 및 200)을 서로 별개인 것으로서 예시하고 있지만, 영역(100 및 200)은 동일 웨이퍼(10)의 일부이고, 동일 칩 내에 있을 수 있다. 예를 들어, 영역(100 및 200)에 도시된 기판(20)은 동일한 연속 기판의 일부이고, 반도체 층(22 및 24)은 또한 동일한 연속 층의 일부이다.
도 2를 참조하면, 층(22 및 24)은 웨이퍼(10) 안으로 연장하는 복수의 트렌치(26)를 형성하도록 패터닝 프로세스를 겪는다. 트렌치(26)는, 반도체 기판(20)의 일부 패터닝되지 않은 부분과, 각각 영역(100 및 200)에 있는 복수의 반도체 스트립(128 및 228)으로서의 반도체 층(22 및 24)을 정의한다. 반도체 스트립(128)은, 패터닝된 기판(20)의 부분(120), 패터닝된 반도체 층(22)의 부분(122), 및 패터닝된 반도체 층(24)의 부분(124)을 포함한다. 반도체 스트립(228)은, 패터닝된 기판(20)의 부분(220), 패터닝된 반도체 층(22)의 부분(222), 및 패터닝된 반도체 층(24)의 부분(224)을 포함한다. 일부 실시예에 따르면, 반도체 스트립(128 및 228)은 약 4nm 내지 약 10nm 사이의 각자의 폭을 갖는다. 기재 전반에 걸쳐, 스트립(120, 220, 124 및 224)은 실리콘 스트립을 지칭하고, 스트립(122 및 222)은 SiGe 스트립을 지칭한다.
도 3은 하드 마스크(30)의 형성 및 후속 산화 프로세스를 예시한다. 도 3에 도시된 바와 같이, 하드 마스크(30)는 반도체 스트립(128 및 228)의 상부 표면 및 측벽 상에 형성되고, 반도체 기판(20)의 노출된 상부 표면(즉, 트렌치(26)의 각자의 바닥)을 덮는다. 또한, 하드 마스크(30)는 n 타입 FinFET 영역(100)과 p 타입 FinFET 영역(200) 둘 다에 형성된다. 다음으로, 반도체 스트립(128)의 중간 부분으로부터 하드 마스크(30)의 일부를 제거하도록 패터닝 프로세스가 수행된다. 반도체 스트립(128)의 대향 단부 부분들 상의 하드 마스크(30)의 부분은 그대로 남는다. 또한, p 타입 FinFET 영역(200)에서의 하드 마스크(30)의 부분은 패터닝되지 않는다. 도 3에 도시된 바와 같이, 전체 핀(228)이 영역에서 커버되지만, 영역(100)에서의 핀(128)의 중간 부분은 커버되지 않는다.
하드 마스크(30)는 수평 부분과 수직 부분이 서로 비교적 근접한 두께를 갖는 등각의(conformal) 층으로서 형성된다. 일부 실시예에 따르면, 하드 마스크(30)는 실리콘 질화물, 실리콘 카바이드, 실리콘 산질화물, 티타늄 질화물, 탄탈 질화물, 또는 반도체 스트립(128 및 228)에 비해 그 뿐만 아니라 실리콘 산화물에 비해 높은 에칭 선택도를 갖는 다른 재료를 포함한다.
다음으로, 산화가 수행되며, 그리하여 하드 마스크(30)에 의해 커버되지 않는 SiGe 스트립(122)(도 2)의 중간 부분은 실리콘 게르마늄 산화물(SiGeOx) 영역(132)을 형성하도록 산화된다. SiGe 스트립(222) 그리고 보다 구체적으로 SiGe 스트립(122)의 단부 부분은 하드 마스크(30)에 의해 보호되고, 따라서 산화되지 않는다. 산화 후에, 하드 마스크(30)가 제거되고, 결과적인 구조물이 도 4a에 도시되어 있으며, 도 4a는 SiGeOx 영역(132)이 반도체 스트립(128)의 중간에 있는 것을 예시한다.
도 4b는 스트립(128) 중의 하나의 단면도를 예시하며, 단면도는 도 4a에서의 라인 4B-4B를 포함한 수직 평면으로부터 얻어진다. 명확하게 하기 위해, 단일 반도체 스트립(128)이 예시된다. 도 4b에 도시된 바와 같이, SiGe 스트립(122)의 내측 부분은 산화되지 않는 채로 남는다. 하드 마스크(30)(도 3)에 의해 커버되지 않는 실리콘 스트립(120 및 124)의 중간 부분은 또한 부분적으로 산화될 수 있다. 그러나, SiGe 스트립(122)의 중간 부분의 산화 속도는 실리콘 스트립(120 및 124)의 산화보다 훨씬 더 높다(가끔 30배 더 높음). 따라서 실리콘 스트립(120 및 124)의 표면 상의 결과적인 산화물(도시되지 않음)은 매우 얇고(이는 약 5 Å보다 더 작은 두께를 가질 수 있음), 따라서 여기에 도시되지 않는다. 산화는 노(furnace) 산화에 의해, 예를 들어 웨이퍼(10)를 산소 환경에 노출시킴으로써, 예를 들어 약 400 ℃ 내지 약 600 ℃ 사이의 산화 온도로 수행될 수 있다. 산화 프로세스의 지속시간은 약 20분 내지 약 40분 사이의 범위일 수 있다. 산화 프로세스 지속시간은 온도에 따라 좌우된다. 더 낮은 온도는 보다 긴 산화 지속시간을 요구하며, 반대로도 마찬가지이다. 대안으로서, 산화는 저온(예를 들어, 약 20 ℃와 80 ℃ 사이)에서 화학적 산화 방법을 사용하여, 예를 들어 산화제로서 과산화수소(H2O2) 용액을 사용하여 수행될 수 있다. 결과적인 SiGeOx 영역(132)은 남은 SiGe 스트립(122)의 대향 측들에 형성된 2개 부분을 포함할 수 있다. 일부 실시예에 따르면, SiGeOx 영역(132)은 약 3nm 내지 약 10 nm 사이의 각자의 두께를 갖는다.
임의의 특정 기본 이론에 매이려고 하지만, 산화 프로세스 동안, SiGe 스트립(122) 내의 게르마늄 원자는 SiGeOx 영역(132)으로부터 안쪽으로 그리고 각자의 SiGe 스트립(122)의 중심(내측 부분)을 향해 이동하려는 경향이 있으며, 이는 SiGe 스트립(122)의 내측 부분에서의 게르마늄 응축(condensation)을 야기할 것으로 보인다. 그 결과, SiGe 스트립(122)의 남은 부분(즉, 산화되지 않은 부분)은 SiGe 스트립(222)(도 4a)의 대응하는 게르마늄 농도보다 더 높은 게르마늄 농도를 갖는다.
산화 프로세스로 인해, SiGeOx 영역(132)의 볼륨은 SiGeOx 영역(132)이 생성되는 SiGe 스트립(122) 부분의 볼륨보다 더 크도록 확장한다. 따라서, 재료의 팽윤(swelling)은 측방 인장 변형(lateral tensile strain)을 발생시키게 되며 소스/드레인 영역(154)(도 12a)을 서로 떨어뜨리게 밀어낸다. 실리콘 스트립(124)을 밀어올리도록 수직 변형도 또한 발생되며, 실리콘 스트립(124)은 결과적인 n 타입 FinFET의 채널을 형성하는데 사용될 것이다. 따라서, SiGe 스트립(122)의 산화는 유리하게 결과적인 n 타입 FinFET에서의 바람직한 변형의 발생을 일으킨다. 이와 달리, 영역(200)에서의 SiGe 스트립(222)은 결과적인 p 타입 FinFET에서의 원치않는 변형이 그 안에 형성되는 것을 막도록 마스킹된다.
도 5를 참조하면, 유전체 라이너(134 및 234)가 반도체 스트립(128 및 228)의 상부 표면 및 측벽 상에 각각 형성된다. 또한, 유전체 라이너(134 및 234)는 SiGeOx 영역(132)(도 4a)의 측벽 위로 연장하며 이와 접촉한다. 본 개시의 일부 실시예에 따르면, 유전체 라이너(134 및 234)는 실리콘 질화물, 알루미늄 산화물(Al2O3), 실리콘 산질화물, 실리콘 카바이드, 이들의 조합, 또는 이들의 다층으로 형성된다. 일부 실시예에서, 유전체 라이너(134 및 234)는, 예를 들어 동일한 프로세스 및 재료를 사용하여, 영역(100 및 200)에 동시에 형성될 수 있다. 유전체 라이너(134 및 234)는 수직 부분과 수평 부분이 서로 동일하거나 또는 실질적으로 근접한(예를 들어, 약 20퍼센트보다 더 작은 차이를 가짐) 두께를 갖는 등각의 층으로서 형성된다. 유전체 라이너(134 및 234)의 두께는 약 2 nm 내지 약 6 nm 사이의 범위일 수 있다.
다음으로, 격리(isolation) 영역이 영역(100 및 200)의 트렌치(26)에 형성된다. 결과적인 격리 영역(136 및 236)이 도 6에 도시되어 있으며, 이는 또한 기재 전반에 걸쳐 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역(136 및 236)으로 지칭된다. STI 영역(136 및 236)의 형성에 있어서, 먼저 트렌치(26)(도 5)가 유전체 재료로 채워진다. 유전체 재료는 예를 들어, 스핀온 코팅, FCVD(Flowable Chemical Vapor Deposition) 등으로부터 선택된 방법을 사용하여 형성될 수 있다. 유전체 재료는 당해 기술 분야에 알려진 바와 같이 고유동성(highly-flowable) 재료를 포함할 수 있다. 대안의 실시예에 따르면, 유전체 재료는 HDPCVD(High-Density Plasma Chemical Vapor Deposition) 및 HARP(High-Aspect Ratio Process)와 같은 성막 방법을 사용하여 성막된다.
그 다음, 일부 실시예에서 웨이퍼(10)에 대해 어닐링 단계가 수행될 수 있으며, 이에 의해 유전체 재료가 고체화된다. 어닐링은 예를 들어 스팀을 발생시키도록 사용된 수소(H2)와 산소(O2)의 혼합 가스를 이용해 ISSG(In-Situ Steam Generation)을 사용한 스팀 어닐링을 포함할 수 있다.
유전체 재료의 형성 후에, 유전체 라이너(134 및 234)의 상부 표면 부분 위의 유전체 재료의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish)가 수행되고, 따라서 STI 영역(136 및 236)이 형성된다. 본 개시의 일부 실시예에 따르면, 유전체 라이너(134 및 234)의 상부 표면 부분은 CMP 정지 층으로서 사용된다. 유전체 재료의 남은 부분은 STI 영역(136 및 236)을 형성한다. STI 영역(136 및 236)은 예를 들어 실리콘 산화물을 포함할 수 있지만, 다른 유전체 재료가 또한 사용될 수 있다. STI 영역(136 및 236)의 상부 표면은 실질적으로 서로 같은 높이에 그리고 유전체 라이너(134 및 234)의 상부 표면과 같은 높이에 있을 수 있다.
도 6을 더 참조하면, 하드 마스크(138)가 형성되어 패터닝된다. 예시된 실시예에서, n 타입 FinFET 영역(100)의 구조물은 하드 마스크(138)에 의해 커버되고, p 타입 FinFET 영역(200)의 구조물은 노출된 채 남는다. 도 6 및 다음 도면들에서, 그렇지 않았다면 숨겨지는 특징부들을 예시하기 위해, STI 영역(136 및 236)과 같은 전면(front) 특징부의 일부 부분이 도면으로부터 생략되고, 그리하여 그 다른 특징부가 예시될 수 있다. 이들 특징부의 생략된 부분이 여전히 존재한다는 것을 알 것이다. 본 개시의 일부 실시예에 따르면, 하드 마스크(138)는 실리콘 질화물, 실리콘 산화물, 또는 기타 적합한 재료로 형성된다. 또한, 일부 실시예에서 하드 마스크(138)는 유전체 라이너(134 및 234)의 재료와 상이한 재료로 형성될 수 있고, 그리하여 유전체 라이너(134 및 234)는 하드 마스크(138)를 에칭하지 않고서 에칭될 수 있으며, 반대로도 마찬가지이다.
도 7은 실리콘 스트립(224)의 리세싱(recessing)을 예시하며, 그에 따라 영역(200)에 리세스(240)를 형성한다. 에칭은, 예로서 수산화칼륨(KOH) 또는 TMAH(Tetramethylammonium hydroxide)와 같이 습식 에칭을 사용하여 수행될 수 있다. 본 개시의 일부 실시예에 따르면, 에칭은 SiGe 스트립(222)이 노출되기 전에 정지된다. 따라서, 에칭 후에, 실리콘 스트립(224)의 하부 부분은 SiGe 스트립(222)을 커버하도록 남아 있다. 남아있는 실리콘 스트립(224)이 평평한 상부 표면을 갖는 것으로 예시되어 있지만, 대안의 실시예에서 상부 표면은 또한 V 형상을 형성할 수도 있다는 것을 알 수 있을 것이다. 다른 실시예에 따르면, 에칭 후에, 실리콘 스트립(224)이 제거되고, SiGe 스트립(222)이 노출된다. 하드 마스크(138)는 이 프로세스 동안 스트립(128)이 에칭되지 않음을 보장한다.
다음으로, 도 8에 도시된 바와 같이, 리세스(240)(도 7)에서 SiGe 스트립(242)이 에피텍셜 성장된다. 따라서, 실시예에 따라, SiGe 스트립(242)은 실리콘 스트립(224) 또는 SiGe 스트립(222) 위에 그리고 이와 접촉하여 성장된다. 본 개시의 일부 실시예에 따르면, SiGe 스트립(242)은 약 30 퍼센트 내지 약 50 퍼센트 사이의 범위인 제1 게르마늄(원자) 퍼센티지를 갖는다. SiGe는 STI 영역(236)의 상부 표면과 같은 높이가 되도록 에피텍셜 성장될 수 있거나, 또는 STI 영역(236)의 상부 표면보다 더 높은 높이로 성장될 수 있고, 그 다음 STI 영역(236)의 상부 표면에 맞춰 SiGe의 상부 표면을 평탄화하도록 CMP 프로세스가 사용될 수 있다. 에피텍셜 성장된 SiGe 재료의 남은 부분은 SiGe 스트립(242)을 형성한다.
다음으로, 하드 마스크(138)가 제거되고, 그 다음에 STI 영역(136 및 236)의 리세싱이 이어진다. 결과적인 구조물이 도 9에 도시되어 있다. 영역(100)에서, 실리콘 스트립(124)은 남은 STI 영역(136)의 상부 표면보다 더 높은 상부 부분을 가지며, 실리콘 스트립(124)의 상부 부분은 이하 반도체 핀(실리콘 핀)(144)으로 지칭된다. 본 개시의 일부 실시예에 따르면, 남은 STI 영역(136)의 상부 표면은, 도 9에서 유전체 라이너(134)에 의해 커버되어 있는 SiGeOx 영역(132)(도 4a 및 도 4b)의 상단부와 같은 높이이거나 더 높은 높이이다.
STI 영역(136)이 리세싱되는 동시에, STI 영역(236)도 또한 리세싱된다. SiGe 스트립(242)은 남은 STI 영역(236)의 상부 표면보다 더 높은 상부 부분을 가지며, SiGe 스트립(242)의 상부 부분은 이하 반도체 핀(SiGe 핀)(244)이라 지칭된다. 일부 실시예에 따르면, 반도체 핀(144 및 244)은 약 20 nm 내지 약 40 nm 사이 범위의 높이를 갖는다. 남은 STI 영역(236)의 상부 표면은, 남은 실리콘 스트립(224)(만약 있다면)의 상단부와 같거나 더 높은 높이, 또는 실리콘 스트립(224)이 이전 단계에서 완전히 제거된 경우 SiGe 스트립(222)의 상부 표면과 같거나 더 높은 높이일 수 있다.
도 9에 도시된 바와 같이, 유전체 라이너(134 및 234)의 일부 부분이 노출된다. 그 다음, 유전체 라이너(134 및 234)의 이들 부분이 제거된다. 다음으로, 도 10a에 도시된 바와 같이, 더미 게이트 스택(146 및 246)이 각각 반도체 핀(144 및 244)(도 9)의 중간 부분을 커버하도록 형성된다. 반도체 핀(144 및 244)의 단부 부분들은 커버되지 않는다. 일부 실시예에 따르면, 게이트 스택(146)은 더미 게이트(148) 및 마스크 층(150 및/또는 152)을 포함하고, 게이트 스택(246)은 더미 게이트(248) 및 마스크 층(250 및/또는 252)을 포함한다. 일부 실시예에 따르면 더미 게이트(148 및 248)는 폴리실리콘으로 형성될 수 있지만, 다른 재료가 사용될 수도 있다. 일부 예시적인 실시예에서, 마스크 층(150 및 250)은 실리콘 질화물로 형성되고, 마스크 층(152 및 252)은 실리콘 산화물로 형성된다. 도 9에는 도시되지 않았지만, 실리콘 산화물 층과 같은 더미 게이트 유전체는 더미 게이트(148 및 248) 아래에 형성될 수 있다. 더미 게이트(148 및 248)는 각각 반도체 핀(144 및 244)(도 9)의 상부 표면 및 측벽 상에 형성된다. 또한, 게이트 스택(146 및 246)은 각각 게이트 스페이서(153 및 253)를 포함할 수 있으며, 이는 각각 더미 게이트(148 및 248)의 측벽 상에 형성된다.
도 10a는 또한 영역(100) 내의 소스 및 드레인 영역(이하, 소스/드레인 영역으로 지칭됨)(154) 및 영역(200) 내의 소스/드레인 영역(254)의 형성을 예시한다. 소스/드레인 영역(154)은 중심 부분으로서의 실리콘 스트립(124) 및 실리콘 스트립(124) 밖의 에피텍셜 영역(156)을 포함한다. 소스/드레인 영역(254)은 중심 부분으로서의 SiGe 스트립(242) 및 SiGe 스트립(242) 밖의 에피텍셜 영역(256)을 포함한다. 소스/드레인 영역(154 및 254)의 형성은 도 10b를 참조하여 설명된다.
도 10b는 소스/드레인 영역(154 및 254)의 단면도를 포함하며, 소스/드레인 영역(154)의 단면도는 도 10a의 라인 10BN-10BN을 포함한 수직 평면으로부터 얻어지고, 소스/드레인 영역(254)의 단면도는 도 10a의 라인 10BP-10BP를 포함한 수직 평면으로부터 얻어진다.
소스/드레인 영역(154)의 형성에 있어서, 먼저, 일부 실시예에서 실리콘 스트립(124)을 포함하는 반도체 핀(144)이 박형화된다(thinned). 박형화는 습식 에칭을 포함할 수 있고, 에천트는 예를 들어 HF, H2O2, 및 CH3COOH의 용액을 포함할 수 있다. 점선(158)은 박형화 전의 실리콘 스트립(124)의 에지 및 상부 표면의 위치를 예시한다. 박형화의 결과로서, 박형화된 실리콘 스트립(124)(핀(144))의 폭은 박형화 전의 그의 원래 폭 W2로부터 박형화 후의 폭 W1로 감소된다. 일부 실시예에 따르면, 폭 W1은 폭 W2의 약 50 퍼센트 내지 약 70 퍼센트 사이이지만, 폭 W1은 더 크거나 더 작을 수 있다. 폭 W1 및 W2는 실리콘 스트립(124)의 중간 높이로부터 측정될 수 있다. 도 10b에 도시된 바와 같이, 폭 W1 및 W2는 STI 영역(136)의 상부 표면 위의 높이 H1/2에서 측정된다. 도 10b에 또한 도시된 바와 같이, 원래 반도체 핀(144)의 점선 측벽은 STI 영역(136)의 측벽으로부터 연장되어 있다. 그러나, 박형화된 실리콘 스트립(124)의 측벽(124A)은 실리콘 스트립(124)의 중심선(160)을 향해 리세싱된다. 실리콘 핀(124)의 상부 표면도 또한 박형화로 인해 낮아진다.
박형화된 실리콘 스트립(124)으로부터 N 타입 에피텍시 영역(156)이 에피텍셜 성장된다. 일부 실시예에 따르면, n 타입 에피텍시 영역(156)은 SiP를 포함하며, n 타입 에피텍시 영역(156)이 성장될 때 인이 인시추(in-situ) 도핑될 수 있다. 인이 아닌 다른 (비소와 같은)n 타입 불순물이 또한 사용될 수 있다. n 타입 에피텍시 영역(156)은 아래의 SiGe 스트립(122)의 격자 상수보다 더 작은 격자 상수를 갖기 때문에, 소스/드레인 영역(154)에 의해 각자의 n 타입 FinFET의 채널 영역에 인장 변형이 발생된다. 유리하게, 에피텍셜 성장 프로세스 전의 반도체 스트립(124)의 박형화로, 결과적인 n 타입 에피텍시 영역(156)의 프로파일은 다이아몬드 형보다 더 타원형이기 쉽다. 일부 예시적인 실시예에 따르면, 결과적인 소스/드레인 영역(154)에서의 인의 농도는 약 5E20 /cm3 내지 약 2E21 /cm3 사이의 범위에 있다. 또한, 실리콘 스트립(124)은 도 1 및 도 2에 예시된 단계에서 형성될 때 인으로 도핑되지 않을 수 있다. 그러나, 도 10a 및 도 10b에 예시된 단계에 이어지는 열 프로세스에서, 인이 박형화된 실리콘 스트립(124)으로 확산한다. SiP 영역(156)과 박형화된 실리콘 스트립(124) 사이의 계면에 인 농도의 상당한 강하가 있거나 없을 수 있다. 또한, 도핑 농도에 있어서의 구배(gradient)가 생성될 수 있으며, SiP 영역(156)에 인접한 실리콘 스트립(124)의 외측 부분은 실리콘 스트립(124)의 내측 부분보다 더 높은 n 타입 불순물(인) 농도를 갖는다. n 타입 도핑 농도는 박형화된 실리콘 스트립(124)의 내측 영역으로부터 외측 영역으로 점차 그리고 연속적으로 증가할 수 있다.
도 10b에 또한 도시된 바와 같이, 소스/드레인 영역(254)의 형성에 있어서, 먼저, 일부 실시예에서 SiGe 스트립(242)을 포함하는 반도체 핀(244)이 박형화된다. 일부 실시예에서 박형화는 습식 에칭을 포함할 수 있고, 에천트는 NH3OH 및 H2O2를 포함한 용액을 포함할 수 있다. 대안의 실시예에서, 에천트는 예를 들어 HF, H2O2 및 CH3COOH를 포함한다. 점선(258)은 박형화 전의 SiGe 스트립(242)의 에지 및 상부 표면의 위치를 예시한다. 박형화의 결과로서, 박형화된 반도체 핀(244)의 폭 W1'은 박형화 전의 그의 원래 폭 W2'로부터 감소된다. 일부 실시예에 따르면, 폭 W1'은 폭 W2'의 약 50 퍼센트 내지 약 70 퍼센트 사이이지만, 폭 W1'은 더 크거나 더 작을 수 있다. 폭 W1' 및 W2'은 SiGe 핀(242)의 중간 높이로부터 측정될 수 있다. 도 10b에 도시된 바와 같이, 원래 반도체 핀(244)의 점선 측벽(258)은 STI 영역(236)의 측벽으로부터 연장되어 있다. 그러나, 박형화된 SiGe 핀(242)의 측벽(242A)은 SiGe 핀(242)의 중심선(260)을 향해 리세싱된다. 박형화된 SiGe 핀(242)의 상부 표면도 또한 박형화로 인해 낮아진다.
박형화된 SiGe 핀(242)으로부터 p 타입 에피텍시 영역(256)이 에피텍셜 성장된다. 일부 실시예에 따르면, p 타입 에피텍시 영역(256)은 SiGeB을 포함하고, p 타입 에피텍시 영역(256)이 성장될 때 붕소가 인시추 도핑될 수 있다. 붕소가 아닌 다른 (인듐과 같은)p 타입 불순물이 사용될 수도 있다. p 타입 에피텍시 영역(256)은 아래의 실리콘 스트립(224) 및/또는 SiGe 스트립(222)의 격자 상수보다 더 큰 격자 상수를 갖기 때문에, 소스/드레인 영역(254)에 의해 각자의 p 타입 FinFET의 채널 영역에 압축 변형이 발생된다. 일부 예시적인 실시예에 따르면, 결과적인 소스/드레인 영역(254)의 (붕소와 같은)p 타입 불순물의 농도는 약 5E20 /cm3 내지 약 2E21 /cm3 사이의 범위에 있다. 또한, SiGe 스트립(242)은 에피텍셜 성장될 때 (붕소와 같은)p 타입 불순물로 도핑되지 않을 수 있다. 그러나, 도 10a 및 도 10b에서의 단계에 이어지는 열 프로세스에서, 붕소가 박형화된 SiGe 스트립(242)으로 확산한다. 또한, 도핑 농도에 있어서의 구배가 형성될 수 있으며, SiGeB 영역(256)에 인접한 SiGe 스트립(242)의 외측 부분은 내측 부분보다 더 높은 p 타입 불순물 농도를 갖는다. p 타입 도핑 농도는 박형화된 실리콘 스트립(242)의 내측 영역으로부터 외측 영역으로 점차적으로 증가할 수 있다.
SiGeB 영역(256)은 SiGe 스트립(242)의 제1 게르마늄 퍼센티지보다 더 높은 게르마늄 퍼센티지를 갖는 균질 영역일 수 있다. SiGeB 영역(256)의 게르마늄 퍼센티지는 약 70 퍼센트 내지 약 100 퍼센트(실리콘 없는 게르마늄을 의미함) 사이의 범위에 있을 수 있다. 대안의 실시예에 따르면, SiGeB 영역(256)은 SiGe 스트립(242)의 제1 게르마늄 퍼센티지보다 더 높은 제2 게르마늄 퍼센티지를 갖는 SiGeB 영역(256A)을 포함한다. 제2 게르마늄 퍼센티지는 약 60 퍼센트 내지 약 80 퍼센트 사이의 범위에 있을 수 있다. SiGeB 영역(256A) 밖에 SiGeB 영역(256B)이 형성되며, 이는 SiGeB 영역(256A)의 제2 게르마늄 퍼센티지보다 더 높은 제3 게르마늄 퍼센티지를 갖는다. 일부 실시예에 따르면 제3 게르마늄 퍼센티지는 약 80 퍼센트 내지 약 100 퍼센트 사이의 범위에 있을 수 있다. SiGeB 영역(256, 256A, 및 256B)은, 외측 부분이 내측 부분보다 점차적으로 더 높은 게르마늄 퍼센티지를 갖는 구배 게르마늄 퍼센티지를 가질 수 있다.
도 11은 층간 유전체(ILD; Inter-Layer Dielectric)(62)가 형성된 후의 구조물의 사시도를 예시한다. ILD(62)는 실리콘 산화물, PSG(Phospho-Silicate), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 유전체 재료를 포함한다. ILD(62)의 상부 표면을 더미 게이트 스택(146 및 246)(도 10a)의 상부 표면과 동일 높이가 되게 하도록 CMP가 수행될 수 있다. 다음으로, 더미 게이트 스택(146 및 246)이 에칭 단계에서 제거되며, 그리하여 도 11에 도시된 바와 같이 ILD(62)에 리세스(164 및 264)가 형성된다. 리세스(164 및 264)는 각각 영역(100 및 200)에 위치된다. 따라서 반도체 핀(144 및 244)의 중간 부분은 각각 리세스(164 및 264)에 노출된다.
도 12a 및 도 12b는 교체 게이트(165 및 265)의 형성을 예시하며, 이는 게이트 유전체(166 및 266) 및 게이트 전극(168 및 268)을 포함한다. 따라서 FinFET(170 및 270)이 형성된다. 도 12a는 사시도를 예시한다. 도 12b는 FinFET(170 및 270)의 소스-드레인 방향에 수직인 평면으로부터 얻어진 단면도를 예시한다. 도 12b에 도시된 바와 같이, 실리콘 스트립(124)은 교체 게이트 스택(165)에 의해 중첩된 부분(124-1)(핀(144)의 일부임) 및 소스/드레인 영역(154)의 내측 부분으로서 작용하는 박형화된 부분(124-2)을 포함한다. 부분(124-1 및 124-2)은 예를 들어 실리콘과 같은 Ⅳ족 반도체 원소의 동일 조성을 갖는다. 또한, 박형화된 부분(124-2)의 상부 표면은 박형화되지 않은 부분(124-1)의 상부 표면보다 더 낮다.
SiGe 스트립(242)은 교체 게이트 스택(265)에 의해 중첩된 부분(242-1), 및 소스/드레인 영역(254)의 내측 부분으로서 작용하는 박형화된 부분(242-2)을 포함한다. 부분(242-1 및 242-2)은 예를 들어 실리콘 및 게르마늄과 같은 Ⅳ족 반도체 원소의 동일 조성을 가지며, 부분(242-1)에서의 게르마늄 퍼센티지 및 실리콘 퍼센티지는 부분(242-2)에서의 각자의 게르마늄 퍼센티지 및 실리콘 퍼센티지와 동일하다. 기재 전반에 걸쳐, 2개의 영역이 Ⅳ족 반도체 원소의 동일 조성을 갖는 것으로 참조될 때, 2개의 영역은 동일한 실리콘 퍼센티지 및 동일한 게르마늄 퍼센티지를 갖는다. 또한, 박형화된 부분(242-2)의 상부 표면은 박형화되지 않은 부분(242-1)의 상부 표면보다 더 낮다. 실리사이드 영역(172 및 272) 및 소스/드레인 컨택 플러그(174 및 274)도 또한 도 12b에 예시되어 있다.
도 12c는 FinFET(170 및 270)의 단면도를 예시하며, 단면도는 교체 게이트(165 및 265)를 교차하여 그리고 소스-드레인 방향에 수직인 방향으로 얻어진다. 도 12c에 도시된 바와 같이, SiGeOx 영역(132)은 실리콘 핀(124)에 의해 중첩된 일부 부분을 갖는다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 소스/드레인 영역의 형성은 반도체 핀의 원래 부분을 완전히 제거하는 것이 아닌 박형화하는 것을 포함하고, 그 다음 박형화된 반도체 핀 상에 에피텍시 영역을 에피텍셜 성장시키는 것을 포함한다. 이는 채널 영역에서의 변형을 유지하는 이로운 특징을 갖는다. 비교로서, 반도체 핀의 원래 부분이 완전히 제거되고 소스/드레인 영역의 재성장이 이어지는 경우, 변형은 완화될 수 있다. 반면에, 에피텍시 영역을 성장시키기 전에 원래 반도체 핀이 박형화되지 않는 경우, 소스/드레인 영역의 각자의 n 타입 또는 p 타입 도펀트는 소스/드레인 영역 전반에 걸쳐 효과적으로 확산할 수가 없다.
본 개시의 일부 실시예에 따르면, 디바이스는 반도체 기판, 및 반도체 기판 안으로 연장하는 격리 영역을 포함한다. 반도체 핀이 격리 영역의 대향 부분들 사이에 있고, 반도체 핀은 격리 영역의 상부 표면 위에 있다. 게이트 스택이 반도체 핀에 중첩한다. 소스/드레인 영역이 게이트 스택의 일측에 있고 반도체 핀에 연결된다. 소스/드레인 영역은 반도체 핀보다 더 얇은 내측 부분 및 내측 부분 밖의 외측 부분을 포함한다. 반도체 핀 및 소스/드레인 영역의 내측 부분은 Ⅳ족 반도체의 동일한 조성을 갖는다.
본 개시의 대안의 실시예에 따르면, 디바이스는 실리콘 기판, 실리콘 기판 안으로 연장하는 격리 영역, 및 p 타입 FinFET을 포함한다. p 타입 FinFET은, 중간 부분 및 중간 부분의 대향 측의 단부 부분들을 포함한 실리콘 게르마늄 핀을 포함한다. 중간 부분의 상부 표면은 단부 부분들의 상부 표면보다 더 높다. 실리콘 게르마늄 핀은 제1 게르마늄 퍼센티지를 갖는다. p 타입 FinFET은 실리콘 게르마늄 핀의 중간 부분에 중첩하는 게이트 스택, 및 소스/드레인 영역을 더 포함한다. 소스/드레인 영역은 내측 부분으로서 실리콘 게르마늄 핀의 단부 부분들 중의 하나, 내측 부분 밖의 실리콘 게르마늄 영역을 포함한다. 실리콘 게르마늄 영역은 제1 게르마늄 퍼센티지보다 더 높은 제2 게르마늄 퍼센티지를 갖는다.
본 개시의 또 대안의 실시예에 따르면, 방법은 반도체 핀을 형성하도록 반도체 스트립의 대향 측의 격리 영역을 리세싱하는 단계 - 상기 반도체 핀은 격리 영역의 상부 표면 위에 있음 - , 반도체 핀의 중간 부분의 측벽 및 상부 표면 상에 게이트 스택을 형성하는 단계, 반도체 핀의 단부 부분을 박형화하는 단계, 및 반도체 핀의 박형화된 단부 부분 상에 반도체 영역을 성장시키도록 에피텍시를 수행하는 단계를 포함한다. 반도체 핀의 박형화된 단부 부분 및 반도체 영역은 결합하여 FinFET의 소스/드레인 영역을 형성한다. FinFET의 타입에 따라, 반도체 영역은 실리콘 인 또는 실리콘 게르마늄 붕소를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 안으로 연장하는 격리 영역;
    상기 격리 영역의 대향 부분들 사이의 반도체 핀 - 상기 반도체 핀은 상기 격리 영역의 상부 표면 위에 있음 - ;
    상기 반도체 핀에 중첩하는 게이트 스택;
    상기 게이트 스택의 일측에 있으며 상기 반도체 핀에 연결된 소스/드레인 영역으로서, 상기 소스/드레인 영역은,
    상기 반도체 핀보다 더 얇은 내측 부분 - 상기 반도체 핀과 상기 소스/드레인 영역의 상기 내측 부분은 Ⅳ족 반도체의 동일한 조성을 가짐 - ; 및
    상기 내측 부분 밖의 외측 부분
    을 포함하는 것인, 상기 소스/드레인 영역;
    상기 소스/드레인 영역의 상기 내측 부분 아래에 있는 실리콘 층; 및
    상기 실리콘 층의 아래에 있고 상기 반도체 기판의 위에 있는 추가의 실리콘 게르마늄 층
    을 포함하고,
    상기 소스/드레인 영역의 상기 외측 부분은 상기 추가의 실리콘 게르마늄 층의 격자 상수보다 더 작은 격자 상수를 갖는 것인 디바이스.
  2. 청구항 1에 있어서, 상기 내측 부분의 상부 표면은 상기 반도체 핀의 상부 표면보다 더 낮은 것인 디바이스.
  3. 청구항 1에 있어서, 상기 소스/드레인 영역의 상기 내측 부분의 제1 폭은 상기 반도체 핀의 제2 폭의 50 퍼센트 내지 70 퍼센트이며, 상기 제1 폭 및 상기 제2 폭은 상기 소스/드레인 영역을 포함하는 핀 전계 효과 트랜지스터(FinFET; Fin Field Effect Transistor)의 소스-드레인 방향에 수직인 방향으로 측정된 것인 디바이스.
  4. 청구항 1에 있어서, 상기 게이트 스택 및 상기 소스/드레인 영역은 n 타입 핀 전계 효과 트랜지스터(FinFET) 내에 포함되고, 상기 내측 부분은 실리콘을 포함하며 게르마늄이 없고, 상기 외측 부분은 실리콘 인을 포함하는 것인 디바이스.
  5. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 안으로 연장하는 격리 영역;
    상기 격리 영역의 대향 부분들 사이의 반도체 핀 - 상기 반도체 핀은 상기 격리 영역의 상부 표면 위에 있음 - ;
    상기 반도체 핀에 중첩하는 게이트 스택;
    상기 게이트 스택의 일측에 있으며 상기 반도체 핀에 연결된 소스/드레인 영역으로서, 상기 소스/드레인 영역은,
    상기 반도체 핀보다 더 얇은 내측 부분 - 상기 반도체 핀과 상기 소스/드레인 영역의 상기 내측 부분은 Ⅳ족 반도체의 동일한 조성을 가짐 - ; 및
    상기 내측 부분 밖의 외측 부분
    을 포함하는 것인, 상기 소스/드레인 영역;
    상기 소스/드레인 영역의 상기 내측 부분 아래에 있는 실리콘 층; 및
    상기 실리콘 층의 아래에 있고 상기 반도체 기판의 위에 있는 추가의 실리콘 게르마늄 층
    을 포함하고,
    상기 게이트 스택 및 상기 소스/드레인은 p 타입 핀 전계 효과 트랜지스터(FinFET) 내에 포함되고, 상기 내측 부분은 제1 게르마늄 퍼센티지를 갖는 실리콘 게르마늄을 포함하고, 상기 외측 부분은 상기 제1 게르마늄 퍼센티지보다 더 큰 제2 게르마늄 퍼센티지를 갖는 실리콘 게르마늄을 포함하고,
    상기 소스/드레인 영역의 상기 외측 부분은 상기 실리콘 층과 상기 추가의 실리콘 게르마늄 층 중 적어도 하나의 격자 상수보다 더 큰 격자 상수를 갖는 것인 디바이스.
  6. 디바이스에 있어서,
    실리콘 기판;
    상기 실리콘 기판 안으로 연장하는 격리 영역;
    p 타입 핀 전계 효과 트랜지스터(FinFET)로서,
    중간 부분 및 상기 중간 부분의 대향 측들의 단부 부분들을 포함하는 실리콘 게르마늄 핀 - 상기 중간 부분의 상부 표면은 상기 단부 부분들의 상부 표면보다 더 높고, 상기 실리콘 게르마늄 핀은 제1 게르마늄 퍼센티지를 가짐 - ;
    상기 실리콘 게르마늄 핀의 상기 중간 부분에 중첩하는 게이트 스택; 및
    내측 부분으로서 상기 실리콘 게르마늄 핀의 상기 단부 부분들 중의 하나와, 상기 내측 부분 밖의 실리콘 게르마늄 영역을 포함하는 소스/드레인 영역 - 상기 실리콘 게르마늄 영역은 상기 제1 게르마늄 퍼센티지보다 더 높은 제2 게르마늄 퍼센티지를 가짐 -
    을 포함하는 것인, 상기 p 타입 FinFET;
    상기 실리콘 게르마늄 핀의 아래에 있는 실리콘 층; 및
    상기 실리콘 층의 아래에 있는 추가의 실리콘 게르마늄 층
    을 포함하고,
    상기 소스/드레인 영역의 상기 실리콘 게르마늄 영역은 상기 실리콘 층과 상기 추가의 실리콘 게르마늄 층 중 적어도 하나의 격자 상수보다 더 큰 격자 상수를 갖는 것인 디바이스.
  7. 청구항 6에 있어서, 상기 소스/드레인 영역은 상기 실리콘 게르마늄 영역 밖의 추가의 실리콘 게르마늄 영역을 더 포함하고, 상기 추가의 실리콘 게르마늄 영역은 상기 제2 게르마늄 퍼센티지보다 더 높은 제3 게르마늄 퍼센티지를 갖는 것인 디바이스.
  8. 청구항 6에 있어서, 상기 실리콘 게르마늄 핀은 상기 격리 영역의 상부 표면보다 더 낮은 높이로 연장하고, 상기 디바이스는,
    상기 추가의 실리콘 게르마늄 층 아래의 실리콘 스트립을 더 포함하고,
    상기 실리콘 스트립은 상기 실리콘 기판에 연속적으로 연결되는 것인 디바이스.
  9. 청구항 6에 있어서, 상기 실리콘 게르마늄 핀의 상기 단부 부분들은 상기 실리콘 게르마늄 핀의 상기 중간 부분보다 더 얇은 것인 디바이스.
  10. 디바이스를 형성하는 방법에 있어서,
    반도체 핀을 형성하기 위해 반도체 기판 상의 반도체 스트립의 대향 측의 격리 영역을 리세싱하는 단계 - 상기 반도체 핀은 상기 격리 영역의 상부 표면 위에 있음 - ;
    상기 반도체 핀의 중간 부분의 측벽 및 상부 표면 상에 게이트 스택을 형성하는 단계;
    상기 반도체 핀의 단부 부분을 박형화하는 단계; 및
    상기 반도체 핀의 박형화된 단부 부분 상에 반도체 영역을 성장시키기 위해 에피텍시를 수행하는 단계
    를 포함하고,
    상기 반도체 핀의 박형화된 단부 부분 및 상기 반도체 영역은 결합하여 핀 전계 효과 트랜지스터(FinFET)의 소스/드레인 영역을 형성하고,
    상기 반도체 스트립은, 상기 반도체 핀의 박형화된 단부 부분 아래에 있는 실리콘 스트립, 및 상기 실리콘 스트립 아래에 있고 상기 반도체 기판의 위에 있는 실리콘 게르마늄 스트립을 포함하고,
    상기 소스/드레인 영역의 상기 반도체 영역은 상기 실리콘 게르마늄 스트립의 격자 상수보다 더 작은 격자 상수를 갖는 것인 디바이스 형성 방법.
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