DE102014119642A1 - Finfets mit einem source-/drainüberzug - Google Patents

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Abstract

Eine Vorrichtung umfasst ein Halbleitersubstrat und Isolationsgebiete, die sich in das Halbleitersubstrat erstrecken. Eine Halbleiterfinne befindet sich zwischen gegenüberliegenden Abschnitten der Isolationsgebiete, wobei die Halbleiterfinne über oberen Flächen der Isolationsgebiete liegt. Ein Gatestapel überlappt die Halbleiterfinne. Ein Source-/Draingebiet befindet sich auf einer Seite des Gatestapels und ist mit der Halbleiterfinne verbunden. Das Source-/Draingebiet umfasst einen Innenabschnitt, der dünner ist als die Halbleiterfinne, und einen Außenabschnitt, der sich außerhalb des Innenabschnitts befindet. Die Halbleiterfinne und der Innenabschnitt des Source-/Draingebiets weisen eine gleiche Zusammensetzung aus Gruppe-IV-Halbleitern auf.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung ist mit der folgenden gemeinsam übertragenen US-Patentanmeldung Nr. 14/451,503 verwandt, die am 5. August 2014 eingereicht wurde und den Titel „Nonplanar Device and Strain-Generating Channel Dielectric” trägt, und die hier durch Rückbezug aufgenommen ist.
  • ALLGEMEINER STAND DER TECHNIK
  • Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d. h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist grundsätzlich gestiegen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt Vorteile, weil die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden.
  • Diese Miniaturisierung erhöhte auch die Komplexität der Verarbeitung und Herstellung von ICs, und damit diese Fortschritte weiterhin umgesetzt werden können, sind auch weitere Fortschritte in der ICs-Verarbeitung und Herstellung erforderlich. Zum Beispiel wurden dreidimensionale Transistoren, wie Fin-Feldeffekttransistoren (FinFETs) eingeführt, um planare Transistoren zu ersetzen. Obwohl bisherige FinFET-Bauelemente und Verfahren zum Fertigen von FinFET-Bauelementen für ihre vorgesehene Zwecke im Allgemeinen geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollständig zufriedenstellend. Verbesserungen auf diesem Gebiet sind erwünscht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
  • 1 bis 4A, 5 bis 10AB und 11 bis 12A sind perspektivische Ansichten, und 4B, 10B und 12B bis 12C sind Querschnittsansichten von Zwischenstufen der Herstellung eines Beispiels eines Fin-Feldeffekttransistors (FinFET).
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z. B. „darunter liegend”, „unter”, „unterer”, „darüber liegend”, „oberer” und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen des verwendeten oder betriebenen Bauelements zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Bevor auf die dargestellten Ausführungsformen eingegangen wird, werden Merkmale und Aspekte der vorliegenden Offenbarung im Allgemeinen besprochen. Im Allgemeinen betrifft die vorliegende Offenbarung CMOS-Bauelemente (komplementäre Metall-Oxid-Halbleiter-Bauelemente) oder CMOS-Vorrichtungen, die ein p-Kanal-Metall-Oxid-Halbleiter-FinFET-Bauelement (PMOS) und ein n-Kanal-Metall-Oxid-Halbleiter-FinFET-Bauelement (NMOS) umfassen, sie ist jedoch nicht darauf beschränkt. Verfahren zum Ausbilden von diesen sind gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Zwischenstufen der Ausbildung von FinFET-Beispielen einschließlich von Abwandlungen der Ausführungsformen sind dargestellt und besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • 1 zeigt einen Wafer 10, der ein Substrat 20 und Halbleiterschichten 22 und 24 über dem Substrat 20 umfasst. Gemäß einigen Ausführungsformen umfasst das Substrat 20 kristallines Silizium und kann frei von Germanium sein. In einigen Ausführungsformen ist der Wafer 10 ein Wafer aus einem einkristallinen Bulk-Halbleiter. In anderen Ausführungsformen umfasst der Wafer 10 einen SOI-Wafer (Silizium auf einem Isolator), wie im Stand der Technik bekannt. Die Halbleiterschicht 22 umfasst Siliziumgermanium (SiGe). Gemäß einigen Ausführungsformen der vorliegenden Offenbarung liegt der Germanium-Prozentsatz in der Halbleiterschicht 22 in einem Bereich von ungefähr 30 Prozent bis ungefähr 80 Prozent. Die Dicke der Halbleiterschicht 22 kann in einem Bereich von zwischen ungefähr 20 nm und ungefähr 90 nm liegen. Die Halbleiterschicht 24 kann gemäß einigen Ausführungsformen eine von Germanium freie Siliziumschicht sein. In alternativen Ausführungsformen kann die Halbleiterschicht 24 Silizium-Phosphor (SiP) umfassen.
  • Der Wafer 10 umfasst Gebietsbeispiele 100 und 200. Das Gebiet 100 ist ein n-Kanal-FinFET-Gebiet, in dem ein n-Kanal-FinFET auszubilden ist. Das Gebiet 200 ist ein p-Kanal-FinFET-Gebiet, in dem ein p-Kanal-FinFET auszubilden ist. Obwohl die Figuren in der gesamten vorliegenden Offenbarung die Gebiete 100 und 200 als zwei voneinander getrennte Gebiete darstellen, sind das Gebiet 100 und das Gebiet 200 Abschnitte desselben Wafers 10 und können sich in demselben Chip befinden. Zum Beispiel sind die in den Gebieten 100 und 200 gezeigten Substrate 20 Abschnitte eines gleichen kontinuierlichen Substrats, und die Halbleiterschichten 22 und 24 sind ebenfalls Abschnitte derselben kontinuierlichen Schichten.
  • Unter Bezugnahme auf 2 werden die Schichten 22 und 24 einem Strukturierungsprozess unterzogen, um mehrere Gräben 26, die sich in den Wafer 10 erstrecken, auszubilden. Die Gräben 26 definieren einige unstrukturierte Abschnitte des Halbleitersubstrats 20 sowie der Halbleiterschichten 22 und 24 als mehrere Halbleiterstege 128 und 228, die sich jeweils in dem Gebiet 100 bzw. 200 befinden. Die Halbleiterstege 128 umfassen Abschnitte 120 des strukturierten Substrats 20, Abschnitte 122 der strukturierten Halbleiterschicht 22 und Abschnitte 124 der strukturierten Halbleiterschicht 24. Die Halbleiterstege 228 umfassen Abschnitte 220 des strukturierten Substrats 20, Abschnitte 222 der strukturierten Halbleiterschicht 22 und Abschnitte 224 der strukturierten Halbleiterschicht 24. Gemäß einigen Ausführungsformen weisen die Halbleiterstege 128 und 228 jeweils eine Breite von zwischen ungefähr 4 nm und ungefähr 10 nm auf. In der gesamten Beschreibung werden die Stege 120, 220, 124 und 224 als Siliziumstege bezeichnet, und Stege 122 und 222 werden als SiGe-Stege bezeichnet.
  • 3 zeigt die Ausbildung einer Hartmaske 30 und einen anschließenden Oxidationsprozess. Wie in 3 dargestellt, wird die Hartmaske 30 auf oberen Flächen und Seitenwänden der Halbleiterstege 128 und 228 ausgebildet und deckt freiliegende obere Flächen des Halbleitersubstrats 20 (d. h. die jeweiligen Böden der Gräben 26) ab. Außerdem wird die Hartmaske 30 sowohl in dem n-Kanal-FinFET-Gebiet 100 als auch in dem p-Kanal-FinFET-Gebiet 200 ausgebildet. Als Nächstes wird ein Strukturierungsprozess durchgeführt, um einen Abschnitt der Hartmaske 30 von den mittleren Abschnitten der Halbleiterstege 128 zu entfernen. Die Abschnitte der Hartmaske 30 an entgegengesetzten Endabschnitten der Halbleiterstege 128 werden intakt belassen. Außerdem wird der Abschnitt der Hartmaske 30 in dem p-Kanal-FinFET-Gebiet 200 nicht strukturiert. Wie in 3 dargestellt, ist die gesamte Finne 228 im Gebiet abgedeckt, aber ein mittlerer Abschnitt der Finne 128 im Gebiet 100 ist nicht abgedeckt.
  • Die Hartmaske 30 wird als eine konforme Schicht ausgebildet, wobei horizontale Abschnitte und vertikale Abschnitte eine verhältnismäßig gleiche Dicke aufweisen. Gemäß einigen Ausführungsformen umfasst die Hartmaske 30 Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, Titannitrid, Tantalnitrid oder andere Materialien, die eine hohe Ätzselektivität gegenüber den Halbleiterstegen 128 und 228 sowie gegenüber Siliziumoxid aufweisen.
  • Als Nächstes wird eine Oxidation durchgeführt, so dass die mittleren Abschnitte der SiGe-Stege 122 (2), die nicht durch die Hartmaske 30 abgedeckt sind, oxidiert werden, um Siliziumgermaniumoxid-Gebiete (SiGeOx-Gebiete) 132 zu bilden. Die SiGe-Stege 222 und insbesondere die Endabschnitte der SiGe-Stege 122 werden durch die Hartmaske 30 geschützt und werden daher nicht oxidiert. Nach der Oxidation wird die Hartmaske 30 entfernt, und die resultierende Struktur ist in 4A dargestellt, welche zeigt, dass sich die SiGeOx-Gebiete 132 in der Mitte der Halbleiterstege 128 befinden.
  • 4B zeigt eine Querschnittsansicht eines der Stege 128, wobei die Querschnittsansicht von einer vertikalen Ebene, die die Linie 4B-4B in 4A enthält, erhalten wurde. Zur Klarheit ist ein einzelner Halbleitersteg 128 dargestellt. Wie in 4B dargestellt, verbleibt ein Innenabschnitt des SiGe-Stegs 122 nichtoxidiert. Die mittleren Abschnitte der Siliziumstege 120 und 124, die nicht durch die Hartmaske 30 (3) abgedeckt sind, können auch teilweise oxidiert werden. Jedoch ist die Oxidationsrate der mittleren Abschnitte der SiGe-Stege 122 vier höher (zuweilen 30mal höher) als die Oxidationsrate der Siliziumstege 120 und 124. Das resultierende Oxid (nicht dargestellt) auf der Fläche der Siliziumstege 120 und 124 ist daher sehr dünn (es kann eine Dicke aufweisen, die kleiner als ungefähr 5 Å ist), und ist hier daher nicht dargestellt. Die Oxidation kann zum Beispiel mithilfe einer Ofenoxidation, z. B. durch Aussetzen des Wafers 10 einer Sauerstoffumgebung, wobei die Oxidationstemperatur zwischen ungefähr 400°C und ungefähr 600°C beträgt, durchgeführt werden. Die Dauer des Oxidationsprozesses kann im Bereich von zwischen ungefähr 20 Minuten und ungefähr 40 Minuten liegen. Die Dauer des Oxidationsprozesses hängt von der Temperatur ab. Niedrigere Temperaturen erfordern längere Oxidationsdauern und umgekehrt. Alternativ kann die Oxidation unter Verwendung eines chemischen Oxidationsverfahrens bei einer niedrigen Temperatur (zum Beispiel zwischen ungefähr 20°C und 80°C), zum Beispiel unter Verwendung einer Wasserstoffperoxid-Lösung (H2O2-Lösung) als eines Oxidationsmittels durchgeführt werden. Die resultierenden SiGeOx-Gebiete 132 können zwei Abschnitte umfassen, die auf den gegenüberliegenden Seiten des verbleibenden SiGe-Stegs 122 ausgebildet sind. Gemäß einigen Ausführungsformen weisen die SiGeOx-Gebiete 132 jeweils eine Dicke von zwischen ungefähr 3 nm und ungefähr 10 nm auf.
  • Obwohl es durch eine beliebige zugrunde liegende Theorie gebunden sein sollte, wird angenommen, dass Germanium-Atome in den SiGe-Stegen 122 während des Oxidationsprozesses tendenziell nach innen von den SiGeOx-Gebieten 132 und zur Mitte (zum Innenabschnitt) der jeweiligen SiGe-Stege 122 migrieren, wodurch eine Germanium-Verdichtung in dem Innenabschnitt der SiGe-Stege 122 verursacht wird. Folglich weisen die verbleibenden Abschnitte (d. h. die nicht oxidierten Abschnitte) der SiGe-Stege 122 eine höhere Germanium-Konzentration als die entsprechende Germanium-Konzentration in den SiGe-Stegen 222 (4A).
  • Aufgrund des Oxidationsprozesses dehnt sich das Volumen der SiGeOx-Gebiete 132, so dass es größer ist als das Volumen der Abschnitte der SiGe-Stege 122, aus denen die SiGeOx-Gebiete 132 erzeugt werden. Demzufolge führt das Anschwellen des Materials zur Erzeugung einer seitlichen Zugdehnung, die die Source-/Draingebiete 154 (12A) voneinander wegschiebt. Eine vertikale Dehnung wird ebenfalls erzeugt, die die Siliziumstege 124 nach oben schiebt, wobei die Siliziumstege 124 verwendet werden, um die Kanäle des resultierenden n-Kanal-FinFET zu bilden. Dementsprechend führt die Oxidation der SiGe-Stege 122 vorteilhafterweise zu Erzeugung von gewünschten Dehnungen in dem entstehenden n-Kanal-FinFET. Dagegen werden SiGe-Stege 222 im Gebiet 200 maskiert, um eine unerwünschte Dehnung in darin ausgebildeten resultierenden p-Kanal-FinFETs zu verhindern.
  • Unter Bezugnahme auf 5 werden dielektrische Außenlagen 134 und 234 auf den oberen Flächen und den Seitenwänden der jeweiligen Halbleiterstege 128 bzw. 228 ausgebildet. Außerdem erstrecken sich die dielektrischen Außenlagen 134 und 234 auf die Seitenwände der SiGeOx-Gebiete 132 (4A) und stehen mit ihnen in Kontakt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Außenlagen 134 und 234 aus Siliziumnitrid, Aluminiumoxid (Al2O3), Siliziumoxinitrid Siliziumkarbid, Kombinationen davon oder Mehrfachschichten davon ausgebildet. Die dielektrischen Außenlage 134 und 234 können in einigen Ausführungsformen gleichzeitig in den Gebieten 100 und 200 z. B. unter Verwendung derselben Prozesse und Materialien ausgebildet werden. Die dielektrischen Außenlagen 134 und 234 werden als konforme Schichten ausgebildet, wobei vertikale Abschnitte und horizontale Abschnitte Dicken aufweisen, die gleich sind oder im Wesentlichen einander gleich sind (zum Beispiel mit einer Differenz von weniger als ungefähr 20 Prozent). Die Dicke der dielektrischen Außenlagen 134 und 234 kann in dem Bereich von zwischen ungefähr 2 nm und ungefähr 6 nm liegen.
  • Als Nächstes werden Isolationsgebiete in den Gräben 26 in den Gebieten 100 und 200 ausgebildet. Die resultierenden Isolationsgebiete 136 und 236 sind in 6 dargestellt und werden auch als STI-Gebiete (flache Grabenisolation) 136 und 236 in der gesamten Beschreibung bezeichnet. Bei der Ausbildung der STI-Gebiete 136 und 236 werden die Gräben 26 (5) zunächst mit einem dielektrischen Material gefüllt. Das dielektrische Material kann zum Beispiel unter Verwendung eines Verfahrens, das aus Rotationsbeschichtung, einer FCVD (Flowable Chemical Vapor Deposition) und dergleichen ausgewählt wird, ausgebildet werden. Das dielektrische Material kann hochfließfähige Materialien umfassen, die im Stand der Technik bekannt sind. Gemäß alternativen Ausführungsformen wird das dielektrische Material unter Verwendung eines Abscheidungsverfahren, wie einer chemischen Gasphasenabscheidung unter Verwendung hochdichten Plasmas (HDPCVD) und eines HARP-Prozesses (High-Aspect Ratio Process), abgeschieden werden.
  • Der Wafer 10 kann dann in einigen Ausführungsformen einem Ausheilungsschritt unterzogen werden, wodurch das dielektrische Material verfestigt wird. Die Ausheilung kann zum Beispiel eine Dampfausheilung umfassen, die eine In-Situ Dampferzeugung (In-Situ Steam Generation, ISSG) verwendet, wobei ein kombiniertes Gas aus Wasserstoff (H2) und Sauerstoff (O2) zur Erzeugung des Dampfes verwendet wird.
  • Nach der Ausbildung des dielektrischen Materials wird ein chemisch-mechanisches Polieren (CMP) durchgeführt, um überschüssige Abschnitte des dielektrischen Materials über den oberen Flächenabschnitten der dielektrischen Außenlagen 134 und 234 zu entfernen, und auf diese Weise werden die STI-Gebiete 136 und 236 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die oberen Flächenabschnitte der dielektrischen Außenlagen 134 und 234 als eine CMP-Stoppschicht verwendet. Die verbleibenden Abschnitte des dielektrischen Materials bilden die STI-Gebiete 136 und 236. Die STI-Gebiete 136 und 236 können zum Beispiel Siliziumoxid umfassen, obwohl andere dielektrische Materialien ebenfalls verwendet werden können. Die oberen Flächen der STI-Gebiete 136 und 236 können im Wesentlichen miteinander ausgerichtet sein, und mit den oberen Flächen der dielektrischen Außenlagen 134 und 234 ausgerichtet sein.
  • Unter weiterer Bezugnahme auf 6 wird eine Hartmaske 138 ausgebildet und strukturiert. Die Strukturen in dem n-Kanal-FinFET-Gebiet 100 werden durch die Hartmaske 138 abgedeckt, und die Strukturen in dem p-Kanal-FinFET-Gebiet 200 bleiben in der dargestellten Ausführungsform freiliegend. Um ansonsten verborgene Merkmale darzustellen, sind in 6 und den nachfolgenden Zeichnungen einige Abschnitte der Vordermerkmale, wie z. B. die STI-Gebiete 136 und 236, in den Figuren ausgelassen, so dass die ansonsten verborgenen Merkmale dargestellt werden können. Es versteht sich, dass die ausgelassenen Abschnitte dieser Merkmale nach wie vor vorhanden sind. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaske 138 aus Siliziumnitrid, Siliziumoxid oder anderen geeigneten Materialien ausgebildet. Außerdem kann in einigen Ausführungsformen die Hartmaske 138 aus einem Material ausgebildet werden, das von dem Material der dielektrischen Außenlagen 134 und 234 verschieden ist, so dass die dielektrischen Außenlagen 134 und 234 geätzt werden können, ohne dass die Hartmaske 138 geätzt wird, und umgekehrt.
  • 7 zeigt das Aussparen der Siliziumstege 224, und somit das Ausbilden von Aussparungen 240 im Gebiet 200. Das Ätzen kann unter Verwendung eines Nassätzens, wie zum Beispiel Kaliumhydroxid (KOH) oder Tetramethylammoniumhydroxid (TMAH), durchgeführt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Ätzen angehalten, bevor die SiGe-Stege 222 freigelegt werden. Nach dem Ätzen bleiben demzufolge untere Abschnitte der Siliziumstege 224 bestehen, um die SiGe-Stege 222 abzudecken. Es versteht sich, dass, obwohl die verbleibenden Siliziumstege 224 mit flachen oberen Flächen dargestellt sind, die oberen Flächen in alternativen Ausführungsformen auch V-Formen bilden können. Gemäß anderen Ausführungsformen werden die Siliziumstege 224 nach dem Ätzen entfernt, und die SiGe-Stege 222 werden freigelegt. Die Hartmaske 138 gewährleistet, dass die Stege 128 nicht während dieses Prozesses geätzt werden.
  • Als Nächstes werden, wie in 8 dargestellt, SiGe-Stege 242 in den Aussparungen 240 (7) epitaktisch aufgewachsen. Dementsprechend werden die SiGe-Stege 242 je nach der Ausführungsform über den Siliziumstegen 224 oder den SiGe-Stegen 222 und in Kontakt mit ihnen aufgewachsen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die SiGe-Stege 242 einen ersten Germanium-Prozentsatz (atomar) im Bereich von ungefähr 30 Prozent bis ungefähr 50 Prozent auf. Das SiGe kann derart epitaktisch aufgewachsen werden, dass es mit den oberen Flächen der STI-Gebiete 236 ausgerichtet ist, oder es kann bis zu einer Höhe aufgewachsen werden, die höher ist als die oberen Flächen der STI-Gebiete 236, und dann wird ein CMP-Prozess verwendet, um die oberen Flächen des SiGe mit den oberen Flächen der STI-Gebiete 236 zu planarisieren. Die verbleibenden Abschnitte des epitaktisch aufgewachsenen SiGe-Materials bilden die SiGe-Stege 242.
  • Als Nächstes wird die Hartmaske 138 entfernt, worauf ein Aussparen der STI-Gebiete 136 und 236 folgt. Die resultierende Struktur ist in 9 dargestellt. Im Gebiet 100 weisen die Siliziumstege 124 obere Flächen auf, die höher sind als die oberen Flächen der verbleibenden STI-Gebiete 136, wobei die oberen Abschnitte der Siliziumstege 124 nachstehend als Halbleiterfinnen (Siliziumfinnen) 144 bezeichnet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung befinden sich die oberen Flächen der verbleibenden STI-Gebiete 136 auf gleicher Höhe wie oder sind höher als die oberen Enden der SiGeOx-Gebiete 132 (4A und 4B), die durch die dielektrische Außenlage 134 in 9 abgedeckt sind.
  • Zeitgleich mit dem Aussparen der STI-Gebiete 136 werden auch die STI-Gebiete 236 ausgespart. Die SiGe-Stege 242 weisen obere Flächen auf, die höher sind als die oberen Flächen der verbleibenden STI-Gebiete 236, wobei die oberen Abschnitte der SiGe-Stege 242 nachstehend als Halbleiterfinnen (SiGe-Finnen) 244 bezeichnet werden. Gemäß einigen Ausführungsformen weisen die Halbleiterfinnen 144 und 244 Höhen von zwischen ungefähr 20 nm und ungefähr 40 nm auf. Die oberen Flächen der verbleibenden STI-Gebiete 236 können gleich hoch oder höher als die oberen Enden der gegebenenfalls verbleibenden Siliziumstege 224 sein, oder sie können gleich hoch oder höher als die oberen Flächen der SiGe-Stege 222 sein, wenn die Siliziumstege 224 in den vorhergehenden Schritten vollständig entfernt wurden.
  • Wie in 9 dargestellt, werden einige Abschnitte der dielektrischen Außenlagen 134 und 234 freigelegt. Diese Abschnitte der dielektrischen Außenlagen 134 und 234 werden dann entfernt. Als Nächstes werden, wie in 10A dargestellt, Dummy-Gatestapel 146 und 246 derart ausgebildet, dass sie die mittleren Abschnitte der Halbleiterfinnen 144 bzw. 244 abdecken (9). Die Endabschnitte der Halbleiterfinnen 144 und 244 werden nicht abgedeckt. Gemäß einigen Ausführungsformen umfasst der Gatestapel 146 ein Dummy-Gate 148 und Maskenschichten 150 und/oder 152, und der Gatestapel 246 umfasst ein Dummy-Gate 248 und Maskenschichten 250 und/oder 252. Die Dummy-Gates 148 und 248 können gemäß einigen Ausführungsformen aus Polysilizium ausgebildet werden, obwohl andere Materialien verwendet werden können. In einigen Ausführungsbeispielen werden die Maskenschichten 150 und 250 aus Siliziumnitrid ausgebildet, und die Maskenschichten 152 und 252 werden aus Siliziumoxid ausgebildet. Obwohl nicht in 9 dargestellt, kann ein Dummy-Gatedielektrikum, wie z. B. eine Siliziumoxidschicht, derart ausgebildet werden, dass es unter den Dummy-Gates 148 und 248 liegt. Die Dummy-Gates 148 und 248 werden auf den oberen Flächen und den Seitenwänden der Halbleiterfinnen 144 bzw. 244 (9) ausgebildet. Außerdem können die Gatestapel 146 und 246 Gatespacer 153 bzw. 253 umfassen, die auf den Seitenwänden der Dummy-Gates 148 bzw. 248 ausgebildet werden.
  • 10A zeigt außerdem das Ausbilden von Source- und Draingebieten (nachstehend als Source-/Draingebiete bezeichnet) 154 im Gebiet 100 und Source-/Draingebieten 254 im Gebiet 200. Die Source-/Draingebiete 154 umfassen die Siliziumstege 124 als Mittelabschnitte und die epitaktischen Gebiete 156 außerhalb der Siliziumstege 124. Die Source-/Draingebiete 254 umfassen die SiGe-Stege 242 als Mittelabschnitte und die epitaktischen Gebiete 256 außerhalb der Siliziumstege 124. Das Ausbilden der Source-/Draingebiete 154 und 254 wird unter Bezugnahme auf 10B besprochen.
  • 10B umfasst die Querschnittsansichten der Source-/Draingebiete 154 und 254, wobei die Querschnittsansicht des Source-/Draingebiets 154 von der vertikalen Ebene erhalten wird, die die Linie 10BN-10BN in 10A enthält, und die Querschnittsansicht des Source-/Draingebiets 254 von der vertikalen Ebene erhalten wird, die die Linien 10BP-10Bp in 10A enthält.
  • Beim Ausbilden der Source-/Draingebiete 154 wird in einigen Ausführungsformen die Halbleiterfinne 144, die die Siliziumstege 124 umfasst, zuerst gedünnt. Das Dünnen kann ein Nassätzen umfassen, und das Ätzmittel kann zum Beispiel eine Lösung aus HF, Wasserstoffperoxid (H2O2) und Essigsäure (CH3COOH) umfassen. Gestrichelte Linien 158 zeigen die Positionen der Ränder und der oberen Fläche des Siliziumstegs 124 vor dem Dünnen. Als Folge des Dünnens wird die Breite des gedünnten Siliziumstegs 124 (der Finne 144) von ihrer ursprünglichen Breite W2 vor dem Dünnen auf eine Breite W1 nach dem Dünnen reduziert. Gemäß einigen Ausführungsformen beträgt die Breite W1 zwischen ungefähr 50 Prozent und ungefähr 70 Prozent der Breite W2, obwohl die Breite W1 größer oder kleiner sein kann. Die Breiten W1 und W2 können von einer mittleren Höhe des Siliziumstegs 124 gemessen werden. Wie in 10B dargestellt, werden die Breiten W1 und W2 bei Höhe H1/2 über den oberen Flächen der Si-Gebiete 136 gemessen. Wie ebenfalls in 10B dargestellt, sind die gestrichelten Seitenwände der ursprünglichen Halbleiterfinne 144 von den Seitenwänden der STI-Gebiete 136 verlängert. Die Seitenwände 124A der gedünnten Siliziumstege 124 werden jedoch zur Mittellinie 160 des Siliziumstegs 124 ausgespart. Die obere Fläche der Siliziumfinne 124 wird aufgrund des Dünnens auch herabgesenkt.
  • Das epitaktische n-Typ-Gebiet 156 wird vom dem gedünnten Siliziumsteg 124 epitaktisch aufgewachsen. Gemäß einigen Ausführungsformen umfasst das epitaktische n-Typ-Gebiet 156 SiP, wobei Phosphor in-situ dotiert werden kann, wenn das epitaktische n-Typ-Gebiet 156 aufgewachsen wird. Von Phosphor verschiedene n-Typ-Fremdatome (wie z. B. Arsen) können ebenfalls verwendet werden. Da das epitaktische n-Typ-Gebiet 156 eine Gitterkonstante aufweist, die kleiner ist als die Gitterkonstante der darunter liegenden SiGe-Stege 122, wird in dem Kanalgebiet des jeweiligen n-Kanal-FinFET durch die Source-/Draingebiete 154 eine Zugdehnung erzeugt. Vorteilhafterweise wird beim Dünnen des Halbleiterstegs 124 vor dem epitaktischen Aufwachsprozess das Profil des resultierenden epitaktischen n-Typ-Gebiets 156 ähnlicher einer Ellipsenform als einer Rautenform. Gemäß einigen Ausführungsbeispielen liegt die Phosphor-Konzentration in dem resultierenden Source-/Draingebiet 154 im Bereich zwischen ungefähr 5E20/cm3 und ungefähr 2E21/cm3. Außerdem kann der Siliziumsteg 124 nicht mit Phosphor dotiert werden, wenn er in den in 1 und 2 dargestellten Schritten ausgebildet wird. Jedoch diffundiert Phosphor im thermischen Prozess, der auf den in 10A und 10B dargestellten Schritt folgt, in den gedünnten Siliziumsteg 124. An der Grenzfläche zwischen dem SiP-Gebiet 156 und dem gedünnten Siliziumsteg 124 kann eine signifikante Abnahme der Phosphor-Konzentration zustande kommen oder nicht. Außerdem kann ein Gradient der abnehmenden Konzentration erzeugt werden, wobei die Außenabschnitte des Siliziumstegs 124, die an das SiP-Gebiet 156 angrenzen, höhere Konzentrationen von n-Typ-Fremdatomen (Phosphor) aufweisen als die Innenabschnitte der Siliziumstege 124. Die n-Typ-Dotierungskonzentration kann allmählich und kontinuierlich von den Innengebieten zu den Außengebieten des gedünnten Siliziumstegs 124 ansteigen.
  • Wie ebenfalls in 10B dargestellt, wird beim Ausbilden der Source-/Draingebiete 254 in einigen Ausführungsformen die Halbleiterfinne 244, die die SiGe-Stege 242 umfasst, zuerst gedünnt. Das Dünnen kann in einigen Ausführungsformen ein Nassätzen umfassen und das Ätzmittel kann eine Lösung umfassen, die NH3OH und H2O2 umfasst. In alternativen Ausführungsformen umfasst das Ätzmittel zum Beispiel HF, Wasserstoffperoxid (H2O2) und Essigsäure (CH3COOH). Gestrichelte Linien 258 zeigen die Positionen der Ränder und der oberen Fläche der SiGe-Stege 242 vor dem Dünnen. Als Folge des Dünnens wird die Breite W1' der gedünnten Halbleiterfinne 244 von ihrer ursprünglichen Breite W2' vor dem Dünnen reduziert. Gemäß einigen Ausführungsformen beträgt die Breite W1' zwischen ungefähr 50 Prozent und ungefähr 70 Prozent der Breite W2', obwohl die Breite W1' größer oder kleiner sein kann. Die Breiten W1' und W2' können von einer Höhenmitte der SiGe-Finne 242 gemessen werden. Wie in 10B dargestellt, sind die gestrichelten Seitenwände 258 der ursprünglichen Halbleiterfinne 244 von den Seitenwänden der STI-Gebiete 236 verlängert. Die Seitenwände 242A der gedünnten SiGe-Finne 242 werden jedoch zur Mittellinie 260 der SiGe-Finne 242 ausgespart. Die obere Fläche der gedünnten SiGe-Finne 242 wird außerdem aufgrund des Dünnens herabgesenkt.
  • Das epitaktische p-Typ-Gebiet 256 wird von der gedünnten SiGe-Finne 242 epitaktisch aufgewachsen. Gemäß einigen Ausführungsformen umfasst das epitaktische p-Typ-Gebiet 256 SiGeB, wobei Bor in-situ dotiert werden kann, wenn das epitaktische p-Typ-Gebiet 256 aufgewachsen wird. Von Bor verschiedene p-Typ-Fremdatome (wie z. B. Indium) können ebenfalls verwendet werden. Da das epitaktische p-Typ-Gebiet 256 eine Gitterkonstante aufweist, die größer ist als die Gitterkonstante der darunter liegenden Siliziumstege 224 und/oder der SiGe-Stege 222, wird in dem Kanalgebiet des jeweiligen p-Kanal-FinFET durch die Source-/Draingebiete 254 eine Stauchung erzeugt. Gemäß einigen Ausführungsbeispielen liegt die Konzentration der p-Typ-Fremdatome (wie z. B. Bor) in dem resultierenden Source-/Draingebiet 254 im Bereich zwischen ungefähr 5E20/cm3 und ungefähr 2E21/cm3. Außerdem kann der SiGe-Steg 242 nicht mit p-Typ-Fremdatomen (wie z. B. Bor) dotiert werden, wenn er epitaktisch aufgewachsen wird. Jedoch diffundiert Bor im thermischen Prozess, der auf den Schritt in 10A und 10B folgt, in den gedünnten SiGe-Steg 242. Außerdem kann ein Gradient der abnehmenden Konzentration gebildet werden, wobei die Außenabschnitte des SiGe-Stegs 242, die an das SiGeB-Gebiet 256 angrenzen, höhere Konzentrationen von p-Typ-Fremdatomen aufweisen als die Innenabschnitte. Die p-Typ-Dotierungskonzentration kann allmählich von Innengebieten zu den Außengebieten des gedünnten Siliziumstegs 242 ansteigen.
  • Das SiGeB-Gebiet 256 kann ein homogenes Gebiet sein, das einen hohen Germanium-Prozentsatz aufweist, der höher ist als der erste Germanium-Prozentsatz des SiGe-Stegs 242. Der Germanium-Prozentsatz des SiGeB-Gebiets 256 kann im Bereich zwischen ungefähr 70 Prozent und ungefähr 100 Prozent (was Germanium ohne Silizium bedeutet) liegen. Gemäß alternativen Ausführungsformen umfasst das SiGeB-Gebiet 256 ein SiGeB-Gebiet 256A, das einen zweiten Germanium-Prozentsatz aufweist, der höher ist als der erste Germanium-Prozentsatz des SiGe-Stegs 242. Der zweite Germanium-Prozentsatz kann im Bereich von zwischen ungefähr 60 Prozent und ungefähr 80 Prozent liegen. Außerhalb des SiGeB-Gebiets 256A wird ein SiGeB-Gebiet 256B ausgebildet, das einen dritten Germanium-Prozentsatz aufweist, der höher ist als der zweite Germanium-Prozentsatz des SiGeB-Gebiets 256A. Der dritte Germanium-Prozentsatz kann gemäß einigen Ausführungsformen im Bereich von zwischen ungefähr 80 Prozent und ungefähr 100 Prozent liegen. Die SiGeB-Gebiete 256, 256A und 256B können Gradient-Germanium-Prozentsätze aufweisen, wobei die Außenabschnitte einen zunehmend höheren Germanium-Prozentsatz als die Innenabschnitte aufweisen.
  • 11 zeigt eine perspektivische Ansicht der Struktur nachdem eine dielektrische Zwischenschicht (ILD) 62 ausgebildet wurde. Die ILD 62 umfasst ein dielektrisches Material, wie z. B. Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikaltgals (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG) oder dergleichen. Ein CMP kann durchgeführt werden, um die obere Fläche der ILD 62 mit der oberen Fläche der Dummy-Gatestapel 146 und 246 (10A) auszurichten. Als Nächstes werden die Dummy-Gatestapel 146 und 246 in einem Ätzschritt entfernt, so dass Aussparungen 164 und 264 in der ILD 62 ausgebildet werden, wie in 11 dargestellt. Die Aussparungen 164 und 264 werden im Gebiet 100 bzw. Gebiet 200 angeordnet. Die mittleren Abschnitte der Halbleiterfinnen 144 und 244 werden auf diese Weise an den Aussparungen 164 bzw. 264 freigelegt.
  • 12A und 12B zeigen das Ausbilden von Austauschgates 165 und 265, die Gatedielektrika 166 und 266 und Gateelektroden 168 und 268 umfassen. Auf diese Weise werden FinFETs 170 und 270 ausgebildet. 12A zeigt eine perspektivische Ansicht. 12B zeiget die Querschnittsansichten, die von den Ebenen erhalten sind, die senkrecht zu den Source-Drain-Richtungen der FinFETs 170 und 270 sind. Wie in 12B dargestellt, umfasst der Siliziumsteg 124 einen Abschnitt 124-1 (der einen Teil der Finne 144 bildet), der durch den Austauschgatestapel 165 überlappt wird, und einen gedünnten Abschnitt 124-2, der als die Innenabschnitte der Source-/Draingebiete 154 fungiert. Die Abschnitte 124-1 und 124-2 weisen dieselbe Zusammensetzung aus Gruppe-IV-Halbleiterelementen, wie zum Beispiel Silizium, auf. Außerdem sind die oberen Flächen der gedünnten Abschnitte 124-2 niedriger als die obere Fläche des nicht gedünnten Abschnitts 124-1.
  • Der SiGe-Steg 242 umfasst einen Abschnitt 242-1, der durch den Austauschgatestapel 265 überlappt wird, und einen gedünnten Abschnitt 242-2, der als die Innenabschnitte der Source-/Draingebiete 254 fungiert. Die Abschnitte 242-1 und 242-2 weisen dieselbe Zusammensetzung aus Gruppe-IV-Halbleiterelementen, wie zum Beispiel Silizium und Germanium, auf, wobei der Germanium-Prozentsatz und der Silizium-Prozentsatz im Abschnitt 242-1 jeweils dem Germanium-Prozentsatz bzw. Silizium-Prozentsatz in den Abschnitten 242-2 gleichen. Wenn es in der Beschreibung von zwei Gebieten heißt, dass sie dieselbe Zusammensetzung aus Gruppe-IV-Halbleiterelementen aufweisen, weisen die zwei Gebiete dieselben Prozentsätze von Silizium und dieselben Prozentsätze von Germanium auf. Außerdem ist die obere Fläche der gedünnten Abschnitte 242-2 niedriger als die obere Fläche des nicht gedünnten Abschnitts 242-1. Silizidgebiete 172 und 272 sowie Source- und Drainkontaktstecker 174 und 274 sind ebenfalls in 12B dargestellt.
  • 12C zeigt die Querschnittsansichten der FinFETs 170 und 270, wobei die Querschnittsansichten erhalten wurden, indem die Austauschgates 165 und 265 in einer Richtung senkrecht zu den Source-Drain-Richtungen durchgeschnitten wurden. Wie in 12C dargestellt, weisen die SiGeOx-Gebiete 132 einige Abschnitte, die durch die Siliziumfinne 124 überlappt werden.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Das Ausbilden der Source-/Draingebiete umfasst ein Dünnen, aber kein vollständiges Entfernen, der ursprünglichen Abschnitte der Halbleiterfinne, und anschließendes epitaktisches Aufwachsen von epitaktischen Gebieten auf der gedünnten Halbleiterfinne. Dies weist die vorteilhaften Merkmale auf, dass die Dehnung in Kanalgebieten aufrechterhalten bleibt. Wenn als Vergleich die ursprünglichen Abschnitte der Halbleiterfinne vollständig entfernt werden, worauf ein erneutes Aufwachsen der Source-/Draingebiete folgt, kann die Dehnung nachlassen. Wenn andererseits die ursprünglichen Halbleiterfinnen vor dem Aufwachsen epitaktischer Gebiete nicht gedünnt werden, kann der jeweilige n-Typ- bzw. p-Typ-Dotierstoff der Source-/Draingebiete nicht wirkungsvoll durch die Source-/Draingebiete diffundieren.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Bauelement ein Halbleitersubstrat und Isolationsgebiete, die sich in das Halbleitersubstrat erstrecken. Eine Halbleiterfinne befindet sich zwischen gegenüberliegenden Abschnitten der Isolationsgebiete, wobei die Halbleiterfinne über oberen Flächen der Isolationsgebiete liegt. Ein Gatestapel überlappt die Halbleiterfinne. Ein Source-/Draingebiet liegt auf einer Seite des Gatestapels und ist mit der Halbleiterfinne verbunden. Das Source-/Draingebiet umfasst einen Innenabschnitt, der dünner ist als die Halbleiterfinne, und einen Außenabschnitt, der sich außerhalb des Innenabschnitts befindet. Die Halbleiterfinne und der Innenabschnitt des Source-/Draingebiets weisen eine gleiche Zusammensetzung aus Gruppe-IV-Halbleitern auf.
  • Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Bauelement ein Siliziumsubstrat, Isolationsgebiete, die sich in das Siliziumsubstrat erstrecken, und einen p-Kanal-FinFET. Der p-Kanal-FinFET umfasst eine Siliziumgermanium-Finne, die einen mittleren Abschnitt und Endabschnitte auf gegenüberliegenden Seiten des mittleren Abschnitts umfasst. Eine obere Fläche des mittleren Abschnitts ist höher als obere Flächen der Endabschnitte. Die Siliziumgermanium-Finne weist einen ersten Germanium-Prozentsatz auf. Der p-Kanal-FinFET umfasst ferner einen Gatestapel, der den mittleren Abschnitt der Siliziumgermanium-Finne überlappt, und ein Source-/Draingebiet. Das Source-/Draingebiet umfasst einen der Endabschnitte der Siliziumgermanium-Finne als einen Innenabschnitt, und ein Siliziumgermanium-Gebiet außerhalb des Innenabschnitts. Das Siliziumgermanium-Gebiet weist einen zweiten Germanium-Prozentsatz auf, der höher ist als der erste Germanium-Prozentsatz.
  • Gemäß weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Aussparen von Isolationsgebieten auf gegenüberliegenden Seiten eines Halbleiterstegs, um eine Halbleiterfinne auszubilden, wobei sich die Halbleiterfinne über oberen Flächen der Isolierungen befindet, Ausbilden eines Gatestapels auf einer oberen Fläche und Seitenwänden eines mittleren Abschnitts der Halbleiterfinne, Dünnen eines Endabschnitts der Halbleiterfinne, und Durchführen eines epitaktischen Aufwachsens eines Halbleitergebiets auf dem gedünnten Endabschnitt der Halbleiterfinne. Der gedünnte Endabschnitt der Halbleiterfinne und das Halbleitergebiet bilden zusammen ein Source-/Draingebiet eines FinFET. Je nach Typ des FinFET umfasst das Halbleitergebiet Silizium-Phosphor oder Silizium-Germanium-Bor.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Vorrichtung, umfassend: ein Halbleitersubstrat, Isolationsgebiete, die sich in das Halbleitersubstrat erstrecken, eine Halbleiterfinne zwischen gegenüberliegenden Abschnitten der Isolationsgebiete, wobei sich die Halbleiterfinne über oberen Flächen der Isolationsgebiete befindet, einen Gatestapel, der die Halbleiterfinne überlappt, und ein Source-/Draingebiet auf einer Seite des Gatestapels, das mit der Halbleiterfinne verbunden ist, wobei das Source-/Draingebiet umfasst: einen Innenabschnitt, der dünner ist als die Halbleiterfinne, wobei die Halbleiterfinne und der Innenabschnitt des Source-/Draingebiets die gleiche Zusammensetzung aus Gruppe-IV-Halbleitern aufweisen, und einen Außenabschnitt außerhalb des Innenabschnitts.
  2. Vorrichtung nach Anspruch 1, wobei eine obere Fläche des Innenabschnitts niedriger ist als eine obere Fläche der Halbleiterfinne.
  3. Vorrichtung nach Anspruch 1, wobei eine erste Breite des Innenabschnitts des Source-/Draingebiets ungefähr 50 Prozent bis ungefähr 70 Prozent einer zweiten Breite der Halbleiterfinne beträgt, wobei die erste Breite und die zweite Breite in einer Richtung senkrecht zu einer Source-Drain-Richtung eines Fin-Feldeffekttransistors (FinFET), der das Source-/Draingebiet umfasst, gemessen werden.
  4. Vorrichtung nach Anspruch 1, wobei das Gate und das Source-/Draingebiet in einem n-Kanal-Fin-Feldeffekttransistor (FinFET) aufgenommen sind, und der Innenabschnitt Silizium umfasst und frei von Germanium ist, und wobei der Außenabschnitt Silizium-Phosphor umfasst.
  5. Vorrichtung nach Anspruch 4, das ferner zwei SiGeOx-Gebiete umfasst, wobei Innenabschnitte der SiGeOx-Gebiete durch die Halbleiterfinne überlappt sind.
  6. Vorrichtung nach Anspruch 5, das ferner ein Siliziumgermanium-Gebiet zwischen den zwei SiGeOx-Gebieten umfasst.
  7. Vorrichtung nach Anspruch 1, wobei der Gatestapel und die Source/der Drain in einem p-Kanal-Fin-Feldeffekttransistor (FinFET) aufgenommen sind, und der Innenabschnitt Siliziumgermanium umfasst, das einen ersten Germanium-Prozentsatz aufweist, und der Außenabschnitt Siliziumgermanium umfasst, das einen zweiten Germanium-Prozentsatz aufweist, der größer als der erste Germanium-Prozentsatz ist.
  8. Vorrichtung nach Anspruch 7, ferner umfassend: eine Siliziumschicht, die unter dem Innenabschnitt des Source-/Draingebiets liegt, und eine zusätzliche Siliziumgermanium-Schicht, die unter der Siliziumschicht liegt und die über dem Halbleitersubstrat liegt.
  9. Vorrichtung, umfassend: ein Siliziumsubstrat, Isolationsgebiete, die sich in das Siliziumsubstrat erstrecken, und einen p-Kanal-Fin-Feldeffekttransistor (FinFET), umfassend: eine Siliziumgermanium-Finne, die einen mittleren Abschnitt und Endabschnitte auf gegenüberliegenden Seiten des mittleren Abschnitts umfasst, wobei eine obere Fläche des mittleren Abschnitts höher ist als obere Flächen der Endabschnitte, und wobei die Siliziumgermanium-Finne einen ersten Germanium-Prozentsatz aufweist, einen Gatestapel, der den mittleren Abschnitt der Siliziumgermanium-Finne überlappt, und ein Source-/Draingebiet, das einen der Endabschnitte der Siliziumgermanium-Finne als einen Innenabschnitt, und ein Siliziumgermanium-Gebiet außerhalb des Innenabschnitts umfasst, wobei das Siliziumgermanium-Gebiet einen zweiten Germanium-Prozentsatz aufweist, der höher ist als der erste Germanium-Prozentsatz.
  10. Vorrichtung nach Anspruch 9, wobei das Source-/Draingebiet ferner ein zusätzliches Siliziumgermanium-Gebiet außerhalb des Siliziumgermanium-Gebiets umfasst, wobei das zusätzliche Siliziumgermanium-Gebiet einen dritten Germanium-Prozentsatz aufweist, der höher ist als der zweite Germanium-Prozentsatz.
  11. Vorrichtung nach Anspruch 9, wobei sich die Siliziumgermanium-Finne bis zu einer Höhe erstreckt, die niedriger ist als obere Flächen der Isolationsgebiete, und die Vorrichtung ferner umfasst: eine Siliziumschicht, die unter der Siliziumgermanium-Finne liegt, eine zusätzliche Siliziumgermanium-Schicht, die unter der Siliziumschicht liegt, und einen Siliziumsteg, der unter der zusätzlichen Siliziumgermanium-Schicht liegt, wobei der Siliziumsteg mit dem Siliziumsubstrat kontinuierlich in Verbindung steht.
  12. Vorrichtung nach Anspruch 9, wobei die Endabschnitte der Siliziumgermanium-Finne dünner sind als der mittlere Abschnitt der Siliziumgermanium-Finne.
  13. Vorrichtung nach Anspruch 12, wobei die Endabschnitte der Siliziumgermanium-Finne eine erste Breite aufweisen, die kleiner ist als eine zweite Breite des mittleren Abschnitts der Siliziumgermanium-Finne, wobei die erste Breite und die zweite Breite in einer Richtung senkrecht zu einer Source-Drain-Richtung eines Fin-Feldeffekttransistors (FinFET), der das Source-/Draingebiet umfasst, gemessen werden.
  14. Vorrichtung nach Anspruch 13, wobei die erste Breite zwischen ungefähr 50 Prozent und ungefähr 70 Prozent der zweiten Breite beträgt.
  15. Verfahren, umfassend: Aussparen von Isolationsgebieten auf gegenüberliegenden Seiten eines Halbleiterstegs, um eine Halbleiterfinne auszubilden, wobei sich die Halbleiterfinne über oberen Flächen der Isolierungen befindet, Ausbilden eines Gatestapels auf einer oberen Fläche und Seitenwänden eines mittleren Abschnitts der Halbleiterfinne, Dünnen eines Endabschnitts der Halbleiterfinne, und Durchführen einer Epitaxie, um ein Halbleitergebiet auf dem gedünnten Endabschnitt der Halbleiterfinne aufzuwachsen, wobei der gedünnte Endabschnitt der Halbleiterfinne und das Halbleitergebiet zusammen ein Source-/Draingebiet eines Fin-Feldeffekttransistors (FinFET) bilden.
  16. Verfahren nach Anspruch 15, wobei das Dünnen nach dem Ausbilden des Gatestapels durchgeführt wird.
  17. Verfahren nach Anspruch 15, wobei der FinFET ein n-Kanal-FinFET ist, und die Halbleiterfinne eine von Germanium freie Siliziumfinne ist, und wobei die Epitaxie ein Aufwachsen eines Silizium-Phosphor-Gebiets umfasst.
  18. Verfahren nach Anspruch 15, wobei der Halbleitersteg einen Siliziumsteg umfasst, der einen Siliziumgermanium-Steg überlappt, und das Verfahren ferner umfasst: Durchführen einer Oxidation von Außenabschnitten des Siliziumgermanium-Stegs, wobei Germanium in einem Innenabschnitt des Siliziumgermanium-Stegs in der Oxidation verdichtet wird.
  19. Verfahren nach Anspruch 15, wobei der FinFET ein p-Kanal-FinFET ist und die Halbleiterfinne eine Siliziumgermanium-Finne umfasst, die einen ersten Germanium-Prozentsatz aufweist, und wobei die Epitaxie ein Aufwachsen eines Silizium-Germanium-Bor-Gebiets mit einem zweiten Germanium-Prozentsatz, der höher ist als der erste Germanium-Prozentsatz, umfasst.
  20. Verfahren nach Anspruch 19, das vor dem Aussparen der Isolierungen ferner umfasst: Ätzen eines oberen Abschnitts eines Siliziumstegs zwischen den Isolationsgebieten, um eine Aussparung auszubilden, und Aufwachsen eines Siliziumgermanium-Stegs in der Aussparung, wobei der Siliziumgermanium-Steg von einem unteren Abschnitt des Siliziumstegs aufgewachsen wird, wobei der Siliziumgermanium-Steg den ersten Germanium-Prozentsatz aufweist.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
KR102330757B1 (ko) * 2015-03-30 2021-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106252392B (zh) * 2015-06-09 2020-08-18 联华电子股份有限公司 半导体元件及其制作方法
US9548361B1 (en) * 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9922978B2 (en) 2015-08-21 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with recessed source/drain structure and method for forming the same
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9786782B2 (en) * 2015-10-23 2017-10-10 International Business Machines Corporation Source/drain FinFET channel stressor structure
US10796924B2 (en) 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10276718B2 (en) 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a relaxation prevention anchor
US11430787B2 (en) 2017-09-26 2022-08-30 Intel Corporation Forming crystalline source/drain contacts on semiconductor devices
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US11094597B2 (en) 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
DE102019111297B4 (de) * 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren
US11362199B2 (en) 2018-11-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR20200141142A (ko) 2019-06-10 2020-12-18 삼성전자주식회사 반도체 장치
KR20210033102A (ko) * 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자
KR20210056154A (ko) * 2019-11-08 2021-05-18 삼성전자주식회사 액티브 패턴 구조물 및 이를 포함하는 반도체 장치
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11652105B2 (en) * 2020-07-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy regions with large landing areas for contact plugs

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8551829B2 (en) * 2010-11-10 2013-10-08 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
DE102013103057A1 (de) * 2012-04-13 2013-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Einrichtung für FinFETs
DE102013105074A1 (de) * 2012-06-29 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6882025B2 (en) 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
KR100487566B1 (ko) 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100550343B1 (ko) * 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
US7485520B2 (en) 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP5285947B2 (ja) * 2008-04-11 2013-09-11 株式会社東芝 半導体装置、およびその製造方法
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
JP2010103142A (ja) * 2008-10-21 2010-05-06 Toshiba Corp 半導体装置の製造方法
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8298925B2 (en) * 2010-11-08 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming ultra shallow junction
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8460172B2 (en) * 2010-07-29 2013-06-11 Medtronic, Inc. Tissue stabilizing device and methods including a self-expandable head-link assembly
US8492235B2 (en) * 2010-12-29 2013-07-23 Globalfoundries Singapore Pte. Ltd. FinFET with stressors
US20120265319A1 (en) 2011-04-13 2012-10-18 Total Joint Orthopedics Total hip arthroplasty
KR101850703B1 (ko) 2011-05-17 2018-04-23 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8455307B2 (en) * 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
JP2013183085A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9041116B2 (en) * 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
US9006065B2 (en) * 2012-10-09 2015-04-14 Advanced Ion Beam Technology, Inc. Plasma doping a non-planar semiconductor device
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8815691B2 (en) * 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US8901607B2 (en) 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9306069B2 (en) 2013-09-11 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of fin field effect transistor
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9735255B2 (en) * 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
KR102038486B1 (ko) * 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN105493251A (zh) * 2013-09-27 2016-04-13 英特尔公司 具有多层柔性衬底的非平面半导体器件
US9196522B2 (en) 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming
US9159833B2 (en) 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9099570B2 (en) * 2013-12-05 2015-08-04 Stmicroelectronics, Inc. Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices
US9660080B2 (en) * 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
CN105336587B (zh) * 2014-06-17 2018-05-15 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9209185B2 (en) * 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9502565B2 (en) 2014-06-27 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Channel strain control for nonplanar compound semiconductor devices
US9306067B2 (en) * 2014-08-05 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Nonplanar device and strain-generating channel dielectric
US9570360B2 (en) * 2014-08-27 2017-02-14 International Business Machines Corporation Dual channel material for finFET for high performance CMOS
US9583598B2 (en) * 2014-10-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
US10720527B2 (en) * 2018-01-03 2020-07-21 International Business Machines Corporation Transistor having an oxide-isolated strained channel fin on a bulk substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8551829B2 (en) * 2010-11-10 2013-10-08 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
DE102013103057A1 (de) * 2012-04-13 2013-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Einrichtung für FinFETs
DE102013105074A1 (de) * 2012-06-29 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierter Schaltkreis, der FinFETs mit verschiedenen Finnenprofilen umfasst

Also Published As

Publication number Publication date
US10868186B2 (en) 2020-12-15
CN106158958B (zh) 2019-07-19
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KR20160051512A (ko) 2016-05-11
US10707349B2 (en) 2020-07-07
US20190237572A1 (en) 2019-08-01
KR101745771B1 (ko) 2017-06-12
US20160126343A1 (en) 2016-05-05
US20180012989A1 (en) 2018-01-11
CN106158958A (zh) 2016-11-23
US10269964B2 (en) 2019-04-23
US20200321461A1 (en) 2020-10-08
TW201616649A (zh) 2016-05-01
DE102014119642B4 (de) 2018-01-11
US9941406B2 (en) 2018-04-10

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