DE102012108015B3 - CMOS-Bauteil und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Es wird ein Halbleiterbauteil und ein Verfahren zur Herstellung eines Halbleiterbauteils offenbart. Ein beispielhaftes Halbleiterbauteil umfasst ein Substrat, welches einen ersten und einen zweiten Bereich umfasst. Das Halbleiterbauteil umfasst weiterhin eine erste Pufferschicht, die über dem Substrat und zwischen einem ersten und einem zweiten Isolationsbereich in dem ersten Bereich ausgebildet ist, und eine zweite Pufferschicht, die über dem Substrat und zwischen einem ersten und einem zweiten Isolationsbereich in dem zweiten Bereich ausgebildet ist. Das Halbleiterbauteil umfasst weiterhin eine erste Rippenstruktur, die über der ersten Pufferschicht und zwischen dem ersten und dem zweiten Isolationsbereich in dem ersten Bereich ausgebildet ist, und eine zweite Rippenstruktur, die über der zweiten Pufferschicht und zwischen dem ersten und dem zweiten Isolationsbereich in dem zweiten Bereich ausgebildet ist. Die erste Pufferschicht weist eine Oberseite, die sich von einer Oberseite der zweiten Pufferschicht unterscheidet.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie für integrierte Schaltkreise (IC) hat ein rasches Wachstum erfahren. Über den Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauteile pro Chipbereich) grundsätzlich vergrößert, während sich die Geometrieabmessung (d. h. die kleinste Komponente (oder Linie), die mithilfe eines Fabrikationsprozesses hergestellt werden kann) verkleinert hat. Dieser Verkleinerungsprozess bietet grundsätzlich Vorteile durch die Steigerung der Produktionseffizienz und Verringerung der damit verbundenen Kosten. Diese Verkleinerung hat ebenfalls die Komplexität bei der Verarbeitung und der Herstellung der ICs gesteigert, so dass zur Umsetzung derartiger Fortschritte ähnliche Weiterentwicklungen bei der IC-Herstellung benötigt werden.
  • Als sich die Halbleiterindustrie beispielsweise in Nanometertechnologieprozessknoten weiterentwickelt hat, um eine höhere Bauteildichte, höhere Leistungsfähigkeit und niedrigere Kosten zu erreichen, hat sich aus den Herausforderungen sowohl bei der Herstellung als auch beim Design die Entwicklung von Fin-Like-Feldeffekttransistor(FinFET)-Bauteilen ergeben. Das FinFET-Bauteil kann zum Beispiel ein komplementäres Metalloxidhalbleiter(CMOS)-Bauteil sein, welches ein P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Bauteil und ein N-Typ Metalloxidhalbleiter(NMOS)-FinFET-Bauteil aufweist. Obwohl bestehende FinFET-Bauteile und Verfahren für die Herstellung von FinFET-Bauteilen grundsätzlich für ihre beabsichtigten Zwecke geeignet sind, haben sie sich als nicht in jeder Hinsicht zufriedenstellend herausgestellt.
  • Die JP 2005-209835 A beschreibt ein Verfahren zur Herstellung eines CMOS-Transistors auf der Grundlage eines Halbleitersubstrats mit einem NMOS-Bereich und einem PMOS-Bereich. In den Bereichen werden nacheinander zwei Grabenstrukturen ausgebildet, die nacheinander mit einer SiGe-Schicht eine Neigungs-SiGe-Schicht, eine Relaxations-SiGe-Schicht und eine weitere SiGe-Schicht gefüllt werden, wobei die Dicken der Schichten in dem NMOS-Bereich und dem PMOS-Bereich variieren.
  • Die US 2008/0073667 A1 beschreibt die Herstellung von CMOS-FinFETs mit verspannten Kanalbereichen und deren Herstellung.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Erfindung sieht ein Verfahren gemäß Patentanspruch 1 und ein CMOS-Halbleiterbauteil gemäß Patentanspruch 3 oder Patentanspruch 5 vor.
  • Gemäß einem Aspekt der Erfindung weist das Halbleiterbauteil auf: ein Substrat, das einen ersten Bereich und einen zweiten Bereich umfasst; Isolationselemente, die innerhalb des Substrats in dem ersten und dem zweiten Bereich ausgebildet sind; eine Pufferschicht, die über dem Substrat und zwischen den Isolationselementen in dem ersten und dem zweiten Bereich ausgebildet ist; ein erstes Halbleitermaterial, das über der Pufferschicht und zwischen den Isolationselementen in dem ersten Bereich ausgebildet ist; und ein zweites Halbleitermaterial, das über der Pufferschicht und zwischen den Isolationselementen in dem zweiten Bereich ausgebildet ist, wobei sich das zweite Halbleitermaterial von dem ersten Halbleitermaterial unterscheidet, und wobei die Pufferschicht in dem ersten Bereich eine Gesamthöhe aufweist, die sich von der Gesamthöhe der Pufferschicht in dem zweiten Bereich unterscheidet. Der erste Bereich kann ein NMOS-Bereich sein und der zweite Bereich kann ein PMOS-Bereich sein; oder der erste Bereich kann ein PMOS-Bereich sein und der zweite Bereich kann ein NMOS-Bereich sein.
  • Darüber hinaus weist das Halbleiterbauteil in einem Aspekt der Erfindung Versetzungselemente auf, die innerhalb der Pufferschicht ausgebildet sind und dazu eingesetzt werden können, die Pufferschicht in dem ersten und dem zweiten Bereich zu relaxieren.
  • Das erste Halbleitermaterial kann unter Zugspannung und das zweite Halbleitermaterial kann unter Druckspannung stehen.
  • In einem anderen Aspekt der Erfindung weist das Substrat über die oben genannten Merkmale hinaus eine erste Gitterkonstante auf, wobei die Pufferschicht eine zweite Gitterkonstante aufweist, die größer als die erste Gitterkonstante ist, wobei der erste Halbleiter eine dritte Gitterkonstante aufweist, die kleiner als die zweite Gitterkonstante ist, und wobei das zweite Halbleitermaterial eine vierte Gitterkonstante aufweist, die größer als die zweite Gitterkonstante ist. Das Substrat kann Silizium (Si) umfassen, und die Pufferschicht kann Silizium-Germanium (SiGe) umfassen, wobei das erste Halbleitermaterial Silizium (Si) umfasst und wobei das zweite Halbleitermaterial Germanium (Ge) umfasst.
  • Die Gesamthöhe der Pufferschicht in dem ersten Bereich kann kleiner als die Gesamthöhe der Pufferschicht in dem zweiten Bereich sein.
  • Die Gesamthöhe der Pufferschicht in dem ersten Bereich kann größer als die Gesamthöhe der Pufferschicht in dem zweiten Bereich sein.
  • Die Pufferschicht in dem ersten Bereich kann Facetten aufweisen, die eine vertikale Abmessung aufweisen, die weniger als ungefähr 2 nm beträgt, und eine Abmessung in Längserstreckung, die weniger als ungefähr 2,5 nm beträgt, und wobei die Pufferschicht in dem zweiten Bereich Facetten aufweisen kann, die eine vertikale Abmessung aufweisen, die im Bereich zwischen ungefähr 5 nm und ungefähr 2 nm liegt, und eine Abmessung in Längserstreckung aufweisen, die im Bereich zwischen 4,5 nm und ungefähr 2,5 nm liegt.
  • Die Erfindung stellt darüber hinaus ein Verfahren zur Ausbildung eines Halbleiterbauteils bereit, das aufweist: Bereitstellen eines Substrats, das einen NMOS-Bereich und einen PMOS-Bereich umfasst; Ausbilden von Isolationselementen innerhalb des Substrats in den NMOS- und den PMOS-Bereichen; Aussparen des Substrats zwischen den Isolationselementen in dem NMOS- und dem PMOS-Bereich; Ausbilden einer Pufferschicht über dem ausgesparten Substrat und zwischen den Isolationselementen in dem NMOS- und dem PMOS-Bereich; Ausbilden eines ersten Halbleitermaterials über der Pufferschicht in dem NMOS- und dem PMOS-Bereich; Entfernen des ersten Halbleitermaterials und eines Deckabschnitts der Pufferschicht in dem NMOS-Bereich; Ausbilden eines zweiten Halbleitermaterials über der Pufferschicht in dem NMOS-Bereich; und Aussparen der Isolationselemente, so dass Rippenstrukturen in dem NMOS- und dem PMOS-Bereich festgelegt werden.
  • Das Verfahren kann darüber hinaus aufweisen: Ausbilden von Versetzungen innerhalb der Pufferschicht in dem NMOS- und dem PMOS-Bereich, wobei die Versetzungen dazu eingesetzt werden können, die Spannung innerhalb der Pufferschicht zu reduzieren.
  • Das Entfernen des ersten Halbleitermaterials und des Deckabschnitts der Pufferschicht in den NMOS-Bereich kann umfassen: Ausbilden einer Maske über dem Halbleiterbauteil; und Ätzen des ersten Halbleitermaterials und des Deckabschnitts der Pufferschicht in dem NMOS-Bereich unter Verwendung der Maske. Durch das Ätzen des Deckbereichs der Pufferschicht in dem NMOS-Bereich kann eine vertikale Abmessung einer Facette in dem NMOS-Bereich auf weniger als ungefähr 2 nm verringert werden.
  • Die Pufferschicht in dem PMOS-Bereich kann eine Facette umfassen, die eine vertikale Abmessung von weniger als ungefähr 5 nm umfasst, wobei die vertikale Abmessung der Facette in dem PMOS-Bereich größer als die vertikale Abmessung der Facette in dem NMOS-Bereich ist.
  • Die vorgenannten Merkmale können für sich genommen oder in beliebiger Kombination zur Umsetzung von Ausführungsformen der Erfindung verwendet werden.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden genauen Beschreibung verstehen, wenn diese in Verbindung mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Industrie mancherlei Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zur Veranschaulichung verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Verdeutlichung der Diskussion willkürlich vergrößert oder verringert sein.
  • 1 zeigt ein Flussdiagramm, welches ein Verfahren für die Herstellung eines Halbleiterbauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Die 2–9 veranschaulichen schematische Querschnittsseitenansichten einer Ausführungsform eines Halbleiterbauteils bei verschiedenen Herstellungsstufen gemäß dem Verfahren nach 1.
  • Die 10A und 10B veranschaulichen schematische Querschnittsseitenansichten der Bereiche A bzw. B gemäß 9.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung bezieht sich auf CMOS(komplementäre Metalloxidhalbleiter)-Halbleiterbauteile. Das CMOS-Bauteil kann ein FinFET-Bauteil (Fin-Like-Feldeffekttransistor) sein, welches ein P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Bauteil und ein N-Typ-Metalloxidhalbleiter(NMOS)-FinFET-Bauteil aufweist. Die nachstehende Offenbarung wird mit einem Beispiel anhand eines CMOS-FinFET fortsetzen, um die verschiedenen Ausführungsformen der vorliegenden Anmeldung zu veranschaulichen.
  • Mit Bezug auf die 1 und 2–9 werden ein Verfahren 100 und ein Halbleiterbauteil 200 nachstehend gemeinsam beschrieben. Die 1 zeigt ein Flussdiagramm eines Verfahrens 100 für die Herstellung eines integrierten Schaltkreisbauteils gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Bei der vorliegenden Ausführungsform ist das Verfahren 100 für die Herstellung eines integrierten Schaltkreisbauteils vorgesehen, das ein CMOS-FinFET-Bauteil umfasst. Das Verfahren 100 startet mit dem Block 102, in dem ein Substrat bereitgestellt wird. Das Substrat umfasst einen NMOS-Bereich und einen PMOS-Bereich. Das Verfahren setzt mit dem Block 104 fort, in dem Isolationselemente in dem NMOS- und in dem PMOS-Bereich ausgebildet werden. Das Verfahren setzt mit dem Block 106 fort, in dem das Substrat runtergeätzt wird, um die Seitenwände der Isolationsteile innerhalb des NMOS- und des PMOS-Bereichs freizulegen. Das Verfahren setzt mit dem Block 108 fort, in dem ein erstes Halbleitermaterial über dem Substrat und auf den Seitenwänden der Isolationselemente in dem NMOS- und dem PMOS-Bereich ausgebildet wird. Das Verfahren setzt mit dem Block 110 fort, in dem ein zweites Halbleitermaterial über dem ersten Halbleitermaterial und auf den Seitenwänden der Isolationselemente in dem NMOS- und dem PMOS-Bereich ausgebildet wird. Das Verfahren setzt mit dem Block 112 fort, in dem auf dem Substrat ein Planarisierungsprozess ausgeführt wird, um überschüssiges zweites Halbleitermaterial zu entfernen, wobei weiterhin eine Maske über dem Substrat in dem PMOS-Bereich ausgebildet wird. Das Verfahren 100 wird mit dem Block 114 fortgesetzt, in dem das zweite Halbleitermaterial von dem NMOS-Bereich entfernt wird, wodurch eine Oberseite des ersten Halbleitermaterials freigelegt wird, und wobei ein drittes Halbleitermaterial über dem ersten Halbleitermaterial und auf den Seitenwänden der Isolationselemente in dem NMOS-Bereich ausgebildet wird. Das Entfernen des zweiten Halbleitermaterials von dem NMOS-Bereich umfasst das Entfernen eines Teils des Substrats in dem NMOS-Bereich. Das Verfahren setzt mit dem Block 116 fort, in dem ein Planarisierungsprozess auf dem Substrat durchgeführt wird, um überschüssiges Material des dritten Halbleiters sowie die Maske zu entfernen, und wobei die Isolationsteile in dem NMOS- und in dem PMOS-Bereich runtergeätzt werden, wodurch Rippenstrukturen in dem NMOS- und dem PMOS-Bereich festgelegt werden. Das Verfahren 100 setzt mit dem Block 118 fort, in dem die Herstellung des integrierten Schaltkreises abgeschlossen wird.
  • Das Abschließen des Herstellungsprozesses kann neben anderen Dingen das Ausbilden eines Gate-Stapels über einem Kanalbereich der Rippenstruktur und das Ausbilden eines Source- und eines Drain-(S/D)-Elements in einem S/D-Bereich des Halbleiterbauteils umfassen. Das Ausbilden des Gate-Stapels kann einen Gate-First- oder einen Gate-Last-Prozess umfassen. Beispielsweise kann bei einem Gate-First-Prozess das Ausbilden des Gate-Stapels das Abscheiden einer dielektrischen Schicht über der Rippenstruktur, das Ausbilden einer Gate-Struktur (beispielsweise einer Gate-Elektrode) über der dielektrischen Schicht und das Ausbilden eines Gate-Abstandhalters auf den Wänden der Gate-Struktur und angrenzend an den S/D-Bereich des Halbleiterbauteils umfassen. Danach kann ein S/D-Element in dem S/D-Bereich durch Aussparen des Halbleitermaterials in dem S/D-Bereich und Abscheiden eines dotierten Halbleitermaterials in dem S/D-Bereich ausgebildet werden. Das Abscheiden des dotierten Halbleitermaterials kann epitaktisches Aufwachsen des Halbleitermaterials umfassen. Zusätzliche Schritte können vor, während oder nach dem Verfahren 100 durchgeführt werden und einige der beschriebenen Schritte können ersetzt oder für andere Ausführungsformen des Verfahrens entfallen. Die nachstehende Diskussion veranschaulicht verschiedene Ausführungsformen eines Halbleiterbauteils, welches gemäß dem Verfahren 100 gemäß 1 hergestellt werden kann.
  • Die 2–9 veranschaulichen schematische Querschnittsseitenansichten einer Ausführungsform eines Halbleiterbauteils in verschiedenen Herstellungsstadien entsprechend dem Verfahren gemäß 1; und die 10A und 10B illustrieren schematische Querschnittsseitenansichten der Bereiche A bzw. B gemäß 9. In der vorliegenden Offenbarung ist das Halbleiterbauteil ein CMOS-FinFET-Bauteil 200. Das CMOS-FinFET-Bauteil 200 umfasst einen NMOS-Bereich 202 und einen PMOS-Bereich 204. Das CMOS-FinFET-Bauteil 200 kann einen Mikroprozessor, eine Speicherzelle und/oder andere integrierte Schaltkreisbauteile umfassen. Die 2–10 wurden zum Zwecke der Klarheit vereinfacht, damit die erfindungsgemäßen Konzepte der vorliegenden. Offenbarung leichter verstanden werden. Zusätzliche Merkmale können in das CMOS-FinFET-Bauteil 200 aufgenommen werden und einige der nachstehend beschriebenen Merkmale können ersetzt werden oder in anderen Ausführungsformen des CMOS-FinFET-Bauteils 200 entfallen.
  • Mit Bezug auf 2 umfasst das CMOS-FinFET-Bauteil 200 ein Substrat 210. Das Substrat 210 ist ein massives Siliziumsubstrat. Alternativ weist das Substrat 210 einen elementaren Halbleiter wie Silizium oder Germanium in einer kristallinen Struktur auf; einen Verbindungshalbleiter wie Silizium-Germanium, Silizium-Karbid, Gallium-Arsenid, Gallium-Phosphid, Indium-Phosphid, Indium-Arsenid und/oder Indium-Antimonid; oder Kombinationen dieser. Alternativ umfasst das Substrat 210 ein Silizium-auf-Nichtleiter(SOI)-Substrat. Das SOI-Substrat kann unter Verwendung von Separation by Implementation of Oxygen (SIMOX), Wafer-Bonding und/oder anderer geeigneter Verfahren hergestellt werden. Das Substrat 210 kann verschiedene dotierte Bereiche und andere geeignete Merkmale aufweisen.
  • Weiter mit Bezug auf 2 sind innerhalb des Substrats 210 Isolationselemente 212 ausgebildet, um verschiedene Bereiche des Substrats 210 zu isolieren und um in der vorliegenden Ausführungsform den NMOS- und den PMOS-Bereich 202 und 204 zu isolieren. Die Isolationselemente 212 verwenden Isolationstechnologien, wie Local Oxidation of Silicon (LOCOS), Shallow Trench Isolation (STI) oder irgendeine geeignete Isolationstechnologie, um verschiedene Bereiche festzulegen und elektrisch zu isolieren. In der vorliegenden Ausführungsform sind die Isolationselemente 212 STI-Elemente.
  • Die Isolationselemente 212 können durch irgendeinen geeigneten Prozess ausgebildet werden. Das Ausbilden der Isolationselemente 212 umfasst zum Beispiel das Ausbilden einer Vielzahl von Öffnungen (oder Furchen) innerhalb des Substrats 210. Das Ausbilden der Öffnungen (oder Furchen) kann das Belichten einer Fotolackschicht mit einem Muster, das Durchführen eines dem Belichten nachgestellten Härtprozesses und das Entwickeln der Fotolackschicht zur Ausbildung eines Maskenelements umfassen. Bei manchen Ausführungsformen kann die Strukturierung der Fotolackschicht Bearbeitungsschritte wie das Fotolackbeschichten, das Weichbacken, das Maskenausrichten, das Belichten des Musters, das dem Belichten nachgestellte Härten, das Entwickeln des Fotolacks und das hochfeste Härten umfassen. Bei manchen Ausführungsformen kann das Strukturieren auch durch andere geeignete Verfahren implementiert oder ersetzt werden, wie die maskenlose Fotolithografie, das Elektronenstrahlschreiben, das Ionenstrahlschreiben und das molekulare Drucken.
  • Nachdem die Fotolackschicht strukturiert worden ist, wird das Substrat 210 unter Verwendung des strukturieren Fotolackes geätzt, um eine Vielzahl Öffnungen (oder Furchen) auszubilden. Der Ätzprozess kann einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination dieser umfassen. Der Ätzprozess kann einen reaktiven Ionenätzprozess (RIE) und/oder einen anderen geeigneten Prozess umfassen. Gemäß einem Beispiel umfasst ein für das Ätzen des Substrats 210 verwendeter Trockenätzprozess eine Fluor enthaltende Gaschemikalie wie CF4, SF6, NF3 oder ein anderes geeignetes Gas. Nach dem Ausbilden der Vielzahl der Öffnungen (oder Furchen) innerhalb des Substrats 210 wird die Fotolackschicht mithilfe irgendeines geeigneten Prozesses entfernt. Beispielsweise kann die Fotolacksschicht mithilfe eines flüssigen „Lackhobels”, welcher den Lack derart chemikalisch verändert, dass er nicht mehr an der darunterliegenden festen Maske haftet, entfernt werden. Alternativ kann die Fotolackschicht mithilfe eines Plasma aufweisenden Sauerstoffs, der sie oxidiert, entfernt werden. Daraufhin wird ein Isolatormaterial innerhalb der Vielzahl Öffnungen (oder Furchen) innerhalb des Substrats 210 abgeschieden, wodurch die Isolationselemente 212 gebildet werden. Beispielsweise umfasst das Isolatormaterial ein dielektrisches Material. Das Isolatormaterial umfasst ein Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Materialien mit niedrigem k-Wert, einen Luftspalt, andere geeignete Materialien oder irgendwelche Kombinationen dieser. Das Isolatormaterial kann mithilfe eines CVD-Prozesses abgeschieden werden.
  • In verschiedenen Beispielen kann das Isolatormaterial mithilfe von Atomic Layer Deposition (ALD), High Density Plasma CVD (HDPCVD), anderer geeigneter Verfahren oder Kombinationen dieser ausgebildet werden. Das Isolatormaterial kann alternativ mithilfe eines High Aspect Ratio Process (HARP) ausgebildet werden. Der CVD-Prozess kann beispielsweise Chemikalien verwenden, welche Hexachlordisilan (HCD oder Si2Cl6), Dichlorsilan (DCS oder SiH2Cl2), Bis(tertiärbutylamino)silan (BTBAS oder S8H22N2Si) und Disilan (DS oder Si2H6) umfassen. Bei manchen Ausführungsformen kann das Isolatormaterial eine Mehrschichtstruktur aufweisen, beispielsweise eine thermische Oxiddeckschicht mit Siliziumnitrid oder Siliziumoxid, welche über der Deckschicht ausgebildet ist. Nach der Ausbildung der Isolationselemente 212 wird ein Planarisierungsprozess auf dem CMOS-FinFET-Bauteil 200 ausgeführt, um überschüssige Anteile des Isolatormaterials zu entfernen. Bei einer Ausführungsform umfasst der Planarisierungsprozess einen chemisch-mechanischen Polierprozess (CMB).
  • Mit Bezug auf 3 wird das Substrat 210 zwischen den Isolationselementen 212 in dem NMOS-Bereich und dem PMOS-Bereich 204 ausspart, wodurch Seitenwände der Isolationselemente 212 freigelegt werden. Das Aussparen des Substrats 210 kann irgendeinen geeigneten Prozess umfassen. Bei der vorliegenden Ausführungsform umfasst das Aussparen des Substrats 210 beispielsweise einen Ätzprozess. Der Ätzprozess kann einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination dieser umfassen. Gemäß einem Beispiel weist ein für das Ätzen des Substrats 210 verwendeter Trockenätzprozess ein fluorhaltiges Gas auf.
  • Mit Bezug auf 4 wird eine Pufferschicht 214 ausgebildet. Die Pufferschicht 214 stellt einen Puffer/einen Übergang von dem Material des Substrats 210 zu dem Material der Rippenstruktur, die anschließend ausgebildet werden wird, bereit. Das Ausbilden der Pufferschicht 214 kann epitaktisches Aufwachsen (epi) eines Halbleitermaterials über dem Substrat 210 und zwischen den Isolationselementen 212 in dem NMOS-Bereich 202 und in dem PMOS-Bereich 204 umfassen.
  • Das Halbleitermaterial der Pufferschicht 214 kann irgendein geeignetes Halbleitermaterial umfassen. Bei der vorliegenden Ausführungsform umfasst das Halbleitermaterial der Pufferschicht 214 Silizium-Germanium (SiGe). Beispielsweise kann die Konzentration des Germaniums in einem Bereich zwischen ungefähr 45% und ungefähr 55%, in einem Bereich zwischen ungefähr 25% und ungefähr 75% schwanken, oder sie kann irgendeine geeignete Konzentration aufweisen. Bei der vorliegenden Ausführungsform umfasst das Halbleitermaterial der Pufferschicht 214 eine Germanium-Konzentration von ungefähr 50% (zum Beispiel Si5Ge5). Das Halbleitermaterial der Pufferschicht 214 (zum Beispiel SiGe) weist eine erste Gitterkonstante auf, welche sich von der Gitterkonstante des Materials des Substrats 210 (zum. Beispiel Si) unterscheidet.
  • Bei der vorliegenden Ausführungsform ist das Halbleitermaterial der Pufferschicht 214 relaxiert, da die Spannungen, welche aus dem Gitterversatz zwischen dem Substrat 210 und der Pufferschicht 214 resultieren, durch die Ausbildung von Versetzungen 216 innerhalb der Kristallstruktur des Halbleitermaterials der Pufferschicht 214 gelöst sind. Beispielsweise können die Versetzungen 216 durch die Feinabstimmung von Parametern wie der Temperatur und dem Druck während des Epi-Wachstumsprozesses oder durch Rekristallisation des epitaktisch aufgewachsenen Halbleitermaterials mithilfe eines Prozesses, der einen Temperprozess umfasst, ausgebildet werden. Der Epi-Wachstumsprozess, welcher zur Abscheidung des Halbleitermaterials der Pufferschicht 214 verwendet wird, resultiert in der Ausbildung von Facetten (angewinkelte Abschnitte in der [111]-Richtung, die einen Winkel zwischen ungefähr 50° und ungefähr 60° aufweisen) auf der Oberseite der Pufferschicht 214.
  • Weiter mit Bezug auf 4 wird eine Rippenstruktur 218 über der Pufferschicht 214 ausgebildet. Die Rippenstruktur 218 kann mithilfe irgendeines geeigneten Prozesses ausgebildet werden. Beispielsweise umfasst das Ausbilden der Rippenstruktur 218 das epitaktische Wachstum (epi) eines Halbleitermaterials über der Pufferschicht 214 und zwischen den Isolationselementen 212 in dem NMOS-Bereich 202 und in dem PMOS-Bereich 204. Das Halbleitermaterial der Rippenstruktur 218 kann irgendein geeignetes Halbleitermaterial umfassen. Beispielsweise umfasst bei der vorliegenden Ausführungsform das Halbleitermaterial der Rippenstruktur 218 Germanium (Ge).
  • Das Halbleitermaterial der Rippenstruktur 218 weist eine zweite Gitterkonstante auf, welche sich von der ersten Gitterkonstante des Halbleitermaterials der Pufferschicht 214 unterscheidet. Bei der vorliegenden Ausführungsform ist die zweite Gitterkonstante des Halbleitermaterials der Rippenstruktur 218 (zum Beispiel Ge) größer als die erste Gitterkonstante des Halbleitermaterials der Pufferschicht 214 (zum Beispiel SiGe). Aufgrund des Gitterversatzes erfährt die Rippenstruktur 218 Druckspannung, welche aus dem Gitterversatz resultiert.
  • Mit Bezug auf 5 wird ein Planarisierungsprozess auf dem CMOS-FinFET-Bauteil 200 ausgeübt, um überschüssige Anteile des Halbleitermaterials der Rippenstruktur 218 zu entfernen. Beispielswiese umfasst der Planarisierungsprozess einen chemisch-mechanischen Polierprozess (CMP).
  • Mit Bezug auf 6 wird eine Maske 220 über dem PMOS-Bereich 204 ausgebildet. Die Maske 220 kann eine harte Maske und/oder einen Fotolack umfassen. Beispielsweise kann die Maske 204 mithilfe irgendeines geeigneten Prozesses mit irgendeiner geeigneten Dicke ausgebildet werden. Bei der vorliegenden Ausführungsform ist die Maske 220 eine harte Maske, die mithilfe eines CVD-Prozesses ausgebildet ist. Gemäß verschiedenen Beispielen kann die Maske 220 mithilfe von Atomic Layer Deposition (ALD), High Density Plasma CVD (HDPCVD), anderer geeigneter Verfahren und/oder Kombinationen dieser ausgebildet werden. Der CVD-Prozess kann zum Beispiel Chemikalien, die Hexachlordisilan (CCD oder Si2Cl6), Dichlorsilan (DCS oder SiH2Cl2), Bis(tertiärbutylamino)silan (BTBAS oder C8H22N2Si) und Disilan (DS oder Si2H6) umfassen, verwenden. Die Maske 220 kann mithilfe irgendeines geeigneten Prozesses wie Fotolithografie oder einem Ätzprozess strukturiert werden, so dass sie lediglich über dem PMOS-Bereich 204 ausgebildet ist. Beispielsweise kann der Fotolithografieprozess das Abscheiden einer Fotolackschicht, das Belichten der Fotolackschicht mit einem Muster, das Durchführen eines der Belichtung nachgestellten Härtprozesses, das Entwickeln der Fotolackschicht und das Ätzen der Maske 220 mit der strukturierten Fotolackschicht umfassen.
  • Nach dem Ausbilden der Maske 220 werden das Halbleitermaterial der Rippenstruktur 218 und ein oberer Abschnitt der Pufferschicht 214 (einschließlich sämtlicher oder eines Teils der Facetten der Pufferschicht 214) aus dem NMOS-Bereich 202 entfernt. Beispielsweise umfasst das Entfernen des Halbleitermaterials der Rippenstruktur 218 und eines Teils der Pufferschicht 214 einen Ätzprozess. Der Ätzprozess kann einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination dieser umfassen. Gemäß einem Beispiel wird ein Trockenätzprozess verwendet, um das Halbleitermaterial der Rippenstruktur 218 zu ätzen. Wie es nachfolgend noch im Detail beschrieben wird, resultiert die Entfernung eines Teils des oberen Abschnitts der Pufferschicht 214 in einer Asymmetrie der Pufferschicht 214 des NMOS-Bereichs 202 und der Pufferschicht 214 des PMOS-Bereichs 204.
  • Mit Bezug auf 7 wird eine Rippenstruktur 222 über der Pufferschicht 214 in dem NMOS-Bereich 202 ausgebildet. Die Rippenstruktur 222 kann mithilfe eines geeigneten Prozesses ausgebildet werden. Beispielsweise umfasst das Ausbilden der Rippenstruktur 220 ein epitaktisches Aufwachsen (epi) eines Halbleitermaterials über der Pufferschicht 214 und zwischen den Isolationselementen 212 in dem NMOS-Bereich 202. Das Halbleitermaterial der Rippenstruktur 222 kann irgendein geeignetes Halbleitermaterial umfassen. Beispielsweise umfasst bei der vorliegenden Ausführungsform das Halbleitermaterial der Rippenstruktur 218 Silizium (Si).
  • Das Halbleitermaterial der Rippenstruktur 222 weist eine dritte Gitterkonstante auf, welche sich von der ersten Gitterkonstante des Halbleitermaterials der Pufferschicht 214 und von der zweiten Gitterkonstante des Halbleitermaterials der Rippenstruktur 218 des PMOS-Bereichs 204 unterscheidet. Bei der vorliegenden Ausführungsform ist die dritte Gitterkonstante des Halbleitermaterials der Rippenstruktur 222 (zum Beispiel Si) kleiner als die erste Gitterkonstante des Halbleitermaterials der Pufferschicht 214 (zum Beispiel SiGe) und kleiner als die zweite Gitterkonstante der Rippenstruktur 218 (zum Beispiel Ge). Aufgrund des Gitterversatzes erfährt die Rippenstruktur 222 Zugspannung.
  • Mit Bezug auf 8 wird ein Planarisierungsprozess auf das CMOS-FinFET-Bauteil 200 ausgeübt, um überschüssige Anteile des Halbleitermaterials der Rippenstruktur 222 und die Maske 220 zu entfernen. Beispielsweise umfasst der Planarisierungsprozess einen chemisch-mechanischen Polierprozess (CMP). Bei einer alternativen Ausführungsform wird die Maske 220 mithilfe eines gesonderten Prozesses entfernt.
  • Mit Bezug auf 9 werden die Isolationselemente 212 ausgespart, wodurch Rippenstrukturen in dem NMOS-Bereich 202 bzw. in dem PMOS-Bereich 204 festgelegt werden. Die Isolationselemente können mithilfe eines Rückätzprozesses ausgespart werden. Der Rückätzprozess kann einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination dieser umfassen.
  • Mit Bezug auf die 10A und 10B werden schematisch Querschnittsseitenansichten des Bereichs A bzw. des Bereichs B gemäß 9 veranschaulicht. Mit Bezug auf 10A umfasst der Bereich A ein NMOS-Bauteil, das eine Pufferschicht 214 umfasst, die wiederum Versetzungen 216 umfasst, welche dazu dienen, Spannungen in der Pufferschicht 214 zu relaxieren. Die Pufferschicht 214 weist eine Breite W1, eine Oberseite, die zwei Facetten (in der [111]-Richtung) mit einer Erstreckung in Längsrichtung L1 umfasst, und eine vertikale Abmessung V1 auf. Bei der vorliegenden Ausführungsform ist der Wert für L1 kleiner als ungefähr 25% des Werts für die Breite W1 und der Wert von V1 ist kleiner als ungefähr 20% des Werts für die Breite W1. Beispielsweise kann die Breite W1 ungefähr 15 nm sein, die Abmessung in Längserstreckung L1 kann kleiner als ungefähr 3,75 nm sein und die vertikale Abmessung V1 kann kleiner als ungefähr 3 nm sein. Bei der vorliegenden Ausführungsform beträgt die Breite W1 ungefähr 10 nm, die Abmessung in Längsrichtung L1 ist kleiner als ungefähr 2,5 nm und die vertikale Abmessung V1 ist kleiner als ungefähr 2 nm. Bei alternativen Ausführungsformen weist die Pufferschicht 214 eine im Wesentlichen flache Oberseite auf, die keine Facetten aufweist. Es sollte verstanden werden, dass die vorgenannten Abmessungen lediglich beispielhaft sind und dass mit steigender oder sinkender Größe des Bauteils die entsprechenden Abmessungen (zum Beispiel W1, L1 und V1) entsprechend und proportional steigen oder sinken werden. Wenn sich beispielsweise die Größe des Bauteils verdoppelt, verdoppelt sich die Breite W1 der Pufferschicht 214 bei der vorliegenden Ausführungsform und ebenso verdoppeln sich die entsprechenden Bereichswerte der Abmessung in Längsrichtung L1 und die vertikale Abmessung V1 der Facetten der Pufferschicht 214 des NMOS-Bauteils.
  • Mit Bezug auf die 10B umfasst der Bereich B ein PMOS-Bauteil, welches wiederum eine Pufferschicht 214 mit Versetzungen 216 umfasst, um Spannung in der Pufferschicht 214 zu relaxieren. Die Pufferschicht 214 weist eine Breite W2 auf, eine Oberseite mit zwei Facetten (in der [111]-Richtung), die eine Abmessung in Längsrichtung L2 und eine vertikale Abmessung V2 aufweisen. Bei der vorliegenden Ausführungsform kann der Wert für die vertikale Abmessung V2 kleiner als ungefähr 60% des Werts der Breite W2 sein und der Wert der Abmessung in Längsrichtung L2 kann kleiner als ungefähr 50% des Werts der Breite W2 sein. Beispielsweise kann die Breite W2 ungefähr 15 nm sein, die Abmessung in Längsrichtung L2 kann kleiner als ungefähr 9 nm sein, und die vertikale Abmessung V2 ist kleiner als ungefähr 7,5 nm. Bei der vorliegenden Ausführungsform beträgt die Breite W2 ungefähr 10 nm, die Abmessung in Längsrichtung L2 liegt zwischen ungefähr 4,5 nm und ungefähr 2,5 nm und die vertikale Abmessung V2 ist kleiner als ungefähr 5 nm. Bei bestimmten Ausführungsformen besitzt die Pufferschicht 214 eine im Wesentlichen punktförmige Oberseite, die zwei Facetten aufweist und die keinen flachen oberen Abschnitt aufweist. Es sollte verstanden werden, dass die vorgenannten Abmessungen lediglich beispielhaft sind und dass, wenn die Größe des Bauteils steigt oder sinkt, die entsprechenden Abmessungen (beispielsweise W2, L2 und V2) entsprechend und proportional steigen oder sinken werden. Wenn sich beispielsweise die Größe des Bauteils verdoppelt, verdoppelt sich die Breite W2 der Pufferschicht 214 in der vorliegenden Ausführungsform und die entsprechenden Wertebereiche der Abmessung in Längsrichtung L2 und der vertikalen Abmessung V2 der Facetten der Pufferschicht 214 des PMOS-Bauteils werden sich dementsprechend verdoppeln.
  • Wie in den 10A und 10B veranschaulicht ist, besteht eine Asymmetrie, die in den oberen Abschnitten (einschließlich der Facetten) der Pufferschicht 214 des NMOS- und des PMOS-Bauteils vorliegt und welche aus den vorgenannten Verarbeitungsschritten des Verfahrens 100 resultiert. Weiterhin umfasst die Pufferschicht 214 des NMOS-Bauteils eine Gesamthöhe H1, die kleiner als eine Gesamthöhe H2 der Pufferschicht 214 des PMOS-Bauteils ist.
  • Es sollte verstanden werden, dass, obwohl die vorliegenden Ausführungsformen zur Vereinfachung lediglich ein NMOS-Bauteil und lediglich ein PMOS-Bauteil veranschaulichen, jede Anzahl derartiger Bauteile innerhalb des CMOS-FinFET-Bauteils 200 ausgebildet sein kann. Es sollte darüber hinaus verstanden werden, dass, obwohl bei dem zuvor beschriebenen Verfahren 100 der PMOS-Bereich 204 als erstes verarbeitet wird (zum Beispiel indem die Rippe 218 des PMOS-Bauteils zuerst ausgebildet wird, der PMOS-Bereich 204 maskiert wird und daraufhin die Rippe 222 des NMOS-Bauteils geätzt und ausgebildet wird), die Ausführungsformen der vorliegenden Erfindung genauso auf alternative Ausführungsformen anwendbar sind, bei denen der NMOS-Bereich 202 als erstes verarbeitet wird (zum Beispiel indem als erstes die Rippe 222 des NMOS-Bereichs ausgebildet wird, der NMOS-Bereich 204 maskiert wird, und daraufhin die Rippe 218 des PMOS-Bereichs geätzt und ausgebildet wird). Bei derartigen alternativen Ausführungsformen weist das PMOS-Bauteil die Abmessungen des Bereichs A und das NMOS-Bauteil die Abmessungen des Bereichs B auf, wie es in den 10A und 10B veranschaulicht ist.
  • Das CMOS-FinFET-Bauteil 200 kann zusätzliche Elemente aufweisen, welche durch Nachbearbeitungsschritte ausgebildet werden können. Beispielsweise können über die Nachbearbeitung weitere verschiedene Kontakte/Durchkontaktierungen/Leiterbahnen und vielschichtige Verbindungsstrukturen (beispielsweise Metallschichten und Zwischenschichtdielektrika) auf dem Substrat ausgebildet werden, die darauf ausgelegt sind, die verschiedenen Bauelemente oder Strukturen des Bauteils zu kontaktieren. Die zusätzlichen Bauelemente können elektrische Verbindungen mit dem Bauteil bereitstellen. Beispielsweise umfasst eine Vielschichtverbindung vertikale Verbindungen wie konventionelle Durchkontaktierungen oder Kontakte und horizontale Verbindungen wie Metallleiterbahnen. Die verschiedenen Verbindungselemente können verschiedene leitfähige Materialien einschließlich Kupfer, Wolfram und/oder Silizid verwenden. Gemäß einem Beispiel wird ein Damaszierungsprozess und/oder ein zweifacher Damaszierungsprozess verwendet, um eine kupferähnliche Vielschichtverbindungsstruktur auszubilden. Gemäß einer anderen Ausführungsform wird Wolfram verwendet, um Wolframstecker in den Kontaktlöchern auszubilden.
  • Das offenbarte Halbleiterbauteil 200 kann in verschiedenen Anwendungen, wie digitalen Schaltkreisen, Bildsensorbauteilen, als ein Heterohalbleiterbauteil, als Dynamic Random Access Memory(DRAM)-Zelle, als ein Einzelelektronentransistor (SET) und/oder als mikroelektronische Bauteile (welche hier zusammenfassend als mikroelektronische Bauteile bezeichnet werden) verwendet werden. Selbstverständlich können Aspekte der vorliegenden Offenbarung ebenfalls auf andere Arten von Transistoren, einschließlich Single-Gate-Transistoren, Double-Gate-Transistoren und andere Mehrfach-Gate-Transistoren angewendet und/oder ohne weiteres angepasst werden, und sie können in vielen verschiedenen Anwendungen einschließlich Sensorzellen, Speicherzellen, logischen Zellen und dergleichen verwendet werden.
  • Das zuvor beschriebene Verfahren 100 stellt ein einzigartiges CMOS-FinFET-Bauteil 200 zur Verfügung und verringert auf beachtliche Weise die Herstellungsschritte, wenn es mit herkömmlichen Herstellungsverfahren verglichen wird, ohne dabei die Bauteilleistungsfähigkeit nachteilig zu beeinflussen. Beispielsweise können zusätzliche Schritte für das Strukturieren und eine Vielzahl getrennter Ätzschritte vermieden werden, da das Verfahren 100 Prozessschritte zur Verfügung stellt, die gleichzeitig sowohl auf den NMOS-Bereich 202 als auch auf den PMOS-Bereich 204 des CMOS-FinFET-Bauteils 200 angewendet werden können. Die offenbarten Ausführungsformen stellen daher ein einzigartiges CMOS-FinFET-Bauteil 200 und ein Verfahren 100 zur Verfügung, welches die Durchlaufzeit minimiert und beachtliche Kostenersparnisse bei der Herstellung ermöglicht. Es sollte verstanden werden, dass unterschiedliche Ausführungsformen unterschiedliche Vorteile aufweisen können und dass irgendeine Ausführungsform keinen bestimmten Vorteil zwingend aufweisen muss.
  • Es wird ein CMOS-Halbleiterbauteil zur Verfügung gestellt. Dieses Halbleiterbauteil umfasst ein Substrat, das einen ersten Bereich und einen zweiten Bereich umfasst. Das Halbleiterbauteil umfasst weiterhin Isolationselemente, die innerhalb des Substrats in dem ersten und dem zweiten Bereich ausgebildet sind. Das Halbleiterbauteil umfasst weiterhin eine Pufferschicht, die über dem Substrat und zwischen den Isolationselementen in dem ersten und dem zweiten Bereich ausgebildet ist. Das Halbleiterbauteil umfasst weiterhin ein erstes Halbleitermaterial, das über der ersten Pufferschicht und zwischen den Isolationselementen in dem ersten Bereich ausgebildet ist, und ein zweites Halbleitermaterial, das über der Pufferschicht und zwischen den Isolationselementen in dem zweiten Bereich ausgebildet ist, wobei sich das zweite Halbleitermaterial von dem ersten Halbleitermaterial unterscheidet. Die Pufferschicht in dem ersten Bereich umfasst eine Gesamthöhe, die sich von einer Gesamthöhe der Pufferschicht in dem zweiten Bereich unterscheidet.
  • In einem Aspekt der Erfindung umfasst das Halbleiterbauteil weiterhin Versetzungselemente, die innerhalb der Pufferschicht ausgebildet sind und dazu dienen, die Pufferschicht in dem ersten und dem zweiten Bereich zu relaxieren.
  • Bei manchen Ausführungsformen weist das erste Halbleitermaterial eine Zugspannung und das zweite Halbleitermaterial eine Druckspannung auf. Bei verschiedenen Ausführungsformen umfasst das Substrat eine erste Gitterkonstante und die Pufferschicht eine zweite Gitterkonstante, die größer als die erste Gitterkonstante ist, wobei der erste Halbleiter eine dritte Gitterkonstante aufweist, die kleiner als die zweite Gitterkonstante ist, wobei das zweite Halbleitermaterial eine vierte Gitterkonstante aufweist, die größer als die zweite Gitterkonstante ist. Bei bestimmen Ausführungsformen umfasst das Substrat Silizium (Si), die Pufferschicht Silizium-Germanium (SiGe), wobei das erste Halbleitermaterial Silizium (Si) umfasst und das zweite Halbleitermaterial Germanium (Ge) umfasst. Bei weiteren Ausführungsformen ist die Gesamthöhe der Pufferschicht in dem ersten Bereich kleiner als die Gesamthöhe der Pufferschicht in dem zweiten Bereich. Bei manchen Ausführungsformen ist die Gesamthöhe der Pufferschicht in dem ersten Bereich größer als die Gesamthöhe der Pufferschicht in dem zweiten Bereich. Bei verschiedenen Ausführungsformen umfasst die Pufferschicht in dem ersten Bereich Facetten, die eine vertikale Abmessung aufweisen, die kleiner als ungefähr 2 nm beträgt und eine Abmessung in Längsrichtung, die kleiner als ungefähr 2,5 nm ist, wobei die Pufferschicht in dem zweiten Bereich Facetten aufweist, die eine vertikale Abmessung aufweisen, die zwischen ungefähr 5 nm und ungefähr 2 nm beträgt, und eine Abmessung in Längsrichtung aufweisen, die zwischen ungefähr 4,5 nm und ungefähr 2,5 nm beträgt.
  • Es wird ebenfalls ein Verfahren bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Substrats, das einen NMOS-Bereich und einen PMOS-Bereich aufweist. Das Verfahren umfasst weiterhin das Ausbilden von Isolationselementen innerhalb des Substrats in dem NMOS- und in dem PMOS-Bereich. Das Verfahren umfasst weiterhin das Aussparen des Substrats zwischen den Isolationselementen in dem NMOS- und in dem PMOS-Bereich. Das Verfahren umfasst weiterhin das Ausbilden einer Pufferschicht über dem ausgesparten Substrat und zwischen den Isolationselementen in dem NMOS- und in dem PMOS-Bereich. Das Verfahren umfasst weiterhin das Ausbilden eines ersten Halbleitermaterials über der Pufferschicht in dem NMOS- und in dem PMOS-Bereich. Das Verfahren umfasst weiterhin das Entfernen des ersten Halbleitermaterials und eines oberen Abschnitts der Pufferschicht in dem NMOS-Bereich. Das Verfahren umfasst weiterhin das Ausbilden eines zweiten Halbleitermaterials über der Pufferschicht in dem NMOS-Bereich. Das Verfahren umfasst weiterhin das Aussparen der Isolationselemente, wodurch Rippenstrukturen in dem NMOS- und in dem PMOS-Bereich festgelegt werden.
  • Bei manchen Ausführungsformen umfasst das Verfahren weiterhin das Ausbilden von Versetzungen innerhalb der Pufferschicht, welche dazu dienen, Spannungen innerhalb der Pufferschicht zu verringern.
  • Bei manchen Ausführungsformen umfasst das Entfernen des ersten Halbleitermaterials und eines oberen Abschnitts der Pufferschicht in dem NMOS-Bereich: Ausbilden einer Maske über dem Halbleiterbauteil; und Ätzen des ersten Halbleitermaterials und des oberen Abschnitts der Pufferschicht in dem NMOS-Bereich unter Verwendung der Maske. Bei verschiedenen Ausführungsformen verringert das Ätzen des oberen Bereichs der Pufferschicht in dem NMOS-Bereich eine vertikale Abmessung einer Facette in dem NMOS-Bereich auf weniger als ungefähr 2 nm. Bei weiteren Ausführungsformen umfasst die Pufferschicht in dem PMOS-Bereich eine Facette, die eine vertikale Abmessung von weniger als ungefähr 5 nm aufweist, wobei die vertikale Abmessung der Facette in dem PMOS-Bereich größer als die vertikale Abmessung der Facette in dem NMOS-Bereich ist.

Claims (7)

  1. Verfahren zur Ausbildung eines CMOS-Halbleiterbauteils, das aufweist: Bereitstellen eines Substrats (210), das einen NMOS-Bereich (202) und einen PMOS-Bereich (204) umfasst; Ausbilden von Isolationselementen (212) innerhalb des Substrats in dem NMOS- und in dem PMOS-Bereich; Aussparen des Substrats zwischen den Isolationselementen in dem NMOS- und in dem PMOS-Bereich (202, 204); Ausbilden einer Pufferschicht (214) über dem ausgesparten Substrat und zwischen den Isolationselementen in dem NMOS- und in dem PMOS-Bereich (202, 204); Ausbilden eines ersten Halbleitermaterials (218) über der Pufferschicht (214) in dem NMOS- und dem PMOS-Bereich (202, 204); Entfernen des ersten Halbleitermaterials (218) und eines oberen Abschnitts der Pufferschicht (214) in entweder dem NMOS-Bereich (202) oder dem PMOS-Bereich (204); Ausbilden eines zweiten Halbleitermaterials über der Pufferschicht (214) in dem NMOS-Bereich (202) oder dem PMOS-Bereich (204), in dem das erste Halbleitermaterial entfernt wurde; Aussparen der Isolationselemente, so dass Rippenstrukturen in dem NMOS- und in dem PMOS-Bereich (202, 204) festgelegt werden.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der Pufferschicht umfasst: Ausbilden von Versetzungen (216) innerhalb der Pufferschicht (214) in dem NMOS- und in dem PMOS-Bereich (202, 204), wobei die Versetzungen dazu dienen, Spannungen innerhalb der Pufferschicht (214) zu reduzieren.
  3. CMOS-Halbleiterbauteil, das aufweist. ein Substrat (210), das einen ersten Bereich (202) und einen zweiten Bereich (204) umfasst, Isolationselemente (212), die innerhalb des Substrats in dem NMOS- und dem PMOS-Bereich (202, 204) ausgebildet sind; eine Pufferschicht (214), die über dem Substrat (210) und zwischen den Isolationselementen (212) in dem ersten und dem zweiten Bereich (202, 204) ausgebildet ist; ein erstes Halbleitermaterial (218), das über der Pufferschicht (214) und zwischen den Isolationselementen (212) in dem ersten Bereich (202) ausgebildet ist; und ein zweites Halbleitermaterial (222), das über der Pufferschicht (214) und zwischen den Isolationselementen (212) in dem zweiten Bereich (204) ausgebildet ist, wobei sich das zweite Halbleitermaterial (222) von dem ersten Halbleitermaterial (218) unterscheidet, wobei die Pufferschicht (214) in dem ersten Bereich (202) eine Gesamthöhe aufweist, die sich von einer Gesamthöhe der Pufferschicht (214) in dem zweiten Bereich (204) unterscheidet; wobei der erste Bereich ein NMOS-Bereich ist und der zweite Bereich ein PMOS-Bereich ist; oder wobei der erste Bereich ein PMOS-Bereich ist und der zweite Bereich ein NMOS-Bereich ist, und wobei das CMOS-Halbleiterbauteil Versetzungselemente aufweist, die innerhalb der Pufferschicht ausgebildet sind und dazu dienen, die Pufferschicht in dem ersten und dem zweiten Bereich zu relaxieren.
  4. CMOS-Halbleiterbauteil nach Anspruch 3, bei dem das Substrat (210) eine erste Gitterkonstante aufweist, bei dem die Pufferschicht (214) eine zweite Gitterkonstante aufweist, die größer als die erste Gitterkonstante ist, wobei das erste Halbleitermaterial (218) eine dritte Gitterkonstante aufweist, die kleiner als die zweite Gitterkonstante ist, und wobei das zweite Halbleitermaterial eine vierte Gitterkonstante aufweist, die größer als die zweite Gitterkonstante ist.
  5. CMOS-Halbleiterbauteil, das aufweist. ein Substrat, das einen ersten Bereich und einen zweiten Bereich umfasst, Isolationselemente, die innerhalb des Substrats in dem ersten und dem zweiten Bereich ausgebildet sind; eine Pufferschicht, die über dem Substrat und zwischen den Isolationselementen in dem ersten und dem zweiten Bereich ausgebildet ist; ein erstes Halbleitermaterial, das über der Pufferschicht und zwischen den Isolationselementen in dem ersten Bereich ausgebildet ist; und ein zweites Halbleitermaterial, das über der Pufferschicht und zwischen den Isolationselementen in dem zweiten Bereich ausgebildet ist, wobei sich das zweite Halbleitermaterial von dem ersten Halbleitermaterial unterscheidet, wobei die Pufferschicht in dem ersten Bereich eine Gesamthöhe aufweist, die sich von einer Gesamthöhe der Pufferschicht in dem zweiten Bereich unterscheidet; wobei der erste Bereich ein NMOS-Bereich ist undder zweite Bereich ein PMOS-Bereich ist; oder wobei der erste Bereich ein PMOS-Bereich ist und der zweite Bereich ein NMOS-Bereich ist, und wobei das Substrat eine erste Gitterkonstante aufweist, die Pufferschicht eine zweite Gitterkonstante aufweist, die größer als die erste Gitterkonstante ist, das erste Halbleitermaterial eine dritte Gitterkonstante aufweist, die kleiner als die zweite Gitterkonstante ist, und das zweite Halbleitermaterial eine vierte Gitterkonstante aufweist, die größer als die zweite Gitterkonstante ist.
  6. CMOS-Halbleiterbauteil nach Anspruch 5, das weiterhin aufweist: Versetzungselemente, die innerhalb der Pufferschicht (214) ausgebildet sind und dazu dienen, die Pufferschicht in dem NMOS- und dem PMOS-Bereich zu relaxieren.
  7. CMOS-Halbleiterbauteil nach einem der Ansprüche 3 bis 6, bei dem das erste Halbleitermaterial (218) unter Zugspannung steht, und bei dem das zweite Halbleitermaterial (222) unter Druckspannung steht.
DE201210108015 2012-05-16 2012-08-30 CMOS-Bauteil und Verfahren zur Herstellung desselben Active DE102012108015B3 (de)

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