KR101631378B1 - ＦｉｎＦＥＴ 내의 핀 스페이서에 의해 보호된 소스 및 드레인 영역을 포함하는 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

집적 회로 장치는 반도체 기판, 그 반도체 기판 내로 연장되는 절연 영역, 및 절연 영역 위에 돌출하는 반도체 핀을 포함한다. 절연 영역은 제1 부분과 제2 부분을 포함하며, 이 제1 부분과 제2 부분은 반도체 핀의 대향면들 상에 있다. 집적 회로 장치는 반도체 핀의 정상면 및 측벽 상의 게이트 스택과, 반도체 핀의 단부에 접속된 반도체 영역을 더 포함한다. 반도체 영역은 제1 반도체 재료로 형성된 제1 반도체 영역과, 그 제1 반도체 영역의 하부에 있는 제2 반도체 영역을 포함하며, 제1 반도체 영역은 패싯형 정상면을 포함한다. 제2 반도체 영역은 제1 반도체 영역보다 게르마늄 농도가 높다. 제2 반도체 영역의 측벽 상에는 핀 스페이서가 있는데, 이 핀 스페이서는 절연 영역의 일부와 겹친다.

Description

ＦｉｎＦＥＴ 내의 핀 스페이서에 의해 보호된 소스 및 드레인 영역{FIN SPACER PROTECTED SOURCE AND DRAIN REGIONS IN FINFETS}
<관련 출원과의 상호 참조>
본 특허출원은 2013년 1월 14일에 출원한 미국 특허출원 일련번호 13/740,373[발명의 명칭: Semiconductor Device and Fabricating the Same, 대리인 문서번호: TSM12-0701], 2013년에 5월 24일 출원한 미국 특허출원 일련번호 13/902,222[발명의 명칭: Semiconductor Device and Method of Fabricating Same, 대리인 문서번호: TSM13-0232/24061.2471], 2013년에 출원한 미국 특허출원 일련번호 13/xxx,xxx[발명의 명칭: XXXX, 대리인 문서번호: TSM13-1042], 2013년 9월 3일에 출원한 미국 특허출원 일련번호 14/017,036[발명의 명칭: FinFET Device and Method of Fabricating Same, 대리인 문서번호: TSM12-0460]에 관한 것이며, 이들 출원은 참조문헌으로서 본 명세서에 포함된다.
<배경>
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능상 밀도(즉, 칩 면적당 상호접속된 장치의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다.
이러한 스케일 축소는 IC의 처리 및 제조의 복잡성을 상승시키며, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에서도 유사한 발전이 필요하다. 예를 들어, 평면 트랜지스터를 대신하여 FinFET(fin-like field-effect transistor) 등의 3차원 트랜지스터가 도입되고 있다. 기존의 FinFET 및 FinFET 장치를 제조하는 방법이 대체로 그 의도하는 목적을 충족한다 하더라도, 이들이 모든 면에 있어서 전체적으로 만족스럽지는 못하다. 이 분야에서의 개선이 바람직하다.
실시형태 및 그 장점의 보다 완전한 이해를 위해, 이하의 설명을 첨부하는 도면과 함께 참조한다.
도 1 내지 도 11은 일부 예시적인 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 제조에 있어서 중간 스테이지의 단면도 및 사시도이다.
이하, 본 개시의 실시형태에 대해 상세하게 설명한다. 그러나, 이들 실시형태는 넓은 범위의 특정 상황에서 실시될 수 있는 다수의 적용 가능한 개념을 제공하는 것이라고 생각된다. 설명하는 특정 실시형태들은 예시일뿐이며, 본 개시의 범주를 한정하지 않는다.
FinFET(Fin Field-Effect Transistor) 및 그것을 형성하는 방법을 다양한 예시적인 실시형태들에 따라 제공한다. FinFET을 형성하는 중간 스테이지에 대해 설명한다. 실시형태의 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다.
도 1 내지 도 11은 일부 예시적인 실시형태에 따른 FinFET(Fin Field-Effect Transistor)의 제조에 있어서 중간 스테이지의 단면도 및 사시도이다. 도 1은 초기 구조의 사시도를 나타낸다. 초기 구조는 기판(20)을 포함하는 웨이퍼(100)을 포함한다. 기판(20)은 반도체 기판이며, 더 나아가 실리콘 기판일 수도 있다. 기판(20)은 p타입 또는 n타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역(22) 등의 절연 영역이 기판(20)의 정상면에서부터 기판(20) 내로 연장되도록 형성될 수 있으며, 기판(20)의 정상면은 웨이퍼(100)의 주면(100A)이기도 하다. 인접해 있는 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(21)이라고 한다. STI 영역(22)의 정상면은 하드 마스크층(25)의 정상면과 같은 높이이고, 이 하드 마스크층은 STI 영역(22)의 형성 시에 화학적 기계 연마(Chemical Mechanical Polish, CMP)의 정지층으로서 이용된다. 패드 산화물층(23)이 하드 마스크층(25)과 반도체 스트립(21) 사이에 형성된다.
도 2는 도 1에서의 반도체 스트립(21)의 정상부를 반도체 스트립(24)으로 대체한 것을 도시하고 있다. 반도체 스트립(21)의 대체 시에, 패드 산화물층(23)과 하드 마스크층(25)(도 1)이 먼저 제거된다. 그 다음 반도체 스트립(21)의 적어도 정상부, 또는 실질적으로 전체가 제거되어 (도시하지는 않지만, 반도체 스트립(24)이 차지하는)오목부를 형성한다. 다음에, 그 오목부에서 반도체 스트립(24)을 에피택셜 성장시키기 위해 에피택시가 수행되어 도 2의 구조를 형성한다.
반도체 스트립(24)의 형성은 트렌치를 부분적으로 채우기 위한 반도체층(24A)과 제1 반도체 재료(24A)의 정상 위에 반도체층(24B)을 적층하는 것을 포함한다. 제1 및 제2 반도체층(24A 및 24B)은 에피택셜 성장 공정에 의해 적층될 수 있다. 에피택셜 공정은 화학적 기상 증착(Chemical Vapor Deposition, CVD) 기술(예컨대, VPE(Vapor-Phase Epitaxy) 및/또는 UHV-CVD(Ultra-High Vacuum), 분자빔 에피택시, 및/또는 기타 적절한 공정을 포함한다. 일부 실시형태에 있어서, 반도체층(24A)은 실리콘 게르마늄(SiGe)층이고, 반도체층(24B)은 게르마늄이 없거나 실질적으로 없는(예컨대, 약 5 퍼센트 미만의 게르마늄 백분율) 실리콘층이다. 반도체층(24A)은, 게르마늄 백분율이 더 높거나 낮을 수 있지만, 약 15 퍼센트와 약 60 퍼센트의 범위 내의 게르마늄 백분율을 가질 수 있다. 또한, 반도체층(24A)의 두께는 약 10 nm와 약 40 nm 사이의 범위에 있을 수 있다.
도 2에 도시하는 바와 같이 구조를 형성한 후에는, CMP 공정을 수행하여 과잉 반도체층(24B)을 제거하고 STI 영역(22) 및 반도체층(24B)의 정상면을 평탄화한다.
도 3을 참조하면, 반도체 핀(26)을 형성하기 위하여 반도체 스트립(24)의 정상부가 STI 영역(22)의 정상면보다 높아지도록 STI 영역(22)을 리세싱한다. 일부 실시형태에 따르면, 반도체층(24B)과 그 각각의 하부측 반도체층(24A) 사이의 계면(28)은 오목한 STI 영역(22)의 정상면(22A')보다 높다. 대안적 실시형태에 있어서, 계면(28)은 정상면(22A')과 같은 높이이거나 더 낮다. 반도체 핀(26)의 측벽과 정상면에는 더미 산화물층(30)이 형성될 수 있다. 더미 산화물층(30)은 예컨대 적층을 통해 형성될 수 있다.
도 4를 참조하면, 반도체 핀(26)의 정상면과 측벽 상에 게이트 스택(32)이 형성된다. 일부 실시형태에 있어서, 게이트 스택(32)은 더미 유전체(30) 위에 더미 게이트 전극(34)을 포함한다. 더미 게이트 전극(34)은 예컨대 폴리실리콘을 이용하여 형성될 수 있다. 일부 실시형태에 있어서, 더미 게이트 전극(34)의 높이(두께)(H1)는 약 80 nm와 약 120 nm 사이의 범위에 있다. 또한 게이트 스택(32)은 더미 게이트 전극(34) 위에 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 예컨대 질화실리콘 및/또는 산화실리콘을 포함할 수 있고, 단일층, 또는 복수의 층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 하드 마스크층(36)은 질화실리콘층(36A)과 그 질화실리콘층(36A) 위의 산화실리콘층(36B)을 포함한다. 질화실리콘층(36A)의 높이(H2)는 약 10 nm와 약 30 nm 사이의 범위에 있을 수 있고, 산화실리콘층(36B)의 높이(H3)는 약 80 nm와 약 120 nm 사이의 범위에 있을 수 있다. 게이트 스택(32)은 복수의 반도체 핀(26)과 STI 영역(22) 위에 걸쳐 있을 수 있다. 게이트 스택(32)은 반도체 핀(26)의 길이 방향에 실질적으로 수직인 길이 방향을 갖는다. 본 개시의 실시형태에 따르면, 게이트 스택(32)은 더미 게이트 스택이며, 후속 단계에서 대체 게이트에 의해 대체될 것이다.
도 5와 도 6은 게이트 스페이서(40, 42)의 형성을 도시하고 있다. 도 5를 참조하면, 도 4에 도시하는 구조를 덮기 위해 스페이서층(38)이 블랭킷층으로서 형성된다. 도 5는 도 4에서 A-A 선을 포함하는 면을 따라 잘린 단면도를 나타내고 있다. 일부 실시형태에 있어서, 스페이서층(38)은 질화실리콘으로 형성되고, 단일층 구조를 가질 수 있다. 대안적 실시형태에 있어서, 스페이서층(38)은 복수의 층을 포함하는 복합층이다. 예를 들어, 스페이서층(38)은 산화실리콘층과, 그 산화실리콘층 위의 질화실리콘층을 포함할 수 있다. 스페이서층(38)은 실질적으로 등각층(conformal layer)으로서 형성될 수 있으며, 따라서 반도체 핀(26)과 게이트 스택(32)의 측벽 상의 스페이서층(38)의 수직부의 두께(T1)는 스페이서층(38)의 수평부의 두께(T2)에 가깝다. 예를 들어, 두께(T1 및 T2)의 차는 두께(T2)의 약 20 퍼센트보다 작을 수 있다.
다음으로, 스페이서층(38)이 패터닝되어, 도 6에 도시하는 바와 같이 게이트 스페이서(40)와 핀 스페이서(42)를 형성한다. 스페이서층(38)(도 5)이 질화실리콘을 포함하는 일부 실시형태에 있어서, 질화실리콘층의 패터닝은 에칭제(etchant)로서 CH2F2를 이용한 드라이 에칭을 포함한다. 스페이서층(38)(도 5)이 산화실리콘층과 질화실리콘층을 포함하는 다른 실시형태에 있어서, 스페이서층(38)의 패터닝은 질화실리콘을 패터닝하기 위해 에칭제로서 CH2F2를 이용한 드라이 에칭을 포함하고 이어서 산화실리콘층을 패터닝하기 위해 에칭제로서 CF4를 이용한 드라이 에칭을 포함한다. 패터닝은, 스페이서층(38)의 수평부는 제거하고 게이트 스택(32)의 측벽 상의 수직부는 게이트 스페이서(40)를 형성하기 위해 남겨두도록, 이방성 효과를 포함한다. 반도체 핀(26)의 측벽 상의 스페이서층(38)의 수직부는 핀 스페이서(42)를 형성하기 위해 남아있다.
게이트 스페이서층(38)을 패터닝하기 위한 공정 조건은, 핀 스페이서(42)의 정상 단부(44)가 반도체 핀(26)의 정상면보다 낮도록 제어될 수 있다. 더욱이, 정상 단부(44)는 실리콘 게르마늄층일 수 있는 반도체층(24A)의 정상면보다 높다. 따라서, 전체 반도체층(24A)의 측벽은 핀 스페이서(42)와 STI 영역(22)에 의해 보호된다. 그 결과로 형성된, 2개의 인접한 핀들(26) 사이의 핀 스페이서(42)는 단면에서 볼 때 핀 스페이서(42)의 엣지부가 가장 높고(높이 H4), 인접한 핀들(26)의 중간에 있는 핀 스페이서(42)의 중심부가 가장 낮은(높이 H5) 접시형일 수 있다. 일부 실시형태에 있어서, 핀 스페이서(42)의 중심 높이(H5)는 약 5 nm와 약 15 nm 사이의 범위에 있다. 엣지 높이(H4)는 중심 높이(H5)보다 약 2 nm와 약 8 nm 사이의 범위 내의 차이만큼 높을 수 있다.
도 7을 참조하면, 있다면 더미 산화물층(30)의 노출부는 에칭을 통해 제거된다. 이어서, 게이트 전극(32)과 게이트 스페이서(40)에 의해 덮이지 않은 반도체 스트립(24)(도 3)의 부분을 에칭하기 위해 에칭 단계가 수행된다. 에칭이 멈추면, 실리콘층일 수 있는 반도체층(24B)은 여전히 바닥부가 남아있으며, 남아있는 반도체층(24B)의 두께는 예컨대 약 2 nm와 약 8 nm 사이의 범위에 있다. 따라서, 반도체층(24A)은 노출되지 않는다. 일부 실시형태에 있어서, 핀 스페이서(42)의 정상 단부(44)는 남아있는 반도체층(24B)의 정상면보다 높고, 그래서 인접하는 핀 스페이서들(42) 사이에는 오목부(46)가 형성된다.
다음으로, 도 8을 참조하면, 반도체 스트립(24)의 제거된 부분에 의해 남아있는 오목부(46)(도 7)에서 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역(48)이 형성된다. 일부 예시적인 실시형태에 있어서, 에피택시 영역(48)은 실리콘인(SiP) 또는 인 도핑된 탄화실리콘(SiCP)을 포함한다. 에피택시 영역(48)의 추가 에피택셜 성장으로 에피택시 영역(48)은 수평으로 확장하여 패싯(facet)이 형성되기 시작한다. 도 8에 도시하는 바와 같이, 핀 스페이서(42)의 블록킹으로 인해, 에피택시 영역(48)은 먼저 오목부(46) 내에서 수직으로 성장하지만, 그 동안 에피택시 영역(48)이 수평으로는 성장하지 않는다. 오목부(46)가 완전히 충전된 후에, 후속으로 성장한 에피택시 영역(48)은 수평 및 수직 양쪽으로 성장한다. 이에, 수평 성장이 지연된다.
일부 실시형태에 있어서, 에피택시 영역(48)의 성장 시에, 도면부호 48을 이용해서 또한 표시하는 소스 및 드레인 영역을 형성하기 위해 인 등의 n타입 불순물이 인시츄(in-situ) 도핑된다. 이에, 결과적인 FinFET이 n타입 FinFET이다.
하드 마스크층(36)(도 6)이 포토 패터닝 및 드라이 에칭 공정에 의해 제거되고, 더미 게이트 전극(34)(도 6)의 정상면이 노출된다. 이어서, 도 9에 도시하는 바와 같이, ILD(Inter-Layer Dielectric)(50)이 형성된다. 도시하지는 않지만, 버퍼 산화물층 및 CESL(Contact Etch Stop Layer)도 ILD(50)의 형성 전에 형성될 수 있다. ILD(50)은 예컨대 FCVD(Flowable Chemical Vapor Deposition)을 이용해서 형성된 유동성 산화물을 포함할 수 있다. 그런 다음, ILD(50)의 정상면, 더미 게이트 전극(34)(도 6)의 정상면 및 게이트 스페이서(40)의 높이를 서로 같게 하기 위해 CMP가 수행될 수 있다. ILD(50), 핀 스페이서(42) 및 절연 영역(22)의 각각은 상이한 공정 단계에서 형성되어 상이한 밀도를 갖고/갖거나 상이한 유전체 재료를 포함하기 때문에 ILD(50), 핀 스페이서(42) 및 절연 영역(22)의 다른 것과 구별 가능한 계면을 가질 수 있다.
다음으로, 도 8에 도시하는 바와 같이 더미 게이트 전극(34)이 에칭 단계에서 제거되어, 도 9에 도시하는 바와 같이 오목부(52)가 ILD(50) 내로 연장되도록 형성된다. ILD(50)의 앞부분 후방의 특징부를 도시하기 위해, ILD(50)의 일부 앞부분, 반도체 스트립(21), 소스/드레인 영역(48), STI 영역(22) 등은, 내부 특징부를 도시하기 위해 도 9에 표시하지 않는다. 도시하지 않는 ILD(50)의 일부, 반도체 스트립(21), 소스/드레인 영역(48), 및 STI 영역(22)이 여전히 존재하는 것은 당연하다. 더미 게이트 스택(32)을 제거한 후에, 반도체 핀(26)의 중간부는 오목부(52)에 노출된다. 더미 게이트 전극(34)의 제거 시에, 정상층을 에칭할 때에 더미 게이트 산화물(30)(도 3)이 에칭 정지층으로서 이용된다. 그런 다음 더미 게이트 산화물(30)은 제거된다.
도 10을 참조하면, 노출된 제1 및 제2 반도체층(24A 및 24B) 상에 열산화 공정이 행해진다. 일부 실시형태에 있어서, 열산화 공정은 산소 함유 분위기 내에서 수행된다. 다른 실시형태에 있어서, 열산화 공정은 스팀 분위기와 산소 함유 분위기의 조합 내에서 수행된다. 열산화 공정 시에, 반도체층(24A)(도 7)의 외측부는 반도체 산화물 영역(54)으로 변환되지만, 일부 내측부는 산화물로 변환되지 않는다. 반도체 산화물 영역(54)은 산화실리콘 영역일 수 있고, 반도체 영역(56)의 대향면들 상에 부분들을 포함한다. 또한 반도체 산화물 영역(54)은 반도체 영역(56)을 둘러싸는 링을 형성할 수 있으며, 이 링은 반도체 영역(56)의 대향면들 상의 부분들과 함께 반도체 영역(56)의 상측 부분과 및 하측 부분을 포함한다.
열산화 공정 시에, 반도체층(24A)은 체적 팽창이 일어난다. 일부 실시형태에 있어서, 반도체층(24A 및 24B) 및 열산화 공정은, 1 Gpa의 인장 변형 등의 원하는 정도의 채널 변형을 달성하기 위해 반도체층(24A)이 체적 팽창되도록 구성된다. 그러나, 체적 팽창의 비율은 상이한 실시형태마다 다를 수 있음은 물론이다.
일부 실시형태에 있어서, 산화는 약 400℃ 및 600℃ 사이의 범위의 온도에서 행해진다. 산화 시간의 범위는 예컨대 약 2 분과 약 4 시간 사이일 수 있다. 실리콘 게르마늄 내의 실리콘의 산화는 동일한 실리콘 게르마늄 영역 내의 게르마늄의 산화보다 용이하다. 따라서, 반도체층(24A) 내의 실리콘 원자는 산화되고, 반도체층(24A) 내의 게르마늄 원자는 실질적으로 산화되지 않는다. 게르마늄 원자는 게르마늄 원자가 농축되어 있는 반도체 영역(56)을 형성하기 위해 반도체층(24A)의 중심을 향해 안쪽으로 확산될 수 있다. 따라서, 반도체 영역(56)은 반도체층(24A)(도 9)보다 게르마늄 백분율이 높으며, 순수 게르마늄 영역일 수도 있다. 또한 게르마늄 원자는 반도체층(24A)과 하부측 반도체 영역(21) 사이의 계면 영역에 그리고 반도체층(24A)과 상부측 반도체층(24B) 사이의 계면에 확산될 수 있다. 산화 시에, 반도체층(24B)의 정상면과 측벽 상에 산화실리콘층(도시 생략)이 형성된다. 이 산화물층 상에는 후속으로 대체 게이트가 형성될 수 있다. 또한 산화물층은 도 11에 도시하는 바와 같이 대체 게이트의 후속 형성 이전에 제거될 수도 있다.
산화의 결과로, 게르마늄/실리콘 게르마늄 영역(56)의 폭(W1)은 반도체 스트립(21)의 하측 부분의 폭(W2)과 반도체층(24B)의 폭(W3)보다 작다. 이들 실시형태에 있어서, 영역(56)은 결과적인 반도체 핀(26)의 바닥부를 형성한다.
도 11은 게이트 유전체(58)와 게이트 전극(60)을 포함하는 대체 게이트의 형성을 도시하고 있다. 게이트 유전체(58)와 게이트 전극(60)의 형성에 있어서 중간 스테이지는 도시하지는 않지만, 도 11을 참조하여 이하에 상세하게 설명한다. 이어서 오목부(52)(도 10) 내에 그리고 반도체 핀(26)의 정상면 및 측벽 상에 게이트 유전체(58)가 블랭킷층으로서 형성된다. 일부 실시형태에 따르면, 게이트 유전체층(58)은 산화실리콘, 질화실리콘 또는 이들의 다층을 포함한다. 대안적 실시형태에 있어서, 게이트 유전체층(58)는 하이-k 유전체 재료를 포함한다. 이들 실시형태에 있어서, 게이트 유전체층(58)은 k값이 약 7.0보다 클 수 있고, Hf, Al, Zr, La 등의 금속 산화물 또는 규화물을 포함할 수 있다. 다음으로, 게이트 유전체층(58) 위에는 도전성 재료(60)가 형성되고 남아있는 오목부(52)(도 10)을 충전한다. 도전성 재료(60)는 TiN, TaN, TaC, Co, Ru, Al, Cu, W 등의 금속 함유 재료, 이들의 조합, 또는 이들의 다층을 포함할 수 있다. 도전성 재료(60)의 충전 후에, ILD(50)의 정상면 위에 있는, 게이트 유전체층(58) 및 도전성 재료(60)의 과잉 부분을 제거하기 위해 CMP가 수행된다. 이에, 도전성 재료(60) 및 게이트 유전체층(58)의 결과로서 남아있는 부분들이 결과적인 FinFET(62)의 대체 게이트를 형성한다.
본 개시의 실시형태는 몇몇 효과적인 특징을 갖는다. 반도체 핀(26)을 에칭하는 단계(도 7에 도시)에서 실리콘 게르마늄층(24A)이 노출되는 것을 막는 핀 스페이서를 형성함으로써, 실리콘 게르마늄층(24A)은 에칭으로부터 보호된다. 실리콘 게르마늄층(24A)이 보호되지 않으면, 실리콘 게르마늄층(24A)은 그것의 상층(24B)보다 더 많이 에칭될 것이다. 반도체층(24B) 아래에는 홀이 형성될 것인데, 이 홀은 나중에 에피택시 영역(48)(도 8)에 의해 충전될 것이다(부분적일 수 있다). 홀 내에 충전된 에피택시 영역(48)에 의해, 후속으로 형성된 소스/드레인 영역 및 게이트 전극은 서로 매우 인접하게 되고, 이에 게이트-소스/드레인 누설 또는 게이트 및 소스/드레인의 단락이 증가하게 된다.
또한, 핀 스페이서는 에피택시 소스/드레인 영역의 조기 측방향 팽창을 막는다. 에피택시 소스/드레인 영역이 매우 낮은 레벨에서 측방향 팽창을 시작하면, 측방향으로 팽창된 소스/드레인 영역의 일부는 다른 소스/드레인 영역이 서로 융합되기 전에 길게 융합할 수 있다. 융합된 소스/드레인 영역은 융합되지 않은 소스/드레인 영역보다 성장률이 더 높아, 소스/드레인 영역에서 불균일 성장이 일어난다. 따라서, 핀 스페이서는 소스/드레인 영역의 균일 성장에 유익하다.
일부 실시형태에 따라, 집적 회로 장치는 반도체 기판, 그 반도체 기판 내로 연장되는 절연 영역, 및 절연 영역 위에 돌출하는 반도체 핀을 포함한다. 절연 영역은 제1 부분과 제2 부분을 포함하며, 이 제1 부분과 제2 부분은 반도체 핀의 대향면들 상에 있다. 집적 회로 장치는 반도체 핀의 정상면 및 측벽 상의 게이트 스택과, 반도체 핀의 단부에 접속된 반도체 영역을 더 포함한다. 반도체 영역은 제1 반도체 재료로 형성된 제1 반도체 영역과, 그 제1 반도체 영역의 하부에 있는 제2 반도체 영역을 포함하며, 제1 반도체 영역은 패싯형 정상면을 포함한다. 제2 반도체 영역은 제1 반도체 영역보다 게르마늄 농도가 높다. 제2 반도체 영역의 측벽 상에는 핀 스페이서가 있는데, 이 핀 스페이서는 절연 영역의 일부와 겹친다.
다른 실시형태에 따르면, 집적 회로 장치는 반도체 기판과, 그 반도체 기판 내로 연장되는 절연 영역과, FinFET을 포함한다. FinFET은, 절연 영역 위에서 서로 평행한 제1 실리콘 핀 및 제2 실리콘 핀과, 그 제1 실리콘 핀의 중간부와 그 제2 실리콘 핀의 중간부 위의 게이트 스택과, 제1 실리콘 핀 및 제2 실리콘 핀에 각각 접속된 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 제1 소스/드레인 영역 및 제2 소스/드레인 영역은 게이트 스택의 동일면 상에 있다. 제1 스페이서는 제1 소스/드레인 영역 및 제2 소스/드레인 영역 사이에 있고, 제1 스페이서의 바닥면은 절연 영역의 정상면과 접촉한다.
또 다른 실시형태에 따른 방법은 반도체 기판을 에칭하여 오목부를 형성하는 단계와, 오목부를 충전하여 STI 영역들을 형성하는 단계를 포함한다. STI 영역들 사이의 반도체 기판의 일부가 반도체 스트립을 형성한다. 반도체 스트립의 정상부는 제1 게르마늄 백분율을 갖는 제1 반도체층과 그 제1 반도체층 위의 제2 반도체층으로 대체된다. 제2 반도체층은 제1 게르마늄 백분율보다 낮은 제2 게르마늄 백분율을 갖는다. STI 영역은 리세싱되고, 이 STI 영역의 남아있는 부분의 정상면 위에 있는 반도체 스트립의 일부가 반도체 핀을 형성하는데, 이 반도체 핀은 제2 반도체층을 포함한다. 상기 방법은 반도체 핀의 중간부를 덮는 게이트 스택을 형성하는 단계와, 그 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계와, 반도체 핀의 단부의 측벽 상에 핀 스페이서를 형성하는 단계와, 반도체 핀의 단부를 리세싱하는 단계와, 리세싱된 반도체 핀의 단부에 의해 남아있는 에피택시 영역을 성장시키는 단계를 더 포함한다.
실시형태와 그 효과에 대해서 상세하게 설명하였지만, 다양한 변화, 치환 및 변경이, 첨부하는 특허청구범위에 의해 규정되는 것인 실시형태의 사상 및 범주에서 일탈하는 일 없이 이루어질 수 있다. 또한, 본원의 범주는 본 명세서에 기재된 공정, 머신, 제조, 및 물질의 조성, 수단, 방법 및 단계의 특정 실시형태에 제한되는 것을 의도하지 않는다. 당업자라면, 본 개시로부터, 본 명세서에서 설명한 대응하는 실시형태가 본 개시에 따라 이용될 수 있기 때문에 실질적으로 같은 기능을 수행하거나 실질적으로 같은 결과를 달성하는, 현재 존재하거나 이후에 개발될 공정, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계를 용이하게 이해할 것이다. 따라서, 첨부하는 특허청구범위는 상기 공정, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계을 그 범주 내에 포함하는 것이 의도된다. 또한, 각각의 청구항은 개별 실시형태를 구성하고, 다양한 특허청구범위 및 실시형태의 조합은 본 개시의 범주 내에 있다.

Claims (10)

  1. 집적 회로 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장하는 절연 영역들;
    상기 절연 영역들 위로 돌출하는 반도체 핀으로서, 상기 절연 영역들은 제1 부분과 제2 부분을 포함하며, 상기 제1 부분과 상기 제2 부분은 상기 반도체 핀의 대향측들 상에 있는 것인, 상기 반도체 핀;
    상기 반도체 핀의 정상면 및 측벽들 상의 게이트 스택;
    상기 반도체 핀의 단부에 접속된 반도체 영역으로서, 상기 반도체 영역은,
    제1 반도체 재료로 형성되고, 패싯형(faceted) 정상면들을 포함하는 제1 반도체 영역; 및
    상기 제1 반도체 영역 아래에 있고, 상기 제1 반도체 영역보다 높은 게르마늄 농도를 갖는 제2 반도체 영역
    을 포함하는 것인, 상기 반도체 영역; 및
    상기 제2 반도체 영역의 측벽 상의 핀 스페이서
    를 포함하고,
    상기 핀 스페이서는 상기 절연 영역들의 일부와 겹치고, 상기 핀 스페이서의 정상 단부는 상기 제2 반도체 영역의 정상면보다 높은 것인, 집적 회로 장치.
  2. 청구항 1에 있어서, 상기 게이트 스택의 측벽 상의 게이트 스페이서를 더 포함하고, 상기 게이트 스페이서는 상기 핀 스페이서에 접속되는 것인, 집적 회로 장치.
  3. 청구항 2에 있어서, 상기 게이트 스페이서는 상기 핀 스페이서와 그 사이에 계면 없이 연속으로 접속되고, 상기 게이트 스페이서와 상기 핀 스페이서는 동일한 유전체 재료로 형성되는 것인, 집적 회로 장치.
  4. 청구항 1에 있어서, 상기 반도체 핀은,
    정상부; 및
    바닥부를 포함하고,
    상기 바닥부는 상기 정상부의 제2 게르마늄 백분율보다 높은 제1 게르마늄 백분율을 갖는 것인, 집적 회로 장치.
  5. 청구항 4에 있어서, 상기 반도체 핀의 상기 바닥부의 폭은 상기 반도체 핀의 상기 정상부의 폭보다 작은 것인, 집적 회로 장치.
  6. 청구항 1에 있어서, 실리콘 스트립을 더 포함하고, 상기 실리콘 스트립의 대향 엣지들은 상기 절연 영역들의 상기 제1 부분과 상기 제2 부분의 측벽들에 접촉하며, 상기 반도체 핀은 상기 실리콘 스트립과 겹치는 것인, 집적 회로 장치.
  7. 청구항 1에 있어서, 상기 핀 스페이서는 상기 절연 영역들의 상기 제1 부분과 겹치며, 상기 핀 스페이서와 상기 절연 영역들은 상이한 유전체 재료들을 포함하는 것인, 집적 회로 장치.
  8. 집적 회로 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장하는 절연 영역들; 및
    핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)
    를 포함하고,
    상기 FinFET은,
    상기 절연 영역들 위에 있고 서로 평행한 제1 실리콘 핀 및 제2 실리콘 핀;
    상기 제1 실리콘 핀의 중간부 및 상기 제2 실리콘 핀의 중간부 위의 게이트 스택;
    상기 제1 실리콘 핀 및 상기 제2 실리콘 핀에 각각 접속되며, 상기 게이트 스택의 동일측 상에 있는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 사이의 핀 스페이서로서, 상기 핀 스페이서의 바닥면은 상기 절연 영역들의 정상면과 접촉하는 것인, 상기 핀 스페이서; 및
    상기 제1 실리콘 핀과 겹쳐진 게르마늄 함유 영역
    을 포함하고,
    상기 핀 스페이서의 정상 단부는 상기 게르마늄 함유 영역의 정상면보다 높은 것인, 집적 회로 장치.
  9. 청구항 8에 있어서, 상기 핀 스페이서는 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역에 각각 접촉하는 제1 엣지 및 제2 엣지를 포함하고, 상기 핀 스페이서의 엣지부의 두께는 상기 핀 스페이서의 중심부의 두께보다 큰 것인, 집적 회로 장치.
  10. 반도체 기판을 에칭하여 오목부를 형성하는 단계;
    상기 오목부를 충전하여 STI(Shallow Trench Isolation) 영역들을 형성하는 단계로서, 상기 STI 영역들 사이의 상기 반도체 기판의 일부가 반도체 스트립을 형성하는 것인, 상기 STI 영역들 형성 단계;
    상기 반도체 스트립의 정상부를,
    제1 게르마늄 백분율을 갖는 제1 반도체층; 및
    상기 제1 반도체층 위에 있고, 상기 제1 게르마늄 백분율보다 낮은 제2 게르마늄 백분율을 갖는 제2 반도체층
    으로 대체하는 단계;
    상기 STI 영역들을 리세싱하는 단계로서, 상기 STI 영역들의 남아있는 부분의 정상면 위의 상기 반도체 스트립의 일부가 반도체 핀을 형성하며, 상기 반도체 핀은 상기 제2 반도체층을 포함하는 것인, 상기 STI 영역들 리세싱 단계;
    상기 반도체 핀의 중간부를 덮는 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계;
    상기 반도체 핀의 단부의 측벽 상에 핀 스페이서를 형성하는 단계;
    상기 반도체 핀의 단부를 리세싱하는 단계; 및
    리세싱된 상기 반도체 핀의 단부에 의해 남아있는 에피택시 영역을 성장시키는 단계
    를 포함하고,
    상기 핀 스페이서 형성 단계는, 상기 핀 스페이서의 정상 단부가 상기 제1 반도체층과 상기 제2 반도체층 사이의 계면보다 높을 때 종료되는 것인 방법.
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