CN103928515A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件。半导体器件包括衬底，衬底具有栅极区、被栅极区隔离开的源极和漏极(S/D)区及位于N-FET区中的栅极区中第一鳍结构。第一鳍结构由作为下部的第一半导体材料层、作为中部的半导体氧化物层和作为上部的第二半导体材料层形成。半导体器件还包括位于N-FET区中的S/D区中第二鳍结构。第二鳍结构由作为下部的第一半导体材料层、作为第一中部的半导体氧化物层、作为第二中部的位于第一中部旁的第一半导体材料层和作为上部的第二半导体材料层形成。本发明还提供了一种半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路(IC)产业经历了指数增长。IC材料和设计方面的技术进步产生了数代IC，其中每代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积上互连器件的数量)普遍增加了而几何尺寸(即，使用制造工艺可以制造的最小的元件(或线))降低了。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。
这种按比例缩小工艺也增加了加工和生产IC的复杂度，因此，为了实现这些进步，需要在IC加工和生产方面的相似发展。例如，引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以取代平面晶体管。虽然目前的FinFET器件及其制造方法大体上足以实现它们的预期用途，但在各方面仍不是完全令人满意的。例如，向栅极沟道引入应力将增加FinFET工艺发展的挑战。期望在此领域有所提高。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：
衬底，具有N型场效应晶体管(N-FET)区；
栅极区，位于所述N-FET区中；
源极和漏极(S/D)区，被位于所述N-FET区中的栅极区隔离开；
第一鳍结构，位于所述N-FET区的栅极区中，所述第一鳍结构包括：
作为所述第一鳍结构的下部的第一半导体材料层，；
作为所述第一鳍结构的中部的半导体氧化物层；和
作为所述第一鳍结构的上部的第二半导体材料层，；
第二鳍结构，位于所述N-FET区的S/D区中，所述第二鳍结构包括：
作为所述第二鳍结构的下部的第一半导体材料层，；
作为所述第二鳍结构的第一中部的半导体氧化物层，其中，所述半导体氧化物层直接接触所述栅极区中的所述第一鳍的中部；
作为第二中部且位于所述第二鳍结构的第一中部旁边的第一半导体材料层；和
作为所述第二鳍结构的上部的第二半导体材料层；
源极/漏极部件，位于所述源极/漏极区中的第二鳍结构的上部的顶部上；和
位于所述衬底上的高k(HK)/金属栅极(MG)堆叠件，在所述栅极区中包裹在所述第一鳍结构的一部分上方。
在可选实施例中，在氧气环境中的热氧化工艺中，所述第一半导体材料的体积膨胀大于所述第二半导体材料的体积膨胀。
在可选实施例中，在蒸汽环境和氧气环境的组合中进行所述热氧化工艺。
在可选实施例中，所述第一半导体材料包含外延生长的硅锗(SiGex)，其中x是Ge组分的原子百分比。
在可选实施例中，x被选择为满足所述热氧化工艺期间预定的体积膨胀目标。
在可选实施例中，所述第二半导体材料包括硅(Si)。
在可选实施例中，所述半导体氧化物材料是具有深度(D)的所述第一半导体材料的氧化物。
在可选实施例中，所述半导体氧化物材料包括SiGeOy，其中y是氧组分的原子百分比。
在可选实施例中，所述第二鳍结构的第一中部是所述栅极区中的所述第一鳍结构的中部的延伸并且具有延伸深度(d)。
在可选实施例中，所述第二鳍结构的第一中部包括SiGeOy。
在可选实施例中，所述第二鳍的第二中部包括SiGex。
在可选实施例中，所述第二鳍的上部包括Si。
在可选实施例中，所述S/D部件包含外延生长的半导体材料。
在可选实施例中，所述第一鳍的中部包括被所述第一半导体氧化物包裹的所述第一半导体材料。
在可选实施例中，所述第一鳍结构是Ω形，其包括：作为所述第一鳍结构的下部的第一半导体材料层；作为所述第一鳍结构的中部且具有第一宽度的半导体氧化物层；和作为所述第一鳍结构的上部且具有第二宽度的第二半导体材料层，所述第二宽度基本小于所述第一宽度。
根据本发明的另一方面，还提供了一种半导体器件，包括：
衬底，具有N型场效应晶体管(N-FET)区；
栅极区，位于所述N-FET区中；
源极和漏极区，被位于所述N-FET区中的栅极区隔离开；
第一鳍结构，位于所述N-FET区的栅极区中，所述第一鳍结构包括：
作为下部的硅锗(SiGex)层，其中x是Ge组分的原子百分比；
作为中部的硅锗氧化物(SiGeOy)层，其中y是氧组分的原子百分比；和
作为上部的Si层，；
第二鳍结构，位于所述N-FET区的S/D区中，所述第二鳍结构包括：
作为下部的SiGex层，；
作为第一中部的SiGeOy，其中，所述SiGeOy直接接触所述栅极区中的所述第一鳍的中部；
作为第二中部且位于所述第一中部旁边的SiGex，；和
作为上部的Si层，；
源极/漏极部件，位于所述源极和漏极区中的第二鳍结构的上部的顶部上；和
高k/金属栅极(HKMG)，位于所述衬底上并且包裹在所述第一鳍结构的一部分上方。
根据本发明的又一方面，还提供了一种制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：
提供衬底，所述衬底具有位于N型场效应晶体管(N-FET)区中的第一鳍以及位于所述第一鳍之间的隔离区；
对所述第一鳍开凹槽；
在被开凹槽的第一鳍上外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长第二半导体材料；
对所述隔离区开凹槽以横向暴露出所述第二半导体材料的上部从而形成第二鳍；
在所述衬底上形成伪栅极堆叠件，所述伪栅极堆叠件包裹在所述第二鳍的一部分上方；
对位于所述伪栅极堆叠件旁边的所述第二鳍的另一部分开凹槽；
在被开凹槽的第二鳍上外延生长第三半导体材料以形成源极/漏极部件；
去除所述伪栅极堆叠件以形成栅极沟槽；
对位于所述栅极沟槽中的隔离区开凹槽以横向暴露出位于所述第二鳍中的所述第一半导体材料的一部分；
对所述栅极沟槽中的所述第二鳍的第一半导体材料层和第二半导体材料层实施热氧化工艺以将所述第一半导体的一部分转换成第一半导体氧化物以及将所述第二半导体的外层转换成第二半导体氧化物；
去除所述第二半导体氧化物以显露出位于所述栅极沟槽中的作为所述第二鳍的上部的所述第二半导体材料；以及
形成包裹在所述第二鳍的一部分上方的高k/金属栅极(HK/MG)堆叠件。
在可选实施例中，所述第一半导体材料被选择为使得在所述热氧化工艺期间所述第一半导体材料的体积膨胀大于所述第二半导体材料的体积膨胀。
在可选实施例中，所述第一半导体材料包括硅锗(SiGe)，而所述第二半导体材料包括硅。
在可选实施例中，在蒸汽环境和氧气环境的组合中进行所述热氧化工艺。
附图说明
当阅读附图时，根据下面详细的描述可以最好地理解本发明。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制且仅用于说明目的。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明各个方面的制造FinFET器件的示例方法流程图。
图2是根据本发明实施例的FinFET器件经受工艺的示意性立体图。
图3至图6是根据图1的方法构建的处于制造阶段的示例FinFET器件的截面图。
图7是根据本发明实施例的FinFET器件经受工艺的示意性立体图。
图8A、9A、10A、11A、12、13A和14是根据图1的方法构建的处于制造阶段的沿着图7中的线A-A的FinFET器件的截面图。
图8B、9B、10B、11B和13B是根据图1的方法构建的处于制造阶段的沿着图7中的切线B-B的FinFET器件的截面图。
具体实施方式
为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。例如，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可能在各个实例中重复附图编号和/或字母。这种重复是为了简明和清楚的目的且其本身并没有表明所论述的各个实施例和/或结构之间的关系。
本发明包括但另外不限于FinFET器件。举例来说，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，其包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开内容将继续于FinFET实例以示例说明本发明的各个实施例。然而，可以理解，除明确说明之外本申请不应限于特定类型的器件。
图1是根据本发明各个方面的制造FinFET器件的方法100的流程图。图2是根据图1的方法制造的FinFET器件的侧面立体图。图3至图6是根据图1的方法100构建的处于制造阶段的FinFET器件的截面图。图7是根据图1的方法100制造的FinFET器件的侧视图。图8A、9A、10A、11A、12、13A和14是沿着图7的线A-A的截面图。图8B、9B、10B、11B和13B是沿着图7的线B-B并且垂直于线A-A的方向的截面图。可以理解，可以在方法之前、期间和之后提供其他步骤，并且对于方法的其他实施例，描述的一些步骤可以被替换或去除。
参照图1和图2-图3，方法100开始于步骤102，提供衬底210。在本实施例中，衬底210是块状硅衬底。可选地，衬底210可以包含元素半导体，诸如晶体结构中的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底210还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
一些示例性衬底210还包括绝缘层。绝缘层包含任何合适的材料，包括氧化硅、蓝宝石和/或它们的组合。示例性绝缘层可以是掩埋氧化物层(BOX)。通过任何合适的工艺，诸如注入(例如，SIMOX)、氧化、沉积和/或其他合适的工艺形成绝缘体。在一些示例性FinFET前体中，绝缘层是具有绝缘体上硅衬底的元件(例如，层)。
如本领域中公知的，根据设计要求，衬底210可以包括各种掺杂区。掺杂区可以掺杂有p型掺杂物，诸如硼或BF2；n型掺杂物，诸如磷或砷；或它们的组合。可以直接在衬底210上、P阱结构中、N阱结构中、双阱结构中，或使用凸起结构形成掺杂区。衬底210还可以包括各种有源区，诸如被配置用于N型金属氧化物半导体晶体管器件的区域和被配置用于P型金属氧化物半导体晶体管器件的区域。
在衬底210上形成第一鳍220。在一些实施例中，衬底210包括一个以上的第一鳍220。通过包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺形成第一鳍220。示例性光刻工艺包括形成覆盖衬底(例如，在硅层上)的光刻胶层(光刻胶)；使光刻胶曝光成图案；实施曝光后烘烤工艺；以及使光刻胶显影以形成包含光刻胶的掩模元件。然后掩模元件用于在衬底210内蚀刻鳍结构。使用反应离子蚀刻(RIE)工艺和/或其他合适的工艺蚀刻没有被掩模元件保护的区域。在一实例中，通过图案化和蚀刻硅衬底210的一部分来形成第一鳍220。在另一实例中，通过图案化和蚀刻所沉积的上覆绝缘层的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠件的上硅层)来形成第一鳍220。另外，在图案化和蚀刻工艺之前，在衬底210上沉积第一硬掩模层212。第一硬掩模层212包含氧化硅、氮化硅、氮氧化硅或任何其他合适的介电材料。第一硬掩模层212可以是单层或多层。可以通过热氧化、化学氧化、原子层沉积(ALD)或任何其他合适的方法形成第一硬掩模层212。可以理解，可以以类似的方式形成多个平行的第一鳍220。
在衬底210上形成各种隔离区230以隔离有源区。例如，隔离区230将第一鳍220隔离开。可以使用诸如浅沟槽隔离(STI)的常规隔离技术形成隔离区230以限定并电隔离各个区域。隔离区230包含氧化硅、氮化硅、氮氧化硅、空气隙(air gap)、其他合适的材料或它们的组合。通过任何合适的工艺形成隔离区230。作为一个实例，STI的形成包括光刻工艺；在衬底中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)；以及用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。沟槽可以部分地被填充，如在本实施例中，保留在沟槽之间的衬底形成鳍结构。在一些实例中，填充的衬底可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬层。在一个实施例中，实施化学机械抛光(CMP)工艺以去除多余的介电材料并且使隔离区230的顶面与第一鳍220的顶面齐平。此外，CMP工艺还去除第一硬掩模。
参照图1和图4，方法100继续至步骤104，对第一鳍220开凹槽以在N型FET区315中形成凹进沟槽310。在开凹槽工艺之前，形成第二硬掩模320以保护预定区域，诸如P型FET区325。第二硬掩模320的形成在许多方面类似于上面参照图3讨论的第一硬掩模212。开凹槽工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。开凹槽工艺还可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻工艺和湿蚀刻工艺具有能够被调节的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。还可以使用诸如DRIE(深反应离子蚀刻)的机制各向异性地实施干蚀刻。
参照图1和图5，方法100继续至步骤106，在凹进沟槽310中沉积第一半导体材料层410，然后在第一半导体材料层410的顶部上沉积第二半导体材料层420。可以通过外延生长工艺沉积第一半导体材料层410和第二半导体材料层420。外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。第一半导体材料层410和第二半导体材料层420可以包含锗(Ge)、硅(Si)、砷化镓(GaAs)、砷化铝镓(AlGaAs)、硅锗(SiGe)、磷化镓砷(GaAsP)或其他合适的材料。另外，可以实施CMP工艺以去除多余的半导体材料层410和420及第二硬掩模320，并且使半导体材料层420和隔离区230的顶面齐平。
参照图1和图6，方法100继续至步骤108，对第二半导体材料层420周围的隔离区230开凹槽以横向暴露第二半导体材料层420的上部，从而在N型FET区315中形成第二鳍510以及在P型FET区325中形成第三鳍520。在本实施例中，第二鳍510形成为层420、410和210(从上到下的顺序)的堆叠件。第三鳍520由衬底材料210形成。开凹槽工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。
参照图7，在一些实施例中，第二鳍510和第三鳍520具有源极/漏极区530和栅极区540。在一些实施例中，源极/漏极区530是源极区，而另一源极/漏极区530是漏极区。源极/漏极区530被栅极区540隔离开。
参照图1和图8A-8B，方法100继续至步骤110，形成栅极堆叠件610以及沿着栅极堆叠件610的侧壁间隔件620。在先栅极工艺中，栅极堆叠件610可以是功能栅极的全部或部分。相反，在后栅极工艺中，栅极堆叠件610可以是伪栅极。在本实施例中，栅极堆叠件610是伪栅极。在实施高热温度工艺(诸如源极/漏极形成期间的热工艺)之后，伪栅极堆叠件610随后将被高k(HK)和金属栅极(MG)替换。在衬底210上形成伪栅极堆叠件610，包括裹在第二鳍510和第三鳍520的一部分上方。伪栅极堆叠件610可以包括介电层612、多晶硅层614和第三硬掩模616。通过任何合适的(一个或多个)工艺形成伪栅极堆叠件610。例如，可以通过包括沉积、光刻图案化和蚀刻工艺的程序形成栅极堆叠件610。沉积工艺包括CVD、PVD、ALD、其他合适的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)、其他合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。介电层612包含氧化硅、氮化硅或任何其他合适的材料。第三硬掩模616包含任何合适的材料，例如，氮化硅、氮氧化硅和碳化硅。
侧壁间隔件620可以包含诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。侧壁间隔件620可以包括多层。侧壁间隔件620的典型形成方法包括在栅极堆叠件610上方沉积介电材料，然后各向异性地回蚀刻介电材料。回蚀刻工艺可包括多步骤蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。
再次参照图1和图8A-8B，方法100继续至步骤112，在源极/漏极区530中形成源极/漏极部件710。可以通过对源极/漏极区530中的第二鳍510和第三鳍520的一部分开凹槽以形成源极/漏极凹进沟槽，然后在源极/漏极凹进沟槽中外延生长第三半导体材料层来形成源极/漏极部件710。第三半导体材料层包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。可以通过一个或多个外延(epi)工艺来形成源极/漏极部件710。可在外延工艺期间原位掺杂源极/漏极部件710。例如，外延生长的SiGe源极/漏极部件710可以掺杂有硼；而外延生长的Si外延源极/漏极部件710可以掺杂碳以形成Si:C源极/漏极部件，掺杂磷以形成Si:P源极/漏极部件，或掺杂碳和磷以形成SiCP源极/漏极部件。在一个实施例中，不对源极/漏极部件710进行原位掺杂，实施注入工艺(即，结注入工艺)以掺杂源极/漏极部件710。另外，在衬底210上的伪栅极堆叠件610之间形成层间介电(ILD)层720。ILD层720包含氧化硅、氮氧化物或其他合适的材料。ILD层720包括单层或多层。通过合适的技术，诸如CVD、ALD和旋涂(SOG)形成ILD层720。可以实施化学机械抛光(CMP)工艺以去除多余的ILD层720，并且使ILD层720的顶面与伪栅极堆叠件610的顶面齐平。
参照图1和图9A-9B，方法100继续至步骤114，去除伪栅极堆叠件610以形成栅极沟槽810并且对栅极沟槽810中的隔离区230开凹槽以横向暴露出第二鳍510的第一半导体材料层410的至少一部分，以及横向暴露出第三鳍520的一部分。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻，使得相对于第一半导体材料层410、第二半导体材料层420和侧壁间隔件620具有足够的蚀刻选择性。可选地，可以通过包括光刻图案化和回蚀刻的一系列工艺对伪栅极堆叠件610和隔离区230开凹槽。
参照图1和图10A-10B，方法100继续至步骤116，对位于栅极沟槽810中的第二鳍510中的暴露的第一半导体材料层410和第二半导体材料层420实施热氧化工艺。在一个实施例中，在氧气环境中进行热氧化工艺。在另一实施例中，在蒸汽环境和氧气环境的组合中进行热氧化工艺。在热氧化工艺期间，第二鳍510中的第一半导体材料层410的具有深度(D)的上部转换成第一半导体氧化物层815并且该转换在N-FET区315中从栅极区540延伸到相邻源极/漏极区530中的第一半导体材料层410并且具有延伸深度(d)。在一个实施例中，第二鳍510中的第一半导体材料层410的上部的外围部分(而不是整个上部)被转换成第一半导体氧化物层815。
在热氧化工艺期间，位于栅极沟槽810中的暴露的第二半导体材料层420的至少外层同时转换成第二半导体氧化物820。在热氧化工艺中，第一半导体材料层410实现第一体积膨胀，而第二半导体材料层420实现第二体积膨胀。在本实施例中，第一半导体材料层410被选择为使得其在热氧化工艺中具有基本比第二半导体材料层420大的膨胀体积。因为具有更大的体积膨胀，第一半导体氧化物层815对第二鳍510中的将形成栅极沟道的第二半导体材料层420施加应力。
作为实例，第一半导体材料层410是SiGex，而第二半导体材料层420是Si，其中x是Ge组分的原子百分比，并且可以对其进行调整以满足预定的体积膨胀目标。在一个实施例中，x在40％至70％的范围内。在热氧化工艺期间，SiGex层410的上部转换成位于第二鳍510中具有深度(D)的硅锗氧化物(SiGeOy)层815，其中y是氧组分的原子百分比，并且其延伸到位于N-FET区315的源极/漏极区530中的SiGe层410的上部一部分，该部分具有延伸深度(d)。Si层420的外层同时转换成硅氧化物(SiOz)820，其中z是氧组分的原子百分比。通过SiGeOy层815的体积膨胀，可以导致第二鳍510中Si层420的拉伸应变。
参照图1和图11A-11B，方法100继续至步骤118，去除第二半导体氧化物层820和第一半导体氧化物层815的外层的一部分以显露出位于N-FET区315的栅极区540中的第四鳍910、N-FET区315的源极/漏极区530中的第五鳍912和P-FET区325中的第六鳍915。因而，第四鳍910被配置成使得其具有作为上部的第二半导体材料层420、作为中部的第一半导体氧化物层815和作为下部的第一半导体材料层410。第五鳍912被配置成使得其具有作为上部的第二半导体材料层420、作为第一中部且具有宽度d的第一半导体氧化物层815(其直接接触第四鳍910的中部)、作为第二中部的位于第五鳍912的第一中部旁边的第一半导体材料层410和作为下部的第一半导体材料层410。第六鳍915由衬底210形成。
可以通过选择性湿蚀刻或选择性干蚀刻去除第二半导体氧化物层820和第一半导体氧化物层815的外层的一部分，使得其相对于第一半导体材料层410和第二半导体材料层420具有足够的蚀刻选择性。作为一实例，去除SiOz层820和SiGeOy的外层以显露出N-FET区315中的Si/SiGeOy/SiGex鳍910和912，及位于P-FET区325中的Si鳍915。
参照图12，在一个实施例中，通过底切蚀刻(undercut etching)第一半导体氧化物层815的上部，在N-FET区315中形成ω形鳍918。将第一半导体氧化物层815的上部蚀刻成第一宽度w1，其基本上小于第二半导体材料层420的第二宽度w2。例如，实施各向同性蚀刻以底切第一半导体氧化物层815的上部从而形成Ω形鳍918，使得具有第二宽度w2的第二半导体材料层420直接连接到第一半导体氧化物层815的具有第一宽度w1的上部。
参照图1和图13A-13B，方法100继续到步骤120，在衬底210上方形成高k(HK)/金属栅极(MG)920，包括裹在第四鳍910、第五鳍912和第六鳍915的一部分的上方，其中第四鳍和第六鳍充当栅极沟道区。通过任何合适的方法，诸如原子层沉积(ALD)、化学汽相沉积CVD和臭氧氧化沉积界面层(IL)922。IL922包含氧化物、HfSiO和氮氧化物。通过合适的技术，诸如ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、热氧化、它们的组合或其他合适的技术在IL922上沉积HK介电层924。HK介电层924可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。
金属栅极(MG)层930可以包括单层或多层，诸如金属层、衬里层、润湿层和粘附层。MG层930可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合适的材料。可以通过ALD、PVD、CVD或其他合适的工艺形成MG层930。对于N-FET和P-FET，可以各自形成具有不同金属层的MG层930。可以实施CMP以去除多余的MG层930。CMP为金属栅极层930和ILD层720提供基本上平坦的顶面。
参照图14，在一个实施例中，通过在NFET区315中的Ω形鳍918上方沉积IL922、HK介电层924和金属栅极层930来形成Ω形HK/MG950。
FinFET器件200可以实施进一步的CMOS或MOS技术加工以形成本领域中公知的各种部件和区。例如，后续加工可以在衬底210上形成各种接触件/通孔/线和多层互连件部件(例如，金属层和层间电介质)，其被配置成连接FinFET器件200的各种部件或结构。例如，多层互连件包括垂直互连件，诸如常规通孔或接触件，和水平互连件，诸如金属线。各种互连部件可以实施包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
可以在方法100之前、期间和之后提供其他步骤，并且对于方法的其他实施例，描述的一些步骤可以被替换或去除。
根据以上所述，本发明通过使用体积膨胀技术提供了在N-FET中具有应变栅极沟道的半导体器件。体积膨胀技术在热氧化工艺期间使用两种具有基本不同体积膨胀的半导体材料以导致对栅极沟道的有效应变从而改善器件性能。
本发明提供了半导体器件的许多不同实施例。半导体器件包括衬底，所述衬底具有N型场效应晶体管(N-FET)区、栅极区、被栅极区隔离开的源极和漏极(S/D)区及位于N-FET区中的栅极区中的第一鳍结构。第一鳍结构包括作为下部的第一半导体材料层、作为中部的半导体氧化物层和作为上部的第二半导体材料层。半导体器件还包括位于N-FET区中的S/D区中的第二鳍结构。第二鳍结构包括作为下部的第一半导体材料层和作为第一中部并且直接接触栅极区中的第一鳍的中部的半导体氧化物层。第二鳍还包括作为第二中部的位于第一中部旁边的第一半导体材料层和作为上部的第二半导体材料层。半导体器件还包括位于源极/漏极区中的第二鳍结构的上部的顶部上的源极/漏极部件。
在另一实施例中，一种FinFET器件包括衬底，所述衬底具有N型场效应晶体管(N-FET)区、位于N-FET区中的栅极区、被栅极区隔离开的源极和漏极区及位于N-FET区中的栅极区中的第一鳍结构。第一鳍结构包括作为下部的硅锗(SiGex)层、作为中部的硅锗氧化物(SiGeOy)层和作为上部的Si层。FinFET器件还包括位于N-FET区中的S/D区中的第二鳍结构。第二鳍结构包括作为下部的SiGex层、作为第一中部的SiGeOy，其直接接触栅极区中的第一鳍的中部。第二鳍结构还包括作为第二中部的位于第一中部旁边的SiGex和作为上部的Si层。FnFET器件还包括位于源极/漏极区中的第二鳍结构的上部的顶部上的源极/漏极部件和位于衬底上的高k/金属栅极(HKMG)，其包括包裹在第一鳍结构的一部分的上方。
在又一实施例中，一种制造FinFET器件的方法包括提供衬底。衬底具有位于N型场效应晶体管(N-FET)区中的第一鳍和位于第一鳍之间的隔离区。该方法还包括对第一鳍开凹槽；在被开凹槽的第一鳍上外延生长第一半导体材料层；在第一半导体材料层的顶部上外延生长第二半导体材料；对隔离区开凹槽以横向暴露出第二半导体材料的上部从而形成第二鳍；在衬底上形成伪栅极堆叠件，该伪栅极堆叠件包括包裹在第二鳍的一部分的上方；对位于伪栅极堆叠件旁边的第二鳍的另一部分开凹槽；在被开凹槽的第二鳍上外延生长第三半导体材料以形成源极/漏极部件；去除伪栅极堆叠件以形成栅极沟槽；对栅极沟槽中的隔离区开凹槽以横向暴露出第二鳍的一部分；对位于栅极沟槽中的第二鳍的第一半导体材料层和第二半导体材料层实施热氧化工艺以将第一半导体的一部分转换成第一半导体氧化物以及将第二半导体的外层转换成第二半导体氧化物。该方法还包括去除第二半导体氧化物以显露出位于栅极沟槽中的作为第二鳍的上部的第二半导体材料；和形成包裹第二鳍的一部分上方的高k/金属栅极(HK/MG)堆叠件。
上面论述了若干实施例的部件，使得本领域中的普通技术人员可以更好地理解本发明的各方面。本领域中的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域中的普通技术人员也应该意识到，这种等效构造并不背离本发明的主旨和范围，并且在不背离本发明的主旨和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有N型场效应晶体管(N-FET)区；
栅极区，位于所述N-FET区中；
源极和漏极(S/D)区，被位于所述N-FET区中的栅极区隔离开；
第一鳍结构，位于所述N-FET区的栅极区中，所述第一鳍结构包括：
作为所述第一鳍结构的下部的第一半导体材料层，；
作为所述第一鳍结构的中部的半导体氧化物层；和
作为所述第一鳍结构的上部的第二半导体材料层，；
第二鳍结构，位于所述N-FET区的S/D区中，所述第二鳍结构包括：
作为所述第二鳍结构的下部的第一半导体材料层，；
作为所述第二鳍结构的第一中部的半导体氧化物层，其中，所述半导体氧化物层直接接触所述栅极区中的所述第一鳍的中部；
作为第二中部且位于所述第二鳍结构的第一中部旁边的第一半导体材料层；和
作为所述第二鳍结构的上部的第二半导体材料层；
源极/漏极部件，位于所述源极/漏极区中的第二鳍结构的上部的顶部上；和
位于所述衬底上的高k(HK)/金属栅极(MG)堆叠件，在所述栅极区中包裹在所述第一鳍结构的一部分上方。
2.根据权利要求1所述的半导体器件，其中，在氧气环境中的热氧化工艺中，所述第一半导体材料的体积膨胀大于所述第二半导体材料的体积膨胀。
3.根据权利要求2所述的半导体器件，其中，在蒸汽环境和氧气环境的组合中进行所述热氧化工艺。
4.根据权利要求2所述的半导体器件，其中，所述第一半导体材料包含外延生长的硅锗(SiGex)，其中x是Ge组分的原子百分比。
5.根据权利要求4所述的半导体器件，其中，x被选择为满足所述热氧化工艺期间预定的体积膨胀目标。
6.一种半导体器件，包括：
衬底，具有N型场效应晶体管(N-FET)区；
栅极区，位于所述N-FET区中；
源极和漏极区，被位于所述N-FET区中的栅极区隔离开；
第一鳍结构，位于所述N-FET区的栅极区中，所述第一鳍结构包括：
作为下部的硅锗(SiGex)层，其中x是Ge组分的原子百分比；
作为中部的硅锗氧化物(SiGeOy)层，其中y是氧组分的原子百分比；和
作为上部的Si层，；
第二鳍结构，位于所述N-FET区的S/D区中，所述第二鳍结构包括：
作为下部的SiGex层，；
作为第一中部的SiGeOy，其中，所述SiGeOy直接接触所述栅极区中的所述第一鳍的中部；
作为第二中部且位于所述第一中部旁边的SiGex，；和
作为上部的Si层，；
源极/漏极部件，位于所述源极和漏极区中的第二鳍结构的上部的顶部上；和
高k/金属栅极(HKMG)，位于所述衬底上并且包裹在所述第一鳍结构的一部分上方。
7.一种制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：
提供衬底，所述衬底具有位于N型场效应晶体管(N-FET)区中的第一鳍以及位于所述第一鳍之间的隔离区；
对所述第一鳍开凹槽；
在被开凹槽的第一鳍上外延生长第一半导体材料层；
在所述第一半导体材料层的顶部上外延生长第二半导体材料；
对所述隔离区开凹槽以横向暴露出所述第二半导体材料的上部从而形成第二鳍；
在所述衬底上形成伪栅极堆叠件，所述伪栅极堆叠件包裹在所述第二鳍的一部分上方；
对位于所述伪栅极堆叠件旁边的所述第二鳍的另一部分开凹槽；
在被开凹槽的第二鳍上外延生长第三半导体材料以形成源极/漏极部件；
去除所述伪栅极堆叠件以形成栅极沟槽；
对位于所述栅极沟槽中的隔离区开凹槽以横向暴露出位于所述第二鳍中的所述第一半导体材料的一部分；
对所述栅极沟槽中的所述第二鳍的第一半导体材料层和第二半导体材料层实施热氧化工艺以将所述第一半导体的一部分转换成第一半导体氧化物以及将所述第二半导体的外层转换成第二半导体氧化物；
去除所述第二半导体氧化物以显露出位于所述栅极沟槽中的作为所述第二鳍的上部的所述第二半导体材料；以及
形成包裹在所述第二鳍的一部分上方的高k/金属栅极(HK/MG)堆叠件。
8.根据权利要求7所述的方法，其中，所述第一半导体材料被选择为使得在所述热氧化工艺期间所述第一半导体材料的体积膨胀大于所述第二半导体材料的体积膨胀。
9.根据权利要求8所述的方法，其中，所述第一半导体材料包括硅锗(SiGe)，而所述第二半导体材料包括硅。
10.根据权利要求7所述的方法，在蒸汽环境和氧气环境的组合中进行所述热氧化工艺。
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