CN107004710A - 形成具有侧壁衬垫的鳍状物结构的装置和方法 - Google Patents

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Abstract

实施例包括设置在衬底上的外延子鳍状物结构，其中子鳍状物结构的第一部分设置在衬底的一部分内，并且子鳍状物结构的第二部分设置成与电介质材料相邻。鳍状物器件结构设置在子鳍状物结构上，其中鳍状物器件结构包括外延材料。衬垫设置在子鳍状物结构的第二部分和电介质材料之间。本文描述了其它实施例。

Description

形成具有侧壁衬垫的鳍状物结构的装置和方法
背景技术
在微电子器件应用中迫切需要诸如磷化铟铝的外延材料到诸如硅衬底的衬底上的集成。高质量外延材料增强了诸如片上系统(SoC)、高电压和RF设备以及互补金属氧化物硅(CMOS)应用等应用的性能。该集成涉及可能由于两种材料之间的晶格特性的失配而产生的制造挑战。
附图说明
虽然说明书以特别指出并清楚地主张某些实施例的权利要求结束，当结合附图阅读时，根据实施例的以下描述可以更容易确定这些实施例的优点，附图中：
图1a-1i表示根据各种实施例的结构的横截面视图。
图2a-2c表示根据各种实施例的结构的横截面视图。
图3表示根据实施例的方法的流程图。
图4是实现一个或多个实施例的内插器。
图5是根据实施例构建的计算设备。
具体实施方式
在以下详细描述中，参考附图，附图通过例示的方式示出其中可以实践方法和结构的特定实施例。这些实施例足够详细地被描述以使本领域中的技术人员能够实践实施例。应理解，各种实施例虽然是不同的，但不一定是相互排他的。例如，本文中结合一个实施例所述的特定特证、结构或特性可以在其它实施例内实现，而不偏离实施例的精神和范围。此外，应理解，在每个所公开的实施例内的个体元件的位置或设置可以被修改而不偏离实施例的精神和范围。在附图中，相似的附图标记贯穿几个视图可以指相同或相似的功能。
各种操作将以对理解本文的实施例最有帮助的方式依次被描述为多个分立的操作，然而描述的顺序不应被解释为暗示这些操作必须依赖该顺序。特别是，这些操作不需要以呈现的顺序被执行。
可以在诸如半导体衬底的衬底上形成或执行实施例的实施方式。在一种实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的晶体衬底。在其它实施方式中，可以使用替代的材料形成半导体衬底，这些材料可以或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或III-V族或IV族材料的其它组合。虽然这里描述了可以形成衬底的材料的几个示例，但是可以用作可以在其上构建半导体器件的基础的任何材料落在本文的实施例的精神和范围内。
描述了形成和利用微电子结构的方法和相关联的结构，例如形成在衬底上的外延鳍状物结构。那些方法/结构可以包括设置在衬底上的外延子鳍状物结构，其中子鳍状物结构的第一部分设置在衬底的一部分内，而子鳍状物结构的第二部分设置成与隔离材料相邻。鳍状物器件结构设置在子鳍状物结构上，其中鳍状物器件结构包括外延材料。衬垫设置在子鳍状物结构的第二部分和隔离材料之间，衬垫包括在子鳍状物结构的第二部分和隔离材料之间的屏障。衬垫在子鳍状物结构和隔离材料之间提供了化学上稳定的非反应性屏障，以使诸如叠置故障的缺陷形成减少。在实施例中，缺陷的数量可以包括小于百万分之一(ppm)。
例如，图1a-1i示出形成微电子结构的实施例的横截面视图，微电子结构例如设置在衬底上的外延鳍状物结构。在实施例中，微电子器件100可以包括衬底102(图1a)。在实施例中，衬底102可以包括硅衬底，并且例如可以p掺杂有p型材料/元素，例如硼。在另一实施例中，衬底102例如可以包括电路元件，例如晶体管和无源元件。在实施例中，衬底102可以包括CMOS衬底102的一部分，并可以包括p型金属氧化物半导体(PMOS)和n型金属氧化物半导体(NMOS)晶体管。在实施例中，微电子器件100可以包括三栅极晶体管的一部分、栅极环绕(GAA)晶体管或任何其它类型的多栅极晶体管。在实施例中，微电子器件100可以包括化合物(包括III-V族材料)晶体管的一部分。
在实施例中可以包括硅的牺牲鳍状物104可以设置在衬底102上。在实施例中，牺牲鳍状物104可以定向成使得它正交地设置在衬底102上。衬垫106可以形成在牺牲鳍状物104上和衬底102的表面103上(图1b)。在其它实施例中，衬垫可以不形成在衬底表面103上，并且在一些实施例中，衬垫106可以只形成在牺牲鳍状物104上。在实施例中，衬垫106可以包括不与III族到V族材料发生化学反应的材料。在实施例中，衬垫106可以包括小于大约100埃的厚度。在实施例中，衬垫材料可以包括氮化硅、氮氧化硅、氧化铪和氧化铝中的至少一个。在实施例中，衬垫106不包括二氧化硅。例如，可以利用诸如物理气相沉积(PVD)、原子层沉积(ALD)和/或化学气相沉积(CVD)工艺的沉积工艺来形成衬垫106。
在实施例中，隔离材料108可以形成在衬垫106上(图1c)。隔离材料108可以包括电介质材料，例如二氧化硅，并且在一些情况下可以包括浅沟槽隔离(STI)材料。在实施例中，隔离材料108可以包括例如如下材料：掺碳氧化物(CDO)、氮化硅、氮氧化硅、碳化硅、诸如八氟环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃(FSG)、和/或诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃等有机硅酸盐。在实施例中，隔离材料108可以包括不同材料的多个层。在实施例中，隔离材料108可以包括化学气相沉积(CVD)沉积的材料。
衬垫106的一部分可以设置在衬底102和隔离材料108之间。在实施例中，衬垫106可以在连续层中从衬底102的顶表面延伸到牺牲鳍状物104的顶部部分。在实施例中，可以通过利用例如化学机械抛光(CMP)工艺110的去除工艺来去除隔离材料108，以便使隔离材料108的顶表面与牺牲硅鳍状物104的顶表面平面化(图1d)。在其它实施例中，例如可以利用其它去除工艺，例如各种蚀刻工艺。可以在CMP工艺110期间从牺牲硅鳍状物104的顶表面去除衬垫106的一部分。
在实施例中，可以例如利用适当的去除工艺112去除牺牲鳍状物结构104以形成开口/沟槽111，其中衬底112的在牺牲鳍状物104下面的一部分也被去除(图1e)。在实施例中，诸如羟化四甲铵(TMAH)蚀刻剂和/或包含氢氧化铵的蚀刻剂等湿法蚀刻例如可以用于去除牺牲鳍状物结构104，然而，根据特定的应用，可以利用其它干法和/或湿法蚀刻。在实施例中，去除工艺112可以包括各向异性蚀刻工艺，其中去除工艺112的蚀刻剂可以在衬底102的底部部分115中创建(111)小面。
牺牲鳍状物结构104的去除可以暴露开口111中的衬垫106。在实施例中，可以在衬底102的一部分内形成/蚀刻沟槽111的底部部分115。在实施例中，沟槽开口111的底部部分115可以包括锥形形状，其中该形状类似于V形。
在实施例中，沟槽111的底部部分115可以包括侧壁117，其包括衬底102的(111)硅平面。在实施例中，侧壁117可以包括角131，并且在一些实施例中，角131可以包括在相对于衬底102的大约52度和大约57度(图1i)之间。在其它实施例中，沟槽111的底部部分115可以包括更圆的轮廓而不是V形。在一些实施例中，沟槽111的底部部分115可以包括其它形状，取决于特定的应用。在实施例中，沟槽开口111可以包括深宽比俘获(ART)沟槽，其中沟槽开口111的深度119与沟槽开口111的宽度121的比值可以包括至少大约2:1(返回参考图1e)。在其它实施例中，该比值可以包括例如1.5、1.7、1.9、2.1、2.3、2.5、2.7。
在实施例中，可以利用适当的外延工艺114在沟槽开口111内形成外延材料113，例如III-V外延材料113(图1f)。在实施例中，外延材料113可以开始在衬底102的(111)表面117上生长。在实施例中，外延材料113的第一部分可以在衬底102的一部分内形成/生长在沟槽开口的底部部分上，其中外延材料113可以形成在硅衬底102的(111)平面上。在实施例中，与外延材料113的第一部分界面连接的衬底102可以包括至少一个(111)硅平面。在实施例中，外延材料113的第二部分可以形成/生长在与隔离材料108相邻的衬垫106上。
在实施例中，外延材料113的额外部分可以形成/生长在隔离材料108的表面109上方并与隔离材料108的表面109相邻，并且可以在隔离材料108的表面109上方延伸。在实施例中，外延材料可以包括任何材料，包括来自周期表的III、IV和/或V族的元素及其组合。在实施例中，外延材料可以利用任何适当的外延工艺来生长，并且在一些实施例中可以包括在大约4nm和大约80nm之间的宽度122。
在实施例中，外延材料113例如可以包括III-V材料，例如氮化镓、氮化铟镓、磷化铟或磷化铟铝材料、砷化镓、砷化铟镓、和砷化铟。在实施例中，外延材料113可以包括可以形成在彼此上面的外延材料的多个层，其可以包括多个异质外延层的叠置体，其中各层的晶格常数可以彼此不同。在实施例中，外延材料113可以包括晶格失配的外延材料的多个层。因为衬垫106设置在外延层113的第二部分和隔离材料108之间，在隔离材料108和外延材料113的第二部分之间没有发生反应。
包括衬垫106的本文的实施例防止在隔离材料108和外延材料113之间的界面处发生反应和/或形成缺陷。在实施例中，衬垫106包括在隔离材料108和外延材料113之间提供物理和/或化学屏障的不反应的化学稳定的非二氧化硅层。衬垫材料106可以改变外延材料113的生长条件，以使外延材料113中的缺陷形成被极大地减少或不存在。本文的实施例实现实际上无缺陷的外延层113的形成。
在实施例中，可以例如利用诸如CMP工艺的去除工艺116来去除外延材料113的设置在隔离材料108的表面109上方的额外部分，以变得与隔离材料108的表面109平面化(图1g)。
在实施例中，可以利用诸如CMP工艺的去除工艺118使隔离材料108和衬垫106的一部分凹陷，其中外延材料113的暴露部分形成/包括至少一个鳍状物器件结构123(图1h)。在实施例中，鳍状物器件结构123可以缺少设置在侧壁上的衬垫106，并可以在隔离材料108的表面109上方延伸，并且可以包括高度125。在实施例中，鳍状物器件结构123的一部分可以包括在侧壁区的一部分上的衬垫106的一部分。
在实施例中，鳍状物器件结构123的高度125可以包括大约4nm到大约80nm。在实施例中，鳍状物器件结构123的一部分可以例如包括多栅极器件的一部分，例如多栅极器件的沟道区，并且可以与源极/漏极区耦合。在实施例中，外延材料113包括设置在衬底102的一部分内的第一部分130、设置在隔离材料108和衬垫106之间的第二部分132、和设置在隔离材料108的表面109上方并从第二部分132延伸的第三部分(包括鳍状物器件结构123)。在实施例中，第一、第二和第三部分130、132、134包括外延材料113，并利用诸如图1f的外延生长工艺114的外延生长工艺生长。
在实施例中，第一或第三部分130、134都不包括设置在外延材料113的侧壁上的衬垫106，然而，外延材料113的第二部分132包括位于外延材料113的侧壁上的衬垫。在实施例中，衬垫106的一部分设置在隔离材料108和与外延材料113相邻的衬底102之间。在实施例中，外延材料113的第一和第二部分130、132包括子鳍状物结构，其中鳍状物器件结构123设置在子鳍状物结构上，其中子鳍状物结构设置在隔离材料108的表面109下方。
在实施例中，例如金属氧化物半导体场效应晶体管(MOSFET或简单地，MOS晶体管)的多个晶体管可以被制造在衬底102上，并且通常可以包括外延材料113，并且可以包括鳍状物器件结构123。在实施例的各种实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管或这两者的组合。非平面晶体管包括FinFET晶体管，例如双栅极晶体管和三栅极晶体管、以及包围或栅极环绕(GAA)晶体管，例如纳米带和纳米线晶体管。可以使用非平面和/或平面晶体管来实现本文的实施例。
包括外延材料/鳍状物器件结构的每个MOS晶体管可以包括由至少两层形成的栅极叠置体：栅极电介质层和栅极电极层。栅极电介质层可以包括一层或层的叠置体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质层中使用的高k材料的示例包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质层执行退火工艺以提高它的质量。
栅极电极层形成在栅极电介质层上，并可以由至少一种P型功函数金属或N型功函数金属组成，取决于晶体管将是PMOS还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多个金属层的叠置体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。P型金属层将实现具有在大约4.9eV和大约5.2eV之间的功函数的PMOS栅极电极的形成。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金和这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将实现具有在大约3.9eV和大约4.2eV之间的功函数的NMOS栅极电极的形成。
在一些实施方式中，栅极电极可以由包括实质上平行于衬底的表面的底部部分和实质上垂直于衬底的顶表面的两个侧壁部分的U形结构组成。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是实质上平行于衬底的顶表面的平面层，并且不包括实质上垂直于衬底的顶表面的侧壁部分。在实施例的另一实施方式中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面非U形层的顶上的一个或多个U形金属层组成。
在实施例的一些实施方式中，一对侧壁间隔体可以形成在将栅极叠置体括住的栅极叠置体的相对侧上。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多个间隔体对，例如两对、三对或四对侧壁间隔体可以形成在栅极叠置体的相对侧上。
如在本领域中公知的，源极和漏极形成在衬底内，与每个MOS晶体管的栅极叠置体相邻。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极和漏极区。在前一工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以离子注入到衬底中以形成源极和漏极区。激活掺杂剂并使它们进一步扩散到衬底中的退火工艺一般在离子注入工艺之后。在后一工艺中，衬底可以首先被蚀刻以在源极和漏极区的位置处形成凹陷。
可以接着执行外延沉积工艺以利用用于制造源极和漏极区的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造源极和漏极区。在一些实施方式中，外延沉积的硅合金可以在原位被掺杂有掺杂剂，例如硼、砷或磷。在另外的实施例中，可以使用一种或多种替代的半导体材料，例如使用锗或III-V族材料或合金来形成源极和漏极区。此外，在另外的实施例中，一层或多层金属和/或金属合金可以用于形成源极和漏极区。
一个或多个层间电介质(ILD)沉积在MOS晶体管之上。可以使用因它们在集成电路结构中的可应用性而公知的电介质材料(例如低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、掺碳氧化物(CDO)、氮化硅、诸如八氟环丁烷或聚四氟乙烯的有机聚合物、氟硅酸盐玻璃(FSG)、和诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐。ILD层可以包括孔隙或空气间隙以进一步减小它们的介电常数。
图2a描绘微电子器件200的一部分的横截面，微电子器件200例如三栅极或其它类型的多栅极器件200。在实施例中，外延材料213包括至少部分地设置在衬底202内的第一部分230。在实施例中，第一部分230包括有角度的(类似于图1h的侧壁)的底部侧壁217，其中在实施例中第一部分230可以包括V形。根据特定的应用，底部侧壁217的其它实施例可以包括更圆的侧壁或其它形状。在实施例中，外延材料213的底部侧壁217与硅衬底202的(111)平面相邻。
在实施例中，外延材料213可以包括第二部分232，其中类似于图1h的衬垫材料106的衬垫材料206可以画出外延材料213的侧壁的轮廓。在实施例中，衬垫206设置在外延材料213的第二部分232和隔离材料208之间，并在外延层和隔离层208之间提供物理屏障层。栅极氧化物236可以设置在外延材料213的第三部分234上并且在衬垫206的一部分上和隔离材料208的表面209上。栅极氧化物236可以包括氧化物材料，例如二氧化硅材料。在实施例中，栅极氧化物材料可以包括高k电介质材料，其中电介质材料包括大于二氧化硅的介电常数的介电常数。
例如，高k电介质材料可以包括二氧化铪(HfQ2)、硅氧化铪、氧化镧、氧化镧铝、二氧化锆(ZrO2)、硅氧化锆、二氧化钛(TiO2)、五氧化钽(Ta2O5)、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在实施例中，栅极氧化物236可以直接设置在衬垫206的一部分上。
在实施例中，栅极材料238可以设置在栅极氧化物236上。在实施例中，例如，栅极材料包括例如如下材料：钛、钨、钽、铝及其合金、以及与诸如铒、镝等稀土元素或诸如铂等贵金属的合金、以及例如氮化钽和氮化钛的氮化物。在实施例中，衬垫206的一部分还设置在隔离材料208和与外延材料213相邻的衬底202之间。在实施例中，外延材料213的第三部分234包括鳍状物器件结构223，并且可以包括沟道区的一部分，其上设置有栅极氧化物236和栅极材料238。
图2b描绘多栅极晶体管200的一部分，其中源极/漏极区240与鳍状物器件结构223的沟道区239耦合。在实施例中，对于NMOS，源极和/或漏极的材料可以包括例如硅、掺碳硅和掺磷硅，并且对于PMOS应用，可以包括掺硼硅锗SixGe1-x、掺硼锗、掺硼锗锡GexSn1-x、以及p掺杂III-V化合物。在实施例中，栅极氧化物236设置在鳍状物器件结构223的沟道区239上，而栅极材料238设置在栅极氧化物236上。
图2c描绘栅极环绕结构241，其可以包括例如纳米带和/或纳米线结构。在实施例中，栅极氧化物236可以设置为环绕鳍状物器件结构223(在所有侧上)并且在隔离材料208上。外延材料213设置在鳍状物器件结构223下面，并且可以设置在衬底202上并与隔离材料208相邻。衬垫206设置在外延材料213和隔离材料208之间。衬垫206的一部分可以设置在衬底202和隔离材料之间。
图3描绘根据实施例的在衬底上形成外延鳍状物结构的方法的流程图。块302包括在设置在衬底上的隔离材料的开口中形成外延材料，外延材料包括：设置在衬底的一部分内的第一部分；设置成与隔离材料相邻的第二部分，其中衬垫设置在隔离材料和第二部分之间，其中衬垫在隔离材料和第二部分之间提供屏障；以及设置在第二部分上的第三部分，其中第三部分包括鳍状物器件结构。
块304包括在鳍状物器件结构的沟道区上形成栅极氧化物。块306包括在栅极氧化物上形成栅极材料。在一些实施例中，在形成外延材料之前，可以通过在衬底上提供牺牲鳍状物、在牺牲鳍状物上和衬底上形成衬垫、在衬垫上形成隔离材料并去除牺牲鳍状物来在隔离材料中形成开口，其中衬垫设置在隔离材料的侧壁上和衬底上。
在实施例中，本文所述的实施例的鳍状物器件结构可以与能够提供微电子器件(例如管芯和封装结构可以耦合到的下一级部件(例如电路板))之间的电通信的任何适当类型的封装结构耦合。在另一实施例中，本文的器件可以与封装结构耦合，该封装结构可以包括能够提供管芯和与本文的器件耦合的上层集成电路(IC)封装之间的电通信的任何适当类型的封装结构。
例如，本文的实施例的器件可以包括电路元件，例如在处理器管芯中使用的逻辑电路。金属化层和绝缘材料以及可以将金属层/互连件耦合到外部器件/层的导电接触部/凸起部分可以被包括在本文的器件中。在本文的不同附图中所述的器件可以包括例如硅逻辑管芯或存储管芯的部分或任何类型的适当微电子器件/管芯。在一些实施例中，器件还可以包括多个管芯，其可以堆叠在彼此上，取决于特定的应用。在一些情况下，本文的器件的管芯可以位于/附接/嵌入在封装结构的前侧、后侧上或在前侧和后侧的一些组合上/中。在实施例中，管芯可以部分或全部嵌入在封装结构中。
本文包括的器件结构的各种实施例可以用于可能需要集成晶体管的SOC产品，例如智能电话、笔记本、平板计算机和其它电子移动设备。描述了器件的制造，例如包括具有衬垫结构的鳍状物结构的多栅极晶体管器件的制造。例如通过使用隔离材料和外延材料之间的屏障衬垫来防止与二氧化硅隔离材料的外延混合和/或反应。提供子鳍状物侧壁钝化。通过减小在外延生长期间从隔离材料侧壁产生的缺陷的数量来提高III-V材料的外延质量。实现了防止外延掺杂剂向外扩散到STI以及防止鳍状物通过下游器件工艺的氧化。能够实现在硅晶圆上制造非硅CMOS。
图4示出包括本文中包括的一个或多个实施例的内插件400。内插件400是用于将第一衬底402桥接到第二衬底404的中间衬底。第一衬底402可以是例如集成电路管芯，其中管芯可以包括本文的实施例的器件结构，例如鳍状物器件结构。第二衬底404可以是例如存储器模块、计算机母板或另一集成电路管芯，其中第二衬底404可以并入本文的实施例的器件结构，例如鳍状物器件结构。通常，内插件404的目的是将连接扩展到更宽的间距和/或将连接重新布线到不同的连接。例如，内插件400可以将集成电路管芯耦合到球栅阵列(BGA)406，其可以随后耦合到第二衬底404。在一些实施例中，第一和第二衬底402、404附接到内插件400的相对侧。在其它实施例中，第一和第二衬底402、404附接到内插件400的同一侧。并且在另外的实施例中，三个或更多衬底通过内插件400互连。
内插件400可以由环氧树脂、纤维玻璃加强环氧树脂、陶瓷材料、或例如聚酰亚胺的聚合物材料形成。在另外的实施方式中，内插件可以由替代的刚性或柔性材料形成，这些材料可以包括上面所述的在半导体衬底中使用的相同的材料，例如硅、锗和其它III-V族和IV族材料。
内插件可以包括金属互连408和通孔410，包括但不限于穿硅通孔(TSV)412。内插件400还可以包括嵌入式器件414，包括无源和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插件400上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
图5示出可以包括根据本文所述的器件结构的实施例的计算设备500。计算设备500可以包括多个部件。在实施例中，这些部件附接到一个或多个母板。在替代的实施例中，这些部件被制造成单个片上系统(SOC)管芯而不是母板。计算设备500中的部件包括但不限于集成电路管芯502和至少一个通信芯片508。在一些实施方式中，通信芯片508被制造为集成电路管芯502的部分。集成电路管芯502可以包括CPU 504以及管芯上存储器506，其常用作高速缓存存储器，可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)等技术来提供管芯上存储器506。
计算设备500可以包括可以或可以不物理和电耦合到母板或被制造在SoC管芯内的其它部件。这些其它部件包括但不限于易失性存储器510(例如DRAM)、非易失性存储器512(例如ROM或闪存)、图形处理单元514(GPU)、数字信号处理器516、密码处理器542(执行硬件内的加密算法的专用处理器)、芯片组520、天线522、显示器或触摸屏显示器524、触摸屏控制器526、电池528或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备529、罗盘530、运动协处理器或传感器532(其可以包括加速度计、陀螺仪和罗盘)、扬声器534、相机536、用户输入设备538(例如键盘、鼠标、手写笔和触控板)和大容量存储设备540(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
通信芯片508实现用于往返于计算设备500传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传送数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关联的设备不包含任何电线，虽然在一些实施例中它们可以不包含电线。通信芯片508可以实现多种无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备500可以包括多个通信芯片508。例如，第一通信芯片508可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片508可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括根据本文的实施例形成的一个或多个器件，例如晶体管或金属互连件。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片508也可以包括根据本文的实施例形成的一个或多个器件，例如晶体管器件结构和封装结构。在另外的实施例中，容纳在计算设备500内的另一部件可以包含根据本文的实施例形成的一个或多个器件，例如晶体管器件结构和相关联的封装结构。
在各种实施例中，计算设备500可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算设备500可以是处理数据的任何其它电子设备。
所示实施例的以上描述，包括在摘要中所述的内容，并非旨在是穷举的或将实施例限制到所公开的精确形式。尽管出于例示的目的在本文中描述了本发明的具体实施方式和示例，但如相关领域的技术人员将理解的，在本发明的范围内，各种等价修改都是可能的。
可以根据以上详细描述对实施例做出这些修改。以下权利要求中使用的术语不应被解释为将实施例限制到说明书和权利要求中公开的具体实施方式。相反，实施例的范围要完全由以下权利要求确定，权利要求要根据权利要求解释所建立的基本原则来解释。
虽然前述描述规定了可以在实施例的方法中使用的某些步骤和材料，但是本领域中的技术人员将认识到，可以做出很多修改和替换。相应地，旨在使所有这样的修改、变更、替换和添加被认为落在如由所附权利要求限定的实施例的精神和范围内。此外，本文提供的附图仅示出与实施例的实践有关的示例性微电子器件和相关联的封装结构的部分。因此，实施例不限于本文所述的结构。

Claims (25)

1.一种微电子器件结构，包括：
设置在衬底的一部分内的外延材料的第一部分；
设置成与电介质材料相邻的所述外延材料的第二部分，其中，衬垫材料设置在所述电介质材料和所述第二部分之间；
设置在所述第二部分上的所述外延材料的第三部分，其中，所述第三部分包括鳍状物器件结构；
设置在所述鳍状物器件结构上的栅极氧化物；以及
设置在所述栅极氧化物上的栅极材料。
2.如权利要求1所述的结构，其中，所述衬垫的一部分设置在所述硅衬底上、与所述外延材料相邻，并且在所述电介质材料和所述衬底之间。
3.如权利要求1所述的结构，其中，所述外延材料包括选自由III族元素、IV族元素和V族元素组成的组的材料。
4.如权利要求1所述的结构，其中，所述微电子器件包括选自由多栅极晶体管和栅极环绕晶体管组成的组的器件。
5.如权利要求1所述的结构，其中，与所述外延材料的所述第一部分界面连接的衬底包括至少一个(111)硅平面。
6.如权利要求1所述的结构，其中，所述衬垫直接设置在所述栅极氧化物上。
7.如权利要求1所述的结构，其中，所述衬垫材料与所述电介质材料在化学上不发生反应。
8.如权利要求1所述的结构，其中，所述鳍状物器件结构在所述电介质材料的表面上方延伸。
9.一种微电子器件结构，包括：
子鳍状物结构，其设置在衬底上，其中，所述子鳍状物结构包括外延材料，并且其中，所述子鳍状物结构的第一部分设置在所述衬底的一部分内，并且其中，所述子鳍状物结构的第二部分设置成与电介质材料相邻；
鳍状物器件结构，其设置在所述子鳍状物结构上，其中，所述鳍状物器件结构包括所述外延材料；以及
衬垫，其设置在所述子鳍状物结构的所述第二部分和所述电介质材料之间。
10.如权利要求9所述的结构，还包括：其中，所述外延材料包括选自由氮化镓、磷化铟、磷化铟铝和氮化铟镓组成的组的材料。
11.如权利要求9所述的结构，还包括：其中，所述衬垫材料选自由氮化硅、氮氧化硅、氧化铪和氧化铝组成的组，并且不包括与所述电介质材料相同的材料。
12.如权利要求9所述的结构，还包括：其中，所述衬垫包括低于大约100埃的厚度。
13.如权利要求9所述的结构，其中，所述鳍状物器件结构的一部分包括晶体管结构的沟道区，并且其中，源极/漏极区与所述沟道区耦合。
14.如权利要求13所述的结构，还包括：其中，栅极氧化物设置在所述沟道区上，并且其中，栅极材料设置在所述栅极氧化物上。
15.如权利要求9所述的结构，还包括：其中，所述硅衬底包括p型硅衬底。
16.如权利要求9所述的结构，还包括系统，所述系统包括：
通信芯片，其通信地耦合到所述微电子器件；以及
eDRAM，其通信地耦合到所述通信芯片。
17.如权利要求9所述的结构，还包括：其中，所述衬垫未设置在所述鳍状物器件结构上。
18.如权利要求9所述的结构，还包括：其中，所述衬垫的一部分设置在所述衬底和隔离材料之间。
19.一种形成微电子器件的方法，包括：
在设置在衬底上的隔离材料的开口中形成外延材料，所述外延材料包括：
设置在所述衬底的一部分内的第一部分；
设置成与所述隔离材料相邻的第二部分，其中，衬垫材料设置在所述隔离材料和所述第二部分之间；以及
设置在所述第二部分上的第三部分，其中，所述第三部分包括鳍状物器件结构；
在所述鳍状物器件结构的沟道区上形成栅极氧化物；以及
形成设置在所述栅极氧化物上的栅极材料。
20.如权利要求19所述的方法，还包括：其中，所述微电子器件包括选自由多栅极晶体管和栅极环绕晶体管组成的组的器件。
21.如权利要求19所述的方法，还包括：其中，通过下列操作形成所述开口：
在所述衬底上提供牺牲鳍状物；
在所述牺牲鳍状物上和所述衬底上形成所述衬垫；
在所述衬垫上形成所述隔离材料；
去除所述牺牲鳍状物，其中，所述衬垫设置在所述隔离材料的侧壁上和所述衬底上。
22.如权利要求19所述的方法，还包括：其中，所述衬垫材料包括选自由氮化硅、氮氧化硅、氧化铪和氧化铝组成的组的材料。
23.如权利要求19所述的结构，还包括：其中，所述衬垫的一部分设置在所述衬底和所述隔离材料之间。
24.如权利要求19所述的方法，还包括：其中，所述硅衬底包括p型硅衬底，并且其中，与所述外延材料界面连接的衬底的侧壁包括(111)硅平面。
25.如权利要求19所述的方法，还包括：其中，所述衬垫直接设置在所述栅极氧化物上。
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