TW201409707A - 用於鰭式電晶體的高移動率應變通道 - Google Patents

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Abstract

本技術係揭露以用於將高移動率應變通道併入鰭式電晶體(例如，諸如雙閘極、三閘極、等等之鰭式場效電晶體(FinFETs))，其中一應力材料係包覆於該鰭片的通道區之上。於一個範例實施例中，矽鍺(SiGe)係包覆於矽鰭片之上以提供所欲的應力，儘管其他鰭片及包覆材料可被使用。本技術係與典型的製程流程兼容，並且於該製程流程中，包覆沈積可發生於複數個位置。於某些實例中，來自包覆層的自附應力可隨著一源極/汲極應力源而提升，源極/汲極應力源擠壓該通道中的該等鰭片及包覆層兩者。於某些實例中，可提供一選擇性覆蓋層以改善該閘極介電質/半導體介面。於一個此等實施例中，矽係提供於一SiGe包覆層上方，以改善該閘極介電質/半導體介面。

Description

用於鰭式電晶體的高移動率應變通道 發明領域
本發明係有關於一種用於鰭式電晶體的高移動率應變通道。
發明背景
鰭式場效電晶體(FinFET)為一種環繞一半導體材料的長條薄片(一般被稱為鰭片)所建構之電晶體。該電晶體包括該等標準的場效電晶體(FET)節點，包括一閘極、一閘極介電質、一源極區、及一汲極區。該裝置的傳導通道存在於該閘極介電質下方的該鰭片之外側。明確地，電流沿著該鰭片的兩側壁(垂直於該基材表面的側)或於該鰭片的兩側壁之內流動，並且沿著該鰭片的頂部(平行於該基材表面的側)流動。由於此類組態的該傳導通道實質上沿著該鰭片之該等三個不同的外部平面區而存在，如此的FinFET設計有時係被稱為三閘極FinFET。其他類型的FinFET組態亦為可得的，例如所謂的雙閘極FinFETs，該傳導通道主要僅沿著該鰭片的該等兩側壁而存在(並未沿著該鰭片的頂部)。有若干與製造此類鰭式電晶體相關聯之非瑣細的問 題。
發明概要
依據本發明之一實施例，係特地提出一種半導體裝置，其包含：於一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區且對應其鄰近的源極/汲極區；於該鰭片的該通道區的一或多個表面上之鍺或矽鍺(SiGe)的一包覆層；在該包覆層上方的一閘極介電層；於該閘極介電層上的一閘極電極；及，於該等源極/汲極區的每一者之中的源極/汲極材料。
1000‧‧‧計算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1到7及9到12依據本發明的一實施例來例示說明用於形成一鰭式電晶體結構的一方法。
圖8a-8d依據本發明的另一實施例來例示說明圖1到7及9到12中所示之該方法的一部分。
圖13a-13b依據本發明的另一實施例來例示說明圖1到7及9到12中所示之該方法的一部分。
圖14a-14b各自依據本發明的其他實施例來例示說明一產生的鰭式電晶體結構。
圖15例示說明以依據本發明的一實施例所配置的一或多個積體電路結構來實施的一計算系統。
較佳實施例之詳細說明
本技術係揭露以用於將高移動率應變通道併入 鰭式電晶體(例如，如雙閘極、三閘極、等等之鰭式場效電晶體(FinFETs))，其中一應力材料係包覆於該鰭片的通道區之上。於一個範例實施例中，矽鍺(SiGe)係包覆於矽鰭片之上以提供所欲的應力，儘管其他鰭片及包覆材料可被使用。本技術係與典型的製程流程兼容，並且於該製程流程中，包覆沈積可發生於複數個位置。於某些實例中，來自包覆層的內建應力可隨著一源極/汲極應力源而提升，其擠壓該通道中的該等鰭片及包覆層兩者。於某些實例中，可提供一選擇性覆蓋層以改善該閘極介電質/半導體介面。於一個如此的實施例中，矽係提供於一SiGe包覆層上方，以改善該閘極介電質/半導體介面。鑑於此揭露內容，許多變化及實施例將顯而易見。
一般概述
如先前所陳述的，有數個與製造FinFETs相關聯之非瑣細的問題。舉例來說，對於現今許多代，已使用源極/汲極SiGe應力源來設計高移動率的PMOS通道。然而，該等源極/汲極SiGe應力源係取決於間距(pitch)，因此對於較小的閘極間距，該應力對於在該等源極/汲極SiGe應力源中之相同的鍺濃度會少。如此的應力降低有效地限制進一步改善通道移動率的能力，並且進一步限制繼續縮尺寸到更小的間距。
因此，亦依照本發明的一實施例，係藉由沈積一SiGe包覆層於一矽通道上而將應力內建至該矽通道之中。該SiGe包覆製程可發生於該流程中的不同時間，包括 於鰭片形成期間的溝槽蝕刻之後、於淺溝槽隔離(STI)材料凹陷以暴露該等鰭片之後、以及於移除該祭祀閘極堆疊(sacrificial gate stack)(假定一替換金屬閘極流程)之後。於此意義上，該包覆沈積製程及整個製程流程為高度兼容的。選擇性及非選擇性的製程路線兩者皆可使用於形成該包覆層。於某些實施例中，能夠以一SiGe源極/汲極應力源來提高來自於一矽鰭片上的一沈積SiGe包覆層的該內建應力，該SiGe源極/汲極應力源同時壓縮該矽鰭片以及該通道區中的SiGe包覆層兩者。於某些此類實施例中，該SiGe包覆層可具有範圍從例如10-70%的鍺濃度。於某些此類實施例中，例如選擇性或非選擇性矽的一非必需的罩可設於該SiGe包覆層上方，以改善該半導體通道與該閘極介電層(其可例如為一高K值介電質)之間的介面。
一旦形成該等鰭片且該SiGe包覆層已設置於該通道區之中(其可出現於該製程期間的一或多個時間)，可實施一FinFET電晶體製程流程以製造例如高K值金屬閘極電晶體。任何數量的電晶體類型及/或形成製程流程可從於此提供的該通道應變技術而受益，例如n-通道金氧半導體(NMOS)電晶體、p-通道MOS(PMOS)電晶體、或者於相同流程中的PMOS及NMOS電晶體兩者，不論是否配置有薄或厚的閘極以及有任何數量的幾何。如同將察知的，壓縮應變的SiGe對於PMOS裝置尤其有吸引力，不論是單獨或是與例如矽NMOS裝置的NMOS裝置連結。例如，於此提供的該等技術可用於一起製造SiGe PMOS鰭片及矽 NMOS鰭片。同樣地，雖然鑑於此揭露內容為顯而易見，許多材料系統可從於此所敘述的該等技術而受益，且所請求之發明並非意欲被限定為任何特定的一個或集合。當然，該等技術可被利用於內建通道應變是有利的任何地方。
該等技術可例如體現為任何數量的積體電路，例如記憶體、處理器、及其它與電晶體一起製造的此類裝置、以及其他主動接合半導體裝置，並且體現為適合實施於積體電路的製造之方法論。使用於此所敘述的該等技術顯露於結構上的方式之中。例如，相較於傳統的鰭式電晶體，依照一實施例所形成的電晶體的橫截面圖(例如設有一穿透式電子顯微鏡(TEM)的圖)展示該鰭片的該通道部分的一包覆層。
鑑於此揭露內容，使高移動率應變SiGe通道合併於矽鰭片之上的變化將顯而易見。例如，另一實施例可使高移動率應變鍺通道合併於矽鰭片之上，而另一實施例可使高移動率應變鍺通道合併於SiGe鰭片之上。進一步注意到，該等鰭片可原生於該基材(且因此與該基材相同材料)，或者可形成於該基材之上。一個此類範例實施例將高移動率應變鍺通道合併於形成在矽基材上的SiGe鰭片之上。於進一步的實施例中，注意的是，該包覆可於該鰭片的頂部及兩側(三閘極FinFET)，或者僅於該鰭片的該等兩側(雙閘極FinFET)。
鰭片結構
圖1至7及9至12依照本發明的一實施例來例示說明一種用於形成一鰭式電晶體結構之方法。如同將可察知的，圖1至7中所顯示的視圖的每一者係為橫跨該通道區並垂直該等鰭片而取得的一橫截面側視圖，而圖9至12中所顯示的視圖的每一者係為橫跨該通道區並平行該等鰭片而取得的一橫截面側視圖。圖8a-d依照另一實施例來展示一替代方法論，並且將會依次討論。
如同圖1中可看到的，係提供一基材。此處可使用任意數量之適合的基材，包括塊體基材、絕緣體上半導體之基材(XOI，其中X為例如Si、Ge、或Ge濃縮Si的一半導體材料)、及多層結構，且特別是鰭片在隨後的閘極圖案化製程前形成於其上的那些基材。於一個特定的範例中，該基材為塊體矽基材。於另一範例中，該基材為矽晶絕緣體(SOI)基材。於另一範例中，該基材為塊體SiGe基材。於另一範例中，該基材為具有矽層上的SiGe層的一多層基材。於另一範例中，該基材為SiGe絕緣體(SiGeOI)基材。可使用任意數量的組態，因此為顯而易見。
圖1進一步例示說明該基材上之一圖案化的硬質遮罩，其可使用標準的光蝕刻法來完成，包括沈積硬質遮罩材料(例如，諸如二氧化矽、氮化矽、及/或其他適合的硬質遮罩材料)、在將會暫時保留以保護將成為該等鰭片之該基材的下層區的該硬質遮罩的一部分上圖案化抗蝕層、蝕刻以移除該硬質遮罩之未遮罩(沒有抗蝕層)的部分(例如，使用乾蝕刻、或其他適合的硬質遮罩移除程序)、 並接著剝除圖案化的抗蝕層材料，藉此留下如所示之該圖案化的硬質遮罩。替代地，於不需要蝕刻的附加製程中，可選擇性地沈積該硬質遮罩。
於一個範例實施例中，所產生的該硬質遮罩為配置有氧化物底層與氮化矽頂層的一標準雙層硬質遮罩並且包括三個部位，但於其他實施例中，取決於所製造的該特定主動裝置以及將形成的鰭片的數量，該硬質遮罩可被不同地配置。於具有矽基材的一個特定範例實施例中，該硬質遮罩係實施為帶有一原生氧化物的底層(矽基材的氧化)以及氮化矽(SiN)的頂層。如同將顯而易見的，可使用任何數量的硬質遮罩配置。
如同圖2中可看到的，淺溝槽係蝕刻至該基材之中以形成複數個鰭片。該淺溝槽蝕刻可用標準的光蝕刻來實現，包括濕或乾蝕刻、或視所需之蝕刻的組合。如同將可察知的，該等溝槽的幾何(寬度、深度、形狀、等等)可因實施例而變化，且所請求之發明並非意欲被限定至任何特定的溝槽之幾何。於具有矽基材以及實施為帶有底部氧化物層與頂部SiN層之雙層硬質遮罩的一個特定範例實施例中，係使用乾蝕刻來形成該基材的頂部表面以下約100Å至5000Å的該等溝槽。如同將顯而易見的，可使用任何數量的溝槽配置。如同圖3的範例實施例中所顯示的，於該等鰭片形成之後，可移除該硬質遮罩。如此完全地移除該硬質遮罩允許該鰭片的該頂部被包覆以形成三閘極結構。然而，於其他實施例中注意的是，一些硬質遮罩可被留 下，如此僅該鰭片的側邊被包覆(而並未包覆該頂部)以便提供雙閘極結構。儘管所例示說明的實施例顯示鰭片為具有不會隨著從該基材的距離而變化的寬度，該鰭片於另一實施例中在該頂部比底部窄，於另一實施例中在該頂部比底部寬，或者具有任何其他的寬度變化及均勻(或不均勻)度。進一步注意的是，於某些實施例中，該寬度的變化可為對稱的或非對稱的。同樣地，儘管該等鰭片係例示說明為全部具有相同寬度，某些鰭片可較寬及/或形成不同於其他鰭片的形狀。例如，於一實施例中，使用於創造NMOS電晶體中的鰭片較使用於創造PMOS電晶體中的鰭片窄。如同將可察知的，其他安排佈置亦為可能的。
如同圖4的範例實施例中可看到的，可接著沈積一包覆層。於此範例中，該包覆沈積為非選擇性的，其中係包覆整個鰭片的表面區域。注意的是，於某些具有PMOS與NMOS鰭式裝置兩者的此類非選擇性的例子中，所欲的是例如自NMOS區蝕刻去除任何包覆材料。於某些實施例中，該包覆層可為例如適合已知應用之任意組成的矽鍺(SiGe)合金的磊晶生長，或者以所欲的其他方式。於另一範例實施例中，該包覆層可為鍺的磊晶生長。如同鑑於此揭露內容而可察知的，任何適合的晶膜沈積技術可用來提供該包覆材料，例如化學蒸氣沈積(CVD)、快速升溫CVD(RT-CVD)、氣態源分子束磊晶(GS-MBE)、等等。
注意的是，於其他實施例中，該包覆層沒有例如疊積缺層(stacking fault)及差排(dislocation)的結晶瑕 疵。儘管此類疊積缺層及差排可在某些可接受的低程度，其等之超過這樣的臨界值之存在會對所欲的通道應變產生不利的影響。於此情況中，鍺的百分比與該包覆層的厚度之間有一交易。這是因為全部的無差排(應變)厚度一般為組成與層的厚度之乘積。例如，假設50%鍺的SiGe包覆層，約100埃(Å)或更少的包覆層厚度將撤底地應變，但是75%鍺的SiGe包覆層在開始有瑕疵的沈積之前可能會被限制到僅約50Å或更少的包覆層厚度。因此，於一個特定實施例中，該包覆層為沒有例如疊積缺層及差排的結晶瑕疵之SiGe合金。如同於此所使用並依照某些此類實施例，’沒有結晶瑕疵’表示該包覆層中的瑕疵按體積少於0.05%，或者在其他方面不會致使無法接受之以已知標準所估量的短路/斷路(產量損失)以及性能損失。進一步注意的是，該包覆層的臨界厚度可極度變化，且此等範例並非意欲限制所請求的發明至特定範圍之層的厚度。
如同圖4中可進一步看見的，可沈積一選擇性覆蓋層以保護該包覆層及/或改善該閘極介電質/半導體介面。於一個此類的實施例中，一矽覆蓋層係沈積於一SiGe包覆層的上方。用於提供該選擇性覆蓋層之沈積技術例如可與使用於提供該包覆層的那些技術(例如，CVD、RT-CVD、GS-MBE、等等)相同。該覆蓋層的厚度同樣可因實施例而變化。於某些例子中，該覆蓋層具有10至50Å的範圍內的厚度。又於其他例子中，該覆蓋層具有大約該包覆層厚度的10%至50%之厚度。
於提供該包覆層與該選擇性覆蓋層之後，該流程於某些實施例中可用傳統的方式繼續，或者又於其他實施例中可用訂製或專屬的方式繼續。如同可看見的，圖5至12假設該選擇性覆蓋層並未被提供。然而，鑑於此揭露內容，包括該覆蓋層之配置將容易地顯而易見。
如圖5的範例實施例中可看到的，接著使用任何數量的標準沈積製程將該等溝槽填滿氧化物材料(或其他適合的絕緣體材料)。於一個具有矽基材及SiGe包覆層的特定範例實施例中，所沈積的絕緣體材料為二氧化矽(SiO2)，但是任何數量之適合的隔離氧化物/絕緣體材料可被用來形成此處的該等淺溝槽隔離(STI)結構。一般地，可例如基於與該包覆材料及/或任擇覆蓋材料的原生氧化物的相容性，來選擇用於填滿該等溝槽之沈積的或以行他方式生長的該絕緣體材料。注意的是，該閘極溝槽本質上可為圓形或多角形，且任何提及溝槽”側邊”的參照係意欲參照至任何此類的配置且不應被解釋為意指特定的幾何形狀結構。例如，溝槽側邊可參照至一圓形溝槽上的不同位置、或者一多邊形溝槽的不連接側邊、或者甚至一多邊形溝槽的一個不連接側邊上的不同位置。於更一般的意思，溝槽”表面”係參照至所有此類溝槽側邊與該溝槽的底面(底部)。
圖6展示該隔離氧化物(或其他適合的絕緣材料)如何平坦化，例如使用化學機械平坦化(CMP)或其他能夠使該結構平坦化之適合的製程。於所顯示的特定範例實施 例中，該平坦化留下該包覆層的至少一部分。於此觀念，該包覆層可被使用作為蝕刻終止。又於硬質遮罩被留在該等鰭片的頂部(雙閘極配置)之其他實施例中，該硬質遮罩的一第一層(例如，墊氧化層)可被使用作為該蝕刻終止，且如果需要的話其亦可被使用作為一閘極氧化層。又於其他此類實施例中，該墊氧化層可完全地被移除，在放下該祭祀閘極材料之前可沈積一假氧化層(dummy oxide)。於其他實施例中，於此時(或者於該製程中的較晚時間)，為了該閘極氧化層有時可沈積一高K值介電質材料。
圖7展示於該STI凹陷低於該等鰭片結構的該頂部部分之後所產生的該結構。任何適合的蝕刻製程(例如，濕蝕刻及/或乾蝕刻)可被使用來使該STI凹陷。此等凹陷區為該電晶體的該等源極/汲極區提供隔離。該凹陷的深度可因實施例而變化，取決於例如所欲的閘極尺寸及整體鰭片的高度之因素。儘管其他實施例可移除更多或更少的STI材料，於某些範例實施例中，該STI凹陷深度使得整體鰭片高度的35%至85%暴露於外，取決於什麼是適合預期的應用。於一個具有矽基材及SiGi包覆層與矽覆蓋層的特定範例實施例中，經平坦化及蝕刻的STI材料為SiO2。於另一個具有矽基材及鍺包覆層與矽覆蓋層的特定範例實施例中，經平坦化及蝕刻的STI材料為SiO2或氧化鍺(GeO2)。於另一個具有SiGe鰭片及鍺包覆層與矽覆蓋層的特定範例實施例中，經平坦化及蝕刻的STI材料為SiO2或GeO2。於另一個具有形成於矽基材上的SiGe鰭片及鍺包覆 層與矽覆蓋層的特定範例實施例中，經平坦化及蝕刻的STI材料為SiO2或GeO2。如同將可察知的，此等範例實施例的每一者亦可被做成沒有覆蓋層，或者是有其他適合的覆蓋材料，其可包括矽或沒有。
於某些實施例中，該STI凹陷蝕刻製程可改變變得暴露的該包覆層的厚度，如此該包覆層的暴露部分可與該包覆層的未暴露部分不同(例如，該包覆層的暴露部分較該包覆層的未暴露部分薄)。於某些實施例中，最初的包覆層厚度導致由於隨後加工之預期的薄化。進一步注意的是，又於其他實施例中，為了導致在特定位置由於隨後加工之預期的薄化，可提供該包覆層有非均勻厚度。那些，在那些特定位置的最初厚度例如可較將不會因隨後加工而暴露的區域的最初厚度更厚。
局部包覆層
圖8a-8d依據本發明的另一實施例來例示說明圖1到7及9到12中所示之該方法的一部分。如同此範例實例中可看到的，該包覆層並未提供於該等鰭片之上，直到該STI凹陷，藉此有效地設置一局部包覆。例如當想要節省包覆材料並因此降低材料費用及/或減少積體化的複雜度的時候，如此的一選擇性沈積製程可為適當的。
於此範例實施例中，該等鰭片係形成如圖8a中所示，且參照圖1至3的先前相關敘述於此同樣為適用的。接著，該流程繼續以適合的絕緣體材料填滿該等溝槽(如圖8b中所示)並且平坦化以移除任何過量的絕緣體材料(如 圖8c中所示)，而非鋪設該包覆層。為此目的，參照圖5及6的先前相關敘述於此同樣為適用的。該製程接著繼續使該STI凹陷，如先前參照圖7所討論的(如圖8d中所示)。一旦該等鰭片於所欲的STI凹陷之後被暴露出來，該包覆層可接著如圖8d中進一步所示地被提供。，參照圖4的先前相關敘述於此同樣為適用的。鑑於此揭露內容將可察知的，一選擇性覆蓋層(例如，矽)視所需亦可如先前所解釋地被提供於該包覆層上方。
所產生的該結構可包括任何數量之隔離的或以其他方式被任何適合隔離材料圍繞的鰭片(一個或更多個)。如同先前所解釋的，該等鰭片可使用光蝕刻由該基板材料所製造。於其他實施例中，該等鰭片例如可如標題為”Epitaxial Fabrication of Fins for FinFET Devices”的美國專利第8,017,463號所述地磊晶生長。於此類實例中，於製造程序中可有效地形成如同一層的一鰭片。藉由形成一鰭片層，係透過控制使用於形成該鰭片層的製程參數來判定鰭片厚度，而非光蝕刻製成。例如，若該鰭片係以磊晶製程來生長，該鰭片的厚度將由該磊晶的生長動力學來判定。鰭片寬度係透過層的形成而非光蝕刻來判定的FinFETs可給予經改善的最小特徵尺寸及堆積密度。於其他實施例中，可藉由切割或融磨(ablation)來移除材料以製造該等鰭片，例如使用雷射、或其他能夠精巧地切割半導體材料之適合的工具。所產生的鰭片幾何一般將依所利用的形成技術而變化。
祭祀閘極堆疊
如先前所解釋的，圖9至12中所顯示的該等視圖的每一者為橫越該通道區並平行該等鰭片所得的一橫截面圖。依照某些實施例，該製程的此部分使用一移除金屬閘極(RMG)製程來有效地形成該閘極堆疊。該RMG製程於某些此類實例中可用傳統的方式完成，或者於其他實例中用訂製或專屬的方式完成。一般依照某些此類實施例，一旦形成了該等被包覆的鰭片，一祭祀閘極金屬可被沈積於該等被包覆的鰭片之上。於某些實例中，一祭祀閘極介電質材料可被沈積於該等被包覆的鰭片之上，並接著該祭祀閘極金屬係沈積於該祭祀閘極介電質材料之上。該沈積的祭祀閘極金屬可接著被平坦化以移除任何非所欲的拓撲(topology)及/或過量的祭祀閘極材料。接著可於該祭祀閘極材料層上提供並且圖案化一硬質遮罩，當典型地完成時，導致形成祭祀閘極堆疊的蝕刻製程接在之後，例如圖9中一般顯示的製程。
圖9依照本發明的一個特定範例實施例來例示說明該祭祀閘極材料的圖案化。於某些實例中，由於該祭祀材料層的預先圖案化平坦化，此圖案化例如可由單一的聚焦深度來完成，並且使用標準的光蝕刻，包括於該祭祀閘極材料上沈積硬質遮罩材料(舉例來說，例如SiO2、SiN、及/或其他適合的硬質遮罩材料)、在將會暫時保留以保護該裝置的下層閘極區之該硬質遮罩的一部分上圖案化抗蝕層、蝕刻以移除該硬質遮罩之未遮罩(沒有抗蝕層)的部分 (例如，使用乾蝕刻、或其他適合的硬質遮罩移除程序)、並接著剝除圖案化的抗蝕層，藉此留下該圖案化的閘極遮罩。於一個具有矽基材的特定範例實施例中，該硬質遮罩係以SiN(例如，100Å至500Å厚)來實施。鑑於此揭露內容將會顯而易見的，任何數量之適合的硬質遮罩配置可被使用。
依照某些範例實施例，一旦該閘極圖案化硬質遮罩完成，可執行蝕刻來移除該未遮罩的祭祀閘極材料(以及任何剩下的虛擬閘極(dummy gate)介電質材料及/或墊氧化層)下至該基材並稍微進入該基材以形成該等源極/汲極區。該蝕刻可用標準的光蝕刻來完成，例如包括乾蝕刻或任何適合的蝕刻製程或蝕刻的組合。注意的是，可使用該閘極結構作為遮罩來形成該等源極/汲極區。於某些實施例中，可如傳統進行地使用離子植入來摻雜該等源極/汲極區。如同將察知的，所產生的該閘極結構的幾何(例如，寬度、深度、形狀)以及該等源極/汲極區的形狀與深度可因實施例而變化，且所請求的發明並非意欲被限制於任何特定的裝置幾何。
此閘極圖樣化可被使用以同時生產複數個此類結構，例如所有將要形成的該等電晶體將是相同的，或者某些電晶體是一種類型/配置(例如，PMOS)而其餘的為另一種類型/配置(例如，NMOS)。該閘極堆疊材料的沈積可例如使用CVD或其他適合的製程來完成。於一個特定範例實施例中，該基材為塊體矽基材，該凹陷的STI材料為 SiO2，該等鰭片為矽(形成於該基材中)，該包覆為SiGe，該祭祀閘極材料為多晶矽。然而，請注意，該祭祀閘極材料可為任何適合的祭祀材料(例如，多晶矽、氮化矽、碳化矽、等等)。於某些包括祭祀閘極介電質材料的實施例中，該祭祀閘極介電質材料可例如為SiO2或任何其他適合的虛擬閘極絕緣體材料。
依照本發明的某些範例實施例，一旦該等祭祀閘極堆疊形成，可發生RMG製程及電晶體形成。
PMG製程與電晶體形成
圖9到12進一步依據本發明的一實施例來例示說明RMG製程流程與電晶體形成。如同可看到的，係顯示一個電晶體，但如同將可察知的，可使用相同製程來形成任何數量的電晶體。此外，所形成的該等電晶體可用數個配置(例如，PMOS、NMOS、或兩者，例如形成互補對的情況)來實行。簡言之，於此所提供的該等技術可與任何類型的電晶體技術或配置一起使用，且所請求的發明並非意欲被限制於任何特定的電晶體類型或配置。
圖10依照本發明的一個實施例來例示說明形成有圖9的該圖案化閘極結構的一範例電晶體結構的一橫截面圖(垂直該等閘極並平行該等鰭片)。如同可看到的，係沈積並且異向性蝕刻一間隔物材料，以形成關於該等閘極結構壁的側壁間隔物。於某些實施例中，該等間隔物可例如為大約沈積50Å至500Å厚的一氮化物。
至於形成關於PMOS的P+摻雜源極/汲極區(如所 示)，係蝕刻一溝槽至該基材之中(例如，藉由反應性離子蝕刻)。於此範例配置中，藉由先前形成之鄰近每一源極/汲極區的STI將該蝕刻係抑制於一個側邊上，且於其他側邊上該蝕刻並未實質上等向地切除該閘極基材底部。如此，可於該溝槽的內部邊緣上達到一等向蝕刻的輪廓，同時留下該稍微摻雜的源極/汲極區的一小部份(於該間隔物材料下方，如所示)。接著，如圖10中所指示的，可生長磊晶源極/汲極，其填滿該溝槽並且於該溝槽上方延伸。於某些實施例中，可例如使用具有10-40原子百分比的鍺的矽鍺生長來填滿該溝槽。例如可藉由使用二硼烷源極的原位摻雜來完成該源極/汲極摻雜。因為所有的其他材料皆被遮罩或覆蓋，該磊晶源極/汲極僅生長於該溝槽中。該源極/汲極係倍提高，並且繼續生長直到該等磨蝕面(facet)接觸。注意的是，於某些實施例中，若製造一具有PMOS與NMOS兩者的互補裝置，該NMOS側在PMOS摻雜區形成的期間可由一氧化物遮罩所覆蓋。源極/汲極植入可被使用於某些實施例中。其他實施例可僅利用NMOS源極/汲極的形成，其可牽涉不會生長於該表面上方的N+摻雜區。任何數量之適合的源極/汲極材料以及形成與摻雜技術可被使用。
若有必要，於源極/汲極的形成及摻雜之後，一蝕刻終止層可被沈積(以於隨後的蝕刻期間保護摻雜的源極/汲極區)。一層間介電質(ILD)係接著被沈積於該結構上。該ILD例如可為任何適合的低介電常數材料，例如氧 化物(如，SiO2)之，且該蝕刻終止層舉例來說可為一氮化物(如，SiN)。於某些實例中，該ILD可摻雜磷、硼、或其他材料，並且可由高密度電漿沈積來形成。如圖10中所示，該ILD可接著被平面化低至該祭祀閘極材料的上表面，藉此移除該硬質遮罩及該蝕刻終止(若可應用的話)以使該閘極開放。如同將可察知的，該選擇性的蝕刻終止可藉由作為一張力層(tensile layer)而有助於製造NMOS裝置，但卻由於產生非所欲的應變而降低PMOS裝置的品質。
如圖11中所示，於某些實施例(三閘極配置)中，該祭祀閘極材料可從該等間隔物之間移除，藉此於先前所提供的該包覆層上面形成一閘極溝槽。於其他實施例中，該祭祀閘極材料可從該等間隔物之間移除，藉此於該剩下的墊氧化層或其他恰留在該鰭片頂部的硬質遮罩材料上面形成一閘極溝槽(雙閘極配置)。例如，可藉由適當的乾蝕刻及/或濕蝕刻技術的任何變化來完成該祭祀閘極材料的移除。於某些具有PMOS及NMOS電晶體兩者的應用中，注意的是，可同時或者使用有選擇性的蝕刻於不同時間來移除該等PMOS及NMOS電晶體的該祭祀閘極材料。如同將為顯而易見的，此處可使用任何數量之適合的蝕刻方案。
如圖12中所示，一高K值閘極介電層及接著的閘極金屬係(例如，藉由CVD或其他適合的製程)直接沈積於該包覆層(或者該選擇性覆蓋層，若如圖13a-b中所示存 在)及暴露的閘極溝槽表面之上，且任何過量的閘極材料可被平坦化以形成如圖所示的一金屬閘極電極。該閘極金屬可例如為鈦、鉑、鈷、鎳、鈦鎳合金、鈀、或其他適合的閘極金屬或此類金屬的組合。於某些硬質遮罩係遺留於該旗片的頂部(例如墊氧化層)之雙閘極配置中，在移除該祭祀閘極材料之後，該墊氧化層或其他硬質遮罩材料亦可被移除。接著，一高K值閘極介電質可直接沈積於該包覆層(或者該選擇性覆蓋層，若如圖13a-b中所示存在)及暴露的閘極溝槽表面之上，並如所欲地被平坦化或以其他方式成形。該高K值閘極可包含任何適當的閘極介電材料(例如，氧化鉿、氧化鋯、及氧化鋁)。如同有時所做的，可使用任何數量之適合的高K值閘極介電質及加工處理，取決於例如所欲隔離度的因素。其他實施例可利用具有與SiO2同等或若所欲之較低的介電常數的閘極介電質。
於祭祀閘極堆疊移除之後的包覆
於此所提供的該等技術的數個變化將顯而易見。舉例來說，於另一實施例中，可於該祭祀閘極堆疊材料移除之後添加該包覆層。例如，於圖11中，假設在該移除製成之後，將該包覆層鋪設至該閘極溝槽的底部。於一個此類實施例中，該包覆層可為在祭祀多晶矽閘極與閘極氧化層移除之後而形成於矽鰭片頂部的一SiGe包覆層。于此類實例中，應變的SiGe包覆層可選擇性地生長於該閘極溝槽中的該等暴露矽鰭片區域上。再者，於某些此類實施例中，該包覆層可用矽來覆蓋，且接著可如所敘述或如其 他所欲的方式繼續高K值/金屬閘極製程。注意的是，該等SiGe包覆及矽覆蓋層的沈積皆可為選擇性或非選擇性。
在用於該祭祀閘極堆疊材料移除之後添加該包覆層的此選項的另一變化，包括在添加該包覆薄膜之前添加一鰭片凹陷蝕刻以有效地使該鰭片變薄。可使用任何適當的蝕刻製程來完成此薄化(例如，等向蝕刻)。如此的選項將允許該通道中薄的鰭片寬度，並且亦允許該鰭片將被包覆的額外表面。如此處所述，所產生之薄的被包覆的鰭片可再次被覆蓋。於帶有SiGe包覆及矽覆蓋層的矽鰭片的一個此類範例實例中，注意的是，該等SiGe及矽的沈積皆可為選擇性的或非選擇性的。
如同圖10-13b中所顯示的該等範例實施例中可進一步看到的，係提供一STI並且該等源極/汲極區具有凸起刻面之尖尖的形狀。如同將可察知的，其他實施例可不包括此類特徵。舉例來說，圖14a-14b各自依據本發明的其他實施例來例示說明一產生的鰭式電晶體結構。儘管圖14b中所顯示的範例實施例包括相對嵌入之有鰭片頂部的源極/汲極區，且其僅切除該間隔物與該閘極堆疊區之底部，圖14a中所顯示的範例實施例包括凸起且相對平坦並包括尖端區的源極/汲極區，該等尖端區切除該間隔物及閘極介電質區的底部。取決於例如所欲效能及製造能力之因素，數個變化及特徵可整合至該結構之中。進一步舉例來說，該等間隔物的寬度可因不同實例而變化，且雖然可使用任何其他適合的間隔物寬度，於一個特定範例中，該 等間隔物的寬度係為該閘極長度的二分之一。該源極/汲極(S/D)金屬可例如以接著可被沈積的接觸金屬(contact metal)(或系列金屬)來實施，並且可進行一隨後的反應(退火)以例如形成金屬矽化物及/或金屬鍺化物源極與汲極接觸。如同將可進一步察知的，該接觸可實施作為一堆疊，包括一矽化物/鍺化物層、一黏著層、及/或一金屬墊層中的一或多者。範例接觸金屬包括鈦、鉑、鈷、鎳、鈦鎳合金、鈀、或其他適合的傳導接觸金屬或其等之合金。該絕緣體材料可例如為SiO2，但是於其他實施例中可為低K值或高K值的介電材料，提供所欲的絕緣並可進一步提供結構的完整性。
鑑於此揭露內容將可進一步察知的，任何數量的其他電晶體特徵可用本發明的實施例來實施。舉例來說，該等源極/汲極區可以或者不包括形成於對應的源極/汲極區與該通道區之間的該區域之尖端區。同樣地，該等源極/汲極區可受到應變或者沒有應變。於此觀念，一電晶體結構是否具有應變或非應變S/D區、或S/D尖端區或沒有S/D尖端區跟本發明的數個實施例並非特別相關，且此類實施例並非意欲被限制於任何特定的此類結構特徵。確切地說，如此處所述，任何數量的鰭式電晶體結構與類型可受益於利用該通道區中的SiGe或鍺包覆層。圖14a-b中所顯示的該等範例實施例各自包括該選擇性覆蓋層，但其他的此類實施例可不包括該覆蓋層。同樣地，其他的此類實施例可包括具有該通道包覆層的一些電晶體，且相同晶 粒上的其他電晶體可被配置為沒有該包覆層。
因此，圖1-14b例示說明各種範例電晶體結構及製造過程，其中例如應變的SiGe或鍺之一包覆層係提供於矽或SiGe鰭片的該通道區域之上。該應變的包覆例如可於該鰭片的兩側及頂部上(例如於三閘極配置中)，或者僅於該鰭片的該等側邊上(例如於雙閘極配置中)，或者僅於該鰭片的該頂部上。鑑於此揭露內容，數個變化及改變將顯而易見。使用已建立的半導體製程(例如，CVD、MBE、光蝕刻、及/或其他此類適合的製程)，可用任何適當的尺寸及其他所欲的層參數來實施各種層及特徵。一般來說，該等特定的層及該結構的尺寸將取決於例如所欲的裝置效能、製造能力、及所使用的半導體材料之因素。特定的裝置材料、特徵、及特性僅提供為範例，且並非意欲限制所請求之發明，所請求之發明可用任何數量的裝置配置及材料系統。
模擬顯示出該鰭片及該等包覆層中之預期的應力狀態、以及由於該應力狀態的電洞移動率。舉例來說，於一個範例實施例中，對於矽鰭片結構上的SiGe包覆層之模擬應力已被判定。尤其，對於具有50%矽及50%鍺(Si50Ge50)的一SiGe包覆層，大的壓縮應力狀態沿著電流出現於該SiGe中(例如，SiGe~-3.6GPa及Si~0.65GPa)。此外，一顯著的垂直應力出現於該SiGe包覆中(例如，SiGe~-1.8GPa及Si~1.8GPa)。於此範例實例中，該應力狀態係於該等側壁上的單軸與雙軸之間。於某些實例中，預期的 移動率回應可被判定為該等包覆層中的鍺分率的一函數。舉例來說，該預期的移動率係小於純單軸應力，但高於雙軸應變SiGe。對於鍺百分比高於約30%，有大的預期的電洞移動率。
注意的是，沿著電流方向以及垂直與閘極長度的應力可因實施例而變化。舉例來說，對於一個實施例，假設於取代金屬閘極的位置使一鰭片薄化，那麼可提供一應變SiGe包覆層。於另一實施例中，假設一矽鰭片係非選擇性地以SiGe包覆(於該製程中的前期)。對於第一個實施例(有薄化的鰭片)的應變並非如第二個實施例(有前期包覆製程)的應變一樣高，但是仍足夠高且能夠使得整合更容易，因為稍後於該製程程序中將加入例如鍺或SiGe的一包覆層。
除了該等源極/汲極區中的SiGe之外，進一步注意於此所敘述之該通道區域中的鍺或SiGe包覆的附加性質。舉例來說，假設一矽鰭片係非選擇性地以Si50Ge50薄膜來包覆，並進一步假設該等源極/汲極區亦提供有Si50Ge50。如先前所指出的，模擬指出大的壓縮應力狀態沿著電流出現於該SiGe包覆中(例如，SiGe~-3.6GPa)，且顯著的垂直應力出現於該SiGe包覆中(例如，SiGe~-1.8GPa)。根據指出大的壓縮應力狀態沿著電流出現於該SiGe包覆中(例如，SiGe~-4.9GPa)且垂直應力出現於該SiGe包覆中(例如，SiGe~-2.6GPa)之模擬，加了該等SiGe源極/汲極區進一步提高該應力。於移除祭祀閘極堆疊材料 之後，該應變方案可進一步改變。舉例來說，於多晶矽移除之後，模擬指出大的壓縮應力狀態沿著電流出現於該SiGe包覆中(例如，SiGe~-5.1GPa)，且垂直應力狀態出現於該SiGe包覆中(例如，SiGe~-1.8GPa)。
範例系統
圖15例示說明用一或多個依照本發明的一實施例所配置之積體電路結構所實施的一計算系統。如同可看到的，該計算系統1000覆蓋一主機板1002。該主機板1002可包括數個組件，包括但不限於一處理器1004及至少一個通訊晶片1006(此範例中顯示兩個)，該等組件中的每一者可實體地且電性地耦接至該主機板1002，或者以其他方式整合於其中。如同將可察知的，該主機板1002可例如為任何印刷電路板，無論是一主板、或安裝於一主板上的一子板(daughterboard)、或該系統1000唯一的板、等等。取決於其之應用，計算系統1000可包括一或多個其他組件，其等可以或並未實體地且電性地耦接至該主機板1002。此等其他組件可包括，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、一圖形處理器、一數位訊號處理器、一密碼處理器、一晶片組、一天線、一顯示器、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一音訊編解碼器、一視訊編解碼器、一功率放大器、一全球定位系統(GPS)裝置、一指南針、一加速度計、一陀螺儀、一喇叭、一相機、以及一大量儲存裝置(例如硬磁碟驅動機、光碟(CD)、多樣化數位光碟(DVD)、等等)。 包括於計算系統1000中的該等組件的任意者可包括一或多個積體電路結構，該等一或多個積體電路結構配置有具有此處所敘述之被包覆的通道之電晶體。於某些實施例中，多功能可整合至一或多個晶片之中(例如，舉例來說，注意的是，該通訊晶片1006可為該處理器1004的一部分，或以其他方式整合至該處理器1004之中)。
該通訊晶片1006能夠無線通訊，以傳送資料至該計算系統1000以及從該計算系統1000傳送資料。該用詞”無線”及其衍生詞可使用於敘述電路、裝置、系統、方法、技術、通訊通道、等等，其等可透過使用調變電磁輻射透過非固體的媒介來傳遞資料。該用詞並非意味該等相關的裝置不含有任何導線，儘管於某些實施例中其等可能並未含有導線。該通訊晶片1006可實施數個無線標準或協定的任意者，包括但不限於Wi-Fi(IEEE 802.11家族)、全球互通微波接取(WiMax)(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、演進資料最佳化(Ev-DO)、高速封包接取(HSPA+)、高速下行封包接取(HSDPA+)、高速上行封包接取(HSUPA+)、增強資料率GSM演進(EDGE)、全球行動通訊系統(GSM)、一般封包式無線電服務(GPRS)、多碼分工多從存取(CDMA)、分時多工存取(TDMA)、數位歐規無線電信(DECT)、藍牙、其等之衍生，與任何其他設計為3G、4G、5G及往後代的無線協定。該計算系統1000可包括複數個通訊晶片1006。舉例來說，一第一通訊晶片1006可專屬於例如Wi-Fi及藍牙之較 短範圍的無線通訊，一第二通訊晶片1006可專屬於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他之較長範圍的無線通訊。
該計算系統1000的該處理器1004包括封裝於該處理器1004之中的一積體電路晶粒。於本發明的某些實施例中，該處理器1004的該積體電路晶粒包括一或多個於此所敘述之具有SiGe或鍺包覆通道的電晶體。該用詞”處理器”可參照至任何裝置或一裝置的部份，其例如處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換為可儲存於暫存器及/或記憶體中的其他電子資料。
該通訊晶片1006亦可包括封裝於該通訊晶片1006之中的一積體電路晶粒。依照某些此類範例實施例，該通訊晶片1006的該積體電路晶粒包括一或多個於此所敘述之具有SiGe或鍺包覆通道的電晶體。如同鑑於此揭露內容而將可察知的，注意多重標準無線能力可直接整合至該處理器1004之中(例如，任何晶片1006的功能性係整合至處理器1004之中，而非具有分開的通訊晶片)。進一步注意的是，處理器1004可為具有此類無線能力的一晶片組。簡言之，可使用任何數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可具有整合於其中之多重功能。
於各種實施中，該計算系統1000可為膝上型電腦、輕省筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級移動電腦(ultra-mobile PC)、行動 電話、桌上型電腦、伺服器、印表機、掃瞄器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步的實施中，該系統1000可為任何其他的電子裝置，其處理資料或利用具有如此所敘述之包覆通道的電晶體裝置(例如，配置有SiGe或鍺包覆通道的PMOS電晶體)。鑑於此揭露內容將可察知的是，藉由允許使用具有應力提升通道的電晶體，本發明的各種實施例可被用來改善於任何製程節點(例如，於微米範圍內、次微米、及超過此範圍外)製造的產品之效能並增加移動率。
數個實施例將顯而易見，且於此所敘述之特徵可結合於任何數量的配置之中。本發明的一個範例實施例提供一半導體裝置。該裝置包括一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區以及與其相鄰之對應的源極/汲極區。該裝置進一步包括於該鰭片的該通道區之一或多個表面上的一鍺或矽鍺(SiGe)包覆層。該裝置進一步包括於該包覆層上方的一閘極介電層、以及一閘極電極，該閘極電極於該閘極介電層上並且於該等源極/汲極區每一者中的源極/汲極材料上。於某些實例中，該裝置進一步包括於該包覆層與該閘極介電層之間的一覆蓋層。於此類實例中，該覆蓋層或者係以其他方式包含矽。於某些實例中，該源極/汲極材料為SiGe。於某些實例中，該鰭片為矽或者SiGe。於某些實例中，該包覆層與該鰭片中的至少一者包含10%至90%的鍺。於某些實例中，該基材包含第一材料，且該鰭片包含與該第一材料相異的第二材 料。於某些實例中，該基材包含一矽層，且該鰭片為SiGe，該包覆層為鍺。於某些實例中，該包覆層覆蓋該鰭片的側邊部分及一頂部部分。數個變化將顯而易見。舉例來說，另一實施例提供一行動計算裝置，其包括如此段落中多方面界定的該半導體裝置。
本發明的另一實施例提供一半導體裝置。於此範例實例中，該裝置包括一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區以及與其相鄰之對應的源極/汲極區，其中該鰭片為矽或者矽鍺(SiGe)。該裝置進一步包括於該鰭片的該通道區之一或多個表面上的一鍺或SiGe包覆層。該裝置進一步包括於該包覆層上的一覆蓋層，其中該覆蓋層或者係以其他方式包含矽。該裝置進一步包括於該覆蓋層上的一閘極介電層、於該閘極介電層上的一閘極電極、及該等源極/汲極區每一者中的源極/汲極材料，其中該源極/汲極材料為SiGe。於某些實例中，該包覆層與該鰭片中的至少一者包含10%至90%的鍺。於某些實例中，該基材包含第一材料，且該鰭片包含與該第一材料相異的第二材料。於某些實例中，該基材包含一矽層，且該鰭片為SiGe，該包覆層為鍺。於某些實例中，該鰭片為矽，且該包覆層為SiGe。於某些實例中，該包覆層覆蓋該鰭片的側邊部分及一頂部部分，以便提供一三閘極電晶體。另一實施例提供一通訊裝置，其包含如此段落中多方面界定的該半導體裝置。
本發明的另一實施例提供一行動計算系統。該 系統包括一印刷電路板、操作地耦接至該印刷電路板的一處理器、操作地耦接至該印刷電路板並該處理器通訊的一記憶體、以及操作地耦接至該印刷電路板並該處理器通訊的一無線通訊晶片。該處理器、該無線通訊晶片、及/或該記憶體中的至少一者包含一半導體裝置。該裝置包括一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區以及與其相鄰之對應的源極/汲極區。該半導體裝置進一步包括於該鰭片的該通道區之一或多個表面上的一鍺或SiGe包覆層。該半導體裝置進一步包括於該包覆層上方的一閘極介電層、於該閘極介電層上的一閘極電極、及該等源極/汲極區每一者中的源極/汲極材料。於某些實例中，該半導體裝置進一步包括該包覆層與該閘極介電層之間的一覆蓋層，其中該覆蓋層或者係以其他方式包含矽。於某些實例中，該鰭片為矽，該包覆層為SiGe，且該源極/汲極材料為SiGe。於一個此類的實例中，該包覆層SiGe係與該鰭片SiGe相異。於某些實例中，該基材包含第一材料，且該鰭片包含與該第一材料相異的第二材料。於某些實例中，該基材包含一矽層，且該鰭片為SiGe，該包覆層為鍺。於某些實例中，該包覆層覆蓋該鰭片的側邊部分及一頂部部分。
為了例示說明及敘述之目的，已呈現本發明的範例實施例的先前敘述。其並非意欲為窮舉的，或者意欲將本發明限定至所揭露的確切形式。所意欲的是，本發明的範圍並非由此詳細敘述所限定，而是由於此所附加之申 請專利範圍所限定。

Claims (24)

  1. 一種半導體裝置，其包含：於一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區以及與其相鄰之對應的源極/汲極區；於該鰭片的該通道區的一或多個表面上之鍺或矽鍺(SiGe)的一包覆層；在該包覆層上方的一閘極介電層；於該閘極介電層上的一閘極電極；及於該等源極/汲極區的每一者之中的源極/汲極材料。
  2. 如請求項1之半導體裝置，其進一步包含該包覆層與該閘極介電層之間的一覆蓋層。
  3. 如請求項2之半導體裝置，其中該覆蓋層包含矽。
  4. 如請求項1之半導體裝置，其中該源極/汲極材料為SiGe。
  5. 如請求項1之半導體裝置，其中該鰭片為矽或SiGe。
  6. 如請求項1之半導體裝置，其中該包覆層與該鰭片中的至少一者包含10%至90%的鍺。
  7. 如請求項1之半導體裝置，其中該基材包含一第一材料，且該鰭片包含與該第一材料相異的一第二材料。
  8. 如請求項1之半導體裝置，其中該基材包含一矽層，且該鰭片為SiGe，並且該包覆層為鍺。
  9. 如請求項1之半導體裝置，其中該包覆層覆蓋該鰭片的 側邊部分及一頂部部分。
  10. 一種行動計算裝置，其包含請求項1至9中任一項之半導體裝置。
  11. 一種半導體裝置，其包含：於一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區以及與其相鄰之對應的源極/汲極區，其中該鰭片為矽或矽鍺(SiGe)；於該鰭片的該通道區的一或多個表面上之鍺或SiGe的一包覆層；於該包覆層上的一覆蓋層，其中該覆蓋層包含矽；於該覆蓋層上的一閘極介電層；於該閘極介電層上的一閘極電極；以及於該等源極/汲極區的每一者之中的源極/汲極材料，其中該源極/汲極材料為SiGe。
  12. 如請求項11之半導體裝置，其中該包覆層與該鰭片中的至少一者包含10%至90%的鍺。
  13. 如請求項11之半導體裝置，其中該基材包含一第一材料，且該鰭片包含與該第一材料相異的一第二材料。
  14. 如請求項11之半導體裝置，其中該基材包含一矽層，且該鰭片為SiGe，並且該包覆層為鍺。
  15. 如請求項11之半導體裝置，其中該鰭片為矽，且該包覆層為SiGe。
  16. 如請求項11之半導體裝置，其中該包覆層覆蓋該鰭片的側邊部分及一頂部部分，以便提供一三閘極電晶體。
  17. 一種通訊裝置，其包含請求項11至16中任一項之半導體裝置。
  18. 一種行動計算系統，其包含：一印刷電路板；操作地耦接至該印刷電路板的一處理器；操作地耦接至該印刷電路板並與該處理器通訊的一記憶體；以及操作地耦接至該印刷電路板並與該處理器通訊的一無線通訊晶片；其中該處理器、該無線通訊晶片、及/或該記憶體中的至少一者包含一半導體裝置，該半導體裝置包括：一基材上的一鰭片，該鰭片包含一半導體材料並具有一通道區以及與其相鄰之對應的源極/汲極區；於該鰭片的該通道區之一或多個表面上之鍺或矽鍺(SiGe)的一包覆層；於該包覆層上方的一閘極介電層；於該閘極介電層上的一閘極電極；以及該等源極/汲極區每一者中的源極/汲極材料。
  19. 如請求項18之系統，其中該半導體裝置進一步包括該包覆層與該閘極介電層之間的一覆蓋層，且該覆蓋層包含矽。
  20. 如請求項18之系統，其中該鰭片為矽，該包覆層為SiGe，且該源極/汲極材料為SiGe。
  21. 如請求項20之系統，其中該包覆層SiGe係與該鰭片SiGe相異。
  22. 如請求項18之系統，其中該基材包含一第一材料，且該鰭片包含與該第一材料相異的一第二材料。
  23. 如請求項18之系統，其中該基材包含一矽層，且該鰭片為SiGe，並且該包覆層為鍺。
  24. 如請求項18之系統，其中該包覆層覆蓋該鰭片的側邊部分及一頂部部分。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107004710A (zh) * 2014-12-23 2017-08-01 英特尔公司 形成具有侧壁衬垫的鳍状物结构的装置和方法
US10163898B2 (en) 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
TWI812984B (zh) * 2016-12-12 2023-08-21 美商應用材料股份有限公司 形成應變通道層的方法

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8896030B2 (en) * 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
CN103779210A (zh) * 2012-10-18 2014-05-07 中国科学院微电子研究所 FinFET鳍状结构的制造方法
US9263585B2 (en) * 2012-10-30 2016-02-16 Globalfoundries Inc. Methods of forming enhanced mobility channel regions on 3D semiconductor devices, and devices comprising same
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
CN103855026B (zh) * 2012-12-06 2017-04-19 中国科学院微电子研究所 FinFET及其制造方法
US9362123B2 (en) * 2012-12-21 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated devices on different substartes with interfacial engineering
US20140179082A1 (en) * 2012-12-21 2014-06-26 Intermolecular Inc. Selective Etching of Hafnium Oxide Using Non-Aqueous Solutions
JP6309299B2 (ja) * 2013-02-27 2018-04-11 ルネサスエレクトロニクス株式会社 圧縮歪みチャネル領域を有する半導体装置及びその製造方法
US20140264490A1 (en) * 2013-03-18 2014-09-18 International Business Machines Corporation Replacement gate electrode with a self-aligned dielectric spacer
US9159798B2 (en) * 2013-05-03 2015-10-13 United Microelectronics Corp. Replacement gate process and device manufactured using the same
US9196542B2 (en) * 2013-05-22 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor devices
KR20140139340A (ko) * 2013-05-27 2014-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9129986B2 (en) * 2013-06-28 2015-09-08 Globalfoundries Inc. Spacer chamfering for a replacement metal gate device
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9041062B2 (en) * 2013-09-19 2015-05-26 International Business Machines Corporation Silicon-on-nothing FinFETs
EP3050091B1 (en) 2013-09-27 2019-04-10 Intel Corporation Ge and iii-v channel semiconductor devices having maximized compliance and free surface relaxation
US20160190319A1 (en) * 2013-09-27 2016-06-30 Intel Corporation Non-Planar Semiconductor Devices having Multi-Layered Compliant Substrates
US9166044B2 (en) 2013-09-27 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Raised epitaxial LDD in MuGFETs
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
US9502408B2 (en) * 2013-11-14 2016-11-22 Globalfoundries Inc. FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same
US9252272B2 (en) * 2013-11-18 2016-02-02 Globalfoundries Inc. FinFET semiconductor device having local buried oxide
US9412603B2 (en) * 2013-11-19 2016-08-09 Applied Materials, Inc. Trimming silicon fin width through oxidation and etch
US20150162435A1 (en) * 2013-12-09 2015-06-11 Globalfoundries Inc. Asymmetric channel growth of a cladding layer over fins of a field effect transistor (finfet) device
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
EP3123519A4 (en) 2014-03-24 2017-10-25 Intel Corporation Fin sculpting and cladding during replacement gate process for transistor channel applications
CN106030812B (zh) * 2014-03-27 2019-09-24 英特尔公司 锗锡沟道晶体管
WO2015147836A1 (en) * 2014-03-27 2015-10-01 Intel Corporation High mobility strained channels for fin-based nmos transistors
US9985030B2 (en) * 2014-04-07 2018-05-29 International Business Machines Corporation FinFET semiconductor device having integrated SiGe fin
US9577100B2 (en) * 2014-06-16 2017-02-21 Globalfoundries Inc. FinFET and nanowire semiconductor devices with suspended channel regions and gate structures surrounding the suspended channel regions
US10170332B2 (en) * 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
KR102408283B1 (ko) * 2014-07-25 2022-06-14 인텔 코포레이션 텅스텐 합금을 갖는 반도체 디바이스 및 컴퓨팅 디바이스
US9293588B1 (en) 2014-08-28 2016-03-22 International Business Machines Corporation FinFET with a silicon germanium alloy channel and method of fabrication thereof
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9818877B2 (en) * 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
WO2016048336A1 (en) * 2014-09-26 2016-03-31 Intel Corporation Selective gate spacers for semiconductor devices
KR102255174B1 (ko) 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
US10170549B2 (en) 2014-10-21 2019-01-01 Samsung Electronics Co., Ltd. Strained stacked nanosheet FETs and/or quantum well stacked nanosheet
US9312183B1 (en) * 2014-11-03 2016-04-12 Globalfoundries Inc. Methods for forming FinFETS having a capping layer for reducing punch through leakage
US10403628B2 (en) 2014-12-23 2019-09-03 International Business Machines Corporation Finfet based ZRAM with convex channel region
KR102291571B1 (ko) * 2015-01-13 2021-08-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9865603B2 (en) * 2015-03-19 2018-01-09 Globalfoundries Inc. Transistor structure having N-type and P-type elongated regions intersecting under common gate
CN106158632B (zh) * 2015-03-26 2019-08-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102251061B1 (ko) 2015-05-04 2021-05-14 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
US9385023B1 (en) * 2015-05-14 2016-07-05 Globalfoundries Inc. Method and structure to make fins with different fin heights and no topography
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9653580B2 (en) 2015-06-08 2017-05-16 International Business Machines Corporation Semiconductor device including strained finFET
KR102501128B1 (ko) * 2015-06-26 2023-02-16 타호 리서치 리미티드 희생 코어 상의 클래딩을 통한 트랜지스터 핀 형성
US9865597B2 (en) 2015-09-08 2018-01-09 Samsung Electronics Co., Ltd. Semiconductor device having fin and dual liner
US10692974B2 (en) * 2015-09-18 2020-06-23 Intel Corporation Deuterium-based passivation of non-planar transistor interfaces
CN107924831B (zh) 2015-09-24 2023-10-10 英特尔公司 用于显露集成电路器件的背侧和相关配置的技术
US9553088B1 (en) * 2015-09-24 2017-01-24 International Business Machines Corporation Forming semiconductor device with close ground rules
US9378952B1 (en) 2015-09-30 2016-06-28 International Business Machines Corporation Tall relaxed high percentage silicon germanium fins on insulator
US9634141B1 (en) 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US10170467B2 (en) * 2015-10-22 2019-01-01 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
JP6611572B2 (ja) 2015-11-28 2019-11-27 キヤノン株式会社 通信装置、通信装置の制御方法及びプログラム
US9331148B1 (en) 2015-12-08 2016-05-03 International Business Machines Corporation FinFET device with channel strain
KR102514041B1 (ko) 2015-12-09 2023-03-24 삼성전자주식회사 반도체 소자 제조 방법
US9735155B2 (en) 2015-12-14 2017-08-15 International Business Machines Corporation Bulk silicon germanium FinFET
US10410867B2 (en) 2015-12-26 2019-09-10 Intel Corporation Confined and scalable helmet
WO2017111814A1 (en) 2015-12-26 2017-06-29 Intel Corporation Low resistance interconnect
KR102434914B1 (ko) 2016-01-15 2022-08-23 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US9704752B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9704751B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US10205025B2 (en) 2016-03-11 2019-02-12 Samsung Electronics Co., Ltd. Methods to achieve strained channel finFET devices
WO2017171736A1 (en) 2016-03-30 2017-10-05 Intel Corporation Nanowire for transistor integration
US9953883B2 (en) 2016-04-11 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor device including a field effect transistor and method for manufacturing the same
US9905692B2 (en) 2016-05-20 2018-02-27 Globalfoundries Inc. SOI FinFET fins with recessed fins and epitaxy in source drain region
US9893187B2 (en) * 2016-05-24 2018-02-13 Samsung Electronics Co., Ltd. Sacrificial non-epitaxial gate stressors
WO2018004528A1 (en) 2016-06-28 2018-01-04 Intel Corporation Asymmetric spacer for low capacitance applications
US10685873B2 (en) 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US9882052B2 (en) * 2016-06-30 2018-01-30 Globalfoundries Inc. Forming defect-free relaxed SiGe fins
KR102616853B1 (ko) * 2016-07-15 2023-12-26 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
US10326020B2 (en) 2016-08-09 2019-06-18 International Business Machines Corporation Structure and method for forming strained FinFET by cladding stressors
US10079233B2 (en) 2016-09-28 2018-09-18 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US9837408B1 (en) 2016-09-28 2017-12-05 International Business Machines Corporation Forming strained and unstrained features on a substrate
US10128239B2 (en) 2016-10-17 2018-11-13 International Business Machines Corporation Preserving channel strain in fin cuts
CN107958873B (zh) 2016-10-18 2020-11-27 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN107978527B (zh) * 2016-10-25 2020-08-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US9721848B1 (en) * 2016-10-28 2017-08-01 International Business Machines Corporation Cutting fins and gates in CMOS devices
US10008497B2 (en) * 2016-11-29 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
WO2018101957A1 (en) * 2016-12-02 2018-06-07 Intel Corporation Semiconductor device having fin-end stress-inducing features
US10026737B1 (en) 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017118920B4 (de) 2016-12-30 2022-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und dessen Herstellungsverfahren
US9865598B1 (en) 2017-03-06 2018-01-09 International Business Machines Corporation FinFET with uniform shallow trench isolation recess
US9972621B1 (en) * 2017-04-10 2018-05-15 Globalfoundries Inc. Fin structure in sublitho dimension for high performance CMOS application
CN109087863B (zh) * 2017-06-14 2022-02-15 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
WO2019005112A1 (en) * 2017-06-30 2019-01-03 Intel Corporation MODIFICATION OF SILICON SUBSTRATE FOR FORMATION OF THIN, RELAXED GERMANIUM LAYER
US10741560B2 (en) * 2017-10-26 2020-08-11 International Business Machines Corporation High resistance readout FET for cognitive device
US10332999B1 (en) 2018-03-09 2019-06-25 International Business Machines Corporation Method and structure of forming fin field-effect transistor without strain relaxation
US10374039B1 (en) 2018-04-25 2019-08-06 International Business Machines Corporation Enhanced field bipolar resistive RAM integrated with FDSOI technology
US11450739B2 (en) 2018-09-14 2022-09-20 Intel Corporation Germanium-rich nanowire transistor with relaxed buffer layer
US10868183B2 (en) 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming the same
EP3675159B1 (en) * 2018-12-27 2023-05-24 IMEC vzw A semiconductor structure and a method for cutting a semiconductor fin
KR20200145974A (ko) 2019-06-21 2020-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP7397186B2 (ja) * 2019-11-01 2023-12-12 アプライド マテリアルズ インコーポレイテッド ＦｉｎＦＥＴ形成のためのキャップ酸化
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11309398B2 (en) * 2020-04-01 2022-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method for the semiconductor device
US11189697B2 (en) * 2020-04-01 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Ultra-thin fin structure and method of fabricating the same
KR20210149974A (ko) * 2020-06-02 2021-12-10 삼성디스플레이 주식회사 양자점을 포함하는 발광 소자의 제조 방법
KR20210149963A (ko) * 2020-06-02 2021-12-10 삼성디스플레이 주식회사 발광 소자, 이를 포함한 전자 장치 및 이의 제조 방법
KR20220050282A (ko) * 2020-10-15 2022-04-25 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN114574187B (zh) * 2020-11-30 2024-03-05 北京京东方技术开发有限公司 纳米粒子、纳米粒子层图案化的方法及相关应用
KR20220100136A (ko) * 2021-01-07 2022-07-15 삼성디스플레이 주식회사 발광 소자, 이의 제조방법 및 이를 포함하는 표시 장치
US20220384431A1 (en) * 2021-05-28 2022-12-01 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor device and method of forming the same
CN117712165A (zh) * 2021-05-28 2024-03-15 福建省晋华集成电路有限公司 半导体器件及其形成方法
US11908903B2 (en) * 2021-07-08 2024-02-20 Taiwan Semiconductor Manufacturing Company Limited Process window control for gate formation in semiconductor devices
US20230030906A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tunable resonator
US11825672B2 (en) * 2021-08-18 2023-11-21 Sharp Display Technology Corporation Quantum dot light-emitting apparatus for enhancing QD charge balance
US11785757B2 (en) * 2021-11-17 2023-10-10 Nanya Technology Corporation Method for preparing memory array with contact enhancement sidewall spacers
US11917813B2 (en) 2021-11-17 2024-02-27 Nanya Technology Corporation Memory array with contact enhancement cap and method for preparing the memory array
US11792972B2 (en) * 2021-11-17 2023-10-17 Nanya Technology Corporation Method for preparing memory array with contact enhancement cap

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0537889A2 (en) * 1991-10-14 1993-04-21 Fujitsu Limited Quantum interference effect semiconductor device and method of producing the same
US5516724A (en) * 1994-11-30 1996-05-14 Cornell Research Foundation, Inc. Oxidizing methods for making low resistance source/drain germanium contacts
US7297990B1 (en) 1999-05-07 2007-11-20 The Ohio State University Si/SiGe interband tunneling diode structures including SiGe diffusion barriers
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US7705345B2 (en) * 2004-01-07 2010-04-27 International Business Machines Corporation High performance strained silicon FinFETs device and method for forming same
US7186599B2 (en) * 2004-01-12 2007-03-06 Advanced Micro Devices, Inc. Narrow-body damascene tri-gate FinFET
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US6972461B1 (en) * 2004-06-30 2005-12-06 International Business Machines Corporation Channel MOSFET with strained silicon channel on strained SiGe
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US7508031B2 (en) * 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
JP5167816B2 (ja) * 2005-10-21 2013-03-21 富士通株式会社 フィン型半導体装置及びその製造方法
US7495290B2 (en) 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
JP4635897B2 (ja) * 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
US7566605B2 (en) 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
US8017463B2 (en) 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
JP4473889B2 (ja) * 2007-04-26 2010-06-02 株式会社東芝 半導体装置
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US8154903B2 (en) * 2009-06-17 2012-04-10 Qualcomm Incorporated Split path sensing circuit
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8368052B2 (en) 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US8368146B2 (en) 2010-06-15 2013-02-05 International Business Machines Corporation FinFET devices
DE102010038742B4 (de) 2010-07-30 2016-01-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
DE102010064283B4 (de) * 2010-12-28 2012-12-27 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines selbstjustierten Steg-Transistors auf einem Vollsubstrat durch eine späte Stegätzung
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
CN104011870B (zh) * 2011-12-20 2017-03-01 英特尔公司 减小的接触电阻的自对准接触金属化
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
US8546891B2 (en) * 2012-02-29 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin profile structure and method of making same
US20130270638A1 (en) * 2012-04-13 2013-10-17 International Business Machines Corporation Strained soi finfet on epitaxially grown box
TWI556438B (zh) * 2012-06-22 2016-11-01 聯華電子股份有限公司 多閘極場效電晶體及其製程
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107004710A (zh) * 2014-12-23 2017-08-01 英特尔公司 形成具有侧壁衬垫的鳍状物结构的装置和方法
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US10163898B2 (en) 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
TWI648856B (zh) * 2016-04-25 2019-01-21 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US10515958B2 (en) 2016-04-25 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10868005B2 (en) 2016-04-25 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming finFETs
TWI812984B (zh) * 2016-12-12 2023-08-21 美商應用材料股份有限公司 形成應變通道層的方法

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