KR101681633B1 - 핀 기반 트랜지스터를 위한 고 이동도를 갖도록 변형된 채널을 포함하는 반도체 장치, 이동 컴퓨팅 장치, 통신장치, 이동 컴퓨팅 시스템 - Google Patents

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스티븐 엠. 시
아난드 에스. 머시
글렌 에이. 글라스
다니엘 비. 오베르틴
타히르 가니
잭 티. 카발리에로스
로자 코틀리야
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인텔 코포레이션
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Abstract

핀 기반 트랜지스터(예를 들어, 더블 게이트, 트라이게이트 등의 FinFET)에 고 이동도를 갖도록 변형된 채널을 내장시키기 위한 기술이 개시되는데, 여기서, 스트레스 재료가 핀의 채널 영역 위에 클래드된다. 한 예의 실시예에서, 실리콘 게르마늄(SiGe)이 원하는 스트레스를 제공하도록 실리콘 핀 위에 클래드되지만, 다른 핀 및 클래딩 재료가 사용될 수 있다. 이 기술은 전형적인 공정 플로우와 호환가능하고, 클래딩 증착이 공정 플로우 내에서 다수의 위치에서 발생할 수 있다. 어떤 경우에, 클래층으로부터의 내장된 스트레스는 채널에서 핀과 클래딩층 둘 다를 압축하는 소스/드레인 스트레서로 증진될 수 있다. 어떤 경우에, 선택적인 캡핑층이 게이트 유전체/실리콘 계면을 개선하기 위해 제공될 수 있다. 한 그러한 실시예에서, 실리콘이 게이트 유전체/반도체 계면을 개선하기 위해 SiGe 클래딩층 위에 제공된다.

Description

핀 기반 트랜지스터를 위한 고 이동도를 갖도록 변형된 채널을 포함하는 반도체 장치, 이동 컴퓨팅 장치, 통신장치, 이동 컴퓨팅 시스템{SEMICONDUCTOR DEVICE, MOBILE COMPUTING DEVICE, COMMUNICATION DEVICE, MOBILE COMPUTING SYSTEM COMPRISING HIGH MOBILITY STRAINED CHANNELS FOR FIN-BASED TRANSISTORS}
FinFET는 반도체 재료의 얇은 스트립(일반적으로 핀(fin)이라고 함) 주위에 만들어진 트랜지스터이다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역, 및 드레인 영역을 포함하는, 표준 전계 효과 트랜지스터(FET) 노드를 포함한다. 장치의 도전성 채널은 게이트 유전체 아래의 핀의 외부 측면들 상에 존재한다. 구체적으로, 전류는 핀의 상부(기판 표면에 평행한 측면)를 따를 뿐만 아니라 핀의 양 측벽(기판 표면에 수직인 측면)을 따라/내에서 흐른다. 이러한 구성의 도전성 채널은 본질적으로 핀의 3개의 다른 외부 플래너 영역을 따라 존재하기 때문에, 이러한 FinFET 설계를 보통 트라이게이트(trigate) FinFET이라고 한다. 다른 유형의 FinFET 구성이 또한 이용 가능한데, 도전성 채널이 (핀의 상부를 따라서는 아니고) 단지 핀의 2개의 측벽을 따라서만 주로 존재하는, 소위 더블 게이트 FinFET이라고 하는 것이다. 이러한 핀 기반 트랜지스터를 제조하는 것과 관련하여 여러 가지 적지 않은 문제가 있다.
도 1 내지 도 7 및 도 9 내지 도 12는 본 발명의 실시예에 따라, 핀 기반 트랜지스터를 형성하는 방법을 도시한다.
도 8a 내지 도 8d는 본 발명의 다른 실시예에 따라, 도 1 내지 도 7 및 도 9 내지 도 12에 도시한 방법의 일부를 도시한다.
도 13a 내지 도 13b는 본 발명의 다른 실시예에 따라, 도 1 내지 도 7 및 도 9 내지 도 12에 도시한 방법의 일부를 도시한다.
도 14a 내지 도 14b는 본 발명의 다른 실시예에 따라, 최종의 핀 기반 트랜지스터를 각각 도시한다.
도 15는 본 발명의 실시예에 따라 구성된 하나 이상의 집적 회로로 구현된 컴퓨팅 시스템을 도시한다.
핀 기반 트랜지스터(예를 들어, 더블 게이트, 트라이게이트 등의 FinFET)에 고 이동도를 갖도록 변형된 채널을 내장하기 위한 기술이 개시되는데, 여기서, 스트레스 재료가 핀의 채널 영역 위에 클래드된다(cladded). 한 예의 실시예에서, 실리콘 게르마늄(SiGe)이 원하는 스트레스를 제공하도록 실리콘 핀 위에 클래드되지만, 다른 핀 및 클래딩 재료가 사용될 수 있다. 이 기술은 전형적인 공정 플로우와 호환가능하고, 클래딩 증착이 공정 플로우 내에서 다수의 위치에서 발생할 수 있다. 어떤 경우에, 클래층으로부터의 내장된 스트레스는 채널에서 핀과 클래딩층 둘 다를 압축하는 소스/드레인 스트레서로 증진될 수 있다. 어떤 경우에, 선택적인 캡핑층이 게이트 유전체/실리콘 계면을 개선하기 위해 제공될 수 있다. 한 그러한 실시예에서, 실리콘이 게이트 유전체/반도체 계면을 개선하기 위해 SiGe 클래딩층 위에 제공된다. 여러 가지 변화 및 실시예들이 본 개시에 비추어서 분명할 것이다.
개관
앞서 언급된 바와 같이, FinFET을 제조하는 것과 관련하여 여러 가지 적지 않은 문제가 있다. 예를 들어, 고 이동도 PMOS 채널이 현재 여러 세대 동안 소스/드레인 SiGe 스트레서를 사용하여 제작되어 왔다. 그러나, 소스/드레인 SiGe 스트레서는 소스/드레인 스트레서 내의 동일한 게르마늄 농도에 대해 게이트 피치가 작을수록 스트레스가 감소하므로 피치에 의존한다. 이러한 스트레스의 감소는 피치를 보다 작게 계속 스케일링하는 것을 더욱 제한할 뿐만 아니라 채널 이동도를 더욱 개선하기 위한 능력을 사실상 제한한다.
그러므로, 그리고 본 발명의 실시예에 따라, SiGe 클래딩층을 실리콘 채널 위에 증착함으로써 스트레스가 실리콘 채널 내로 내장된다. SiGe 클래딩 공정은 핀 형성 중의 트랜치 에칭 후에, 핀을 노출하기 위한 얕은 트렌치 분리(STI) 리세스 후에, 그리고 희생 게이트 스택(치환 금속 게이트 플로우를 가정)의 제거 후에 있게 되는 플로우에서 여러 번 발생할 수 있다. 이런 의미에서, 클래딩 증착 공정 및 전체적인 공정 플로우는 매우 호환가능하다. 선택적 및 비선택적 공정 루트가 클래딩층을 형성하는데 사용될 수 있다. 어떤 실시예에서, 실리콘 핀 상의 증착된 SiGe 클래딩층으로부터의 내장된 스트레스는 채널 영역에서 실리콘 핀과 SiGe 클래딩층 둘 다를 압축하는 SiGe 소스/드레인 스트레서로 증진될 수 있다. 어떤 그러한 실시예에서, SiGe 클래딩층은, 예를 들어, 10-70%의 범위인 게르마늄 농도를 가질 수 있다. 어떤 그러한 실시예에서, 예를 들어, 선택적 또는 비선택적인 실리콘의 선택적인 캡이 반도체 채널과 (예를 들어, 하이 k 유전체일 수 있는) 게이트 유전층 사이의 계면을 개선하기 위해 SiGe 클래딩층 위에 제공될 수 있다.
핀이 형성되고 SiGe 클래딩층이 채널 영역 내에 제공되고 나서(이 공정에서 한번 이상 발생할 수 있음), FinFET 트랜지스터 공정 플로우는, 예를 들어, 하이 k 금속 게이트 트랜지스터를 제조하기 위해 실행될 수 있다. 여러 가지 트랜지스터 유형 및/또는 형성 공정 플로우는 n 채널 금속 산화물 반도체(NMOS) 트랜지스터, p 채널 MOS(PMOS) 트랜지스터, 또는 동일한 플로우 내의 PMOS 및 NMOS 트랜지스터 둘 다와 같이, 얇거나 두꺼운 게이트와, 어떤 기하 구조로 구성되는지 간에, 여기에 제공된 채널 변형 기술로부터 이점을 얻을 수 있다. 이해하는 바와 같이, 압축하여 변형된 SiGe는 실리콘 NMOS 장치와 같은 NMOS 장치와 함께이거나 단독이든 간에, PMOS 장치에서 특히 매력적이다. 예를 들어, 여기에 제공된 기술은 SiGe PMOS 핀 및 실리콘 NMOS 핀을 함께 제조하는데 사용될 수 있다. 마찬가지로, 많은 재료계가 본 개시에 비추어서 분명한 바와 같이, 여기에 설명된 기술로부터 이점을 얻을 수 있고, 청구된 발명은 임의의 특정한 하나 또는 세트에 한정되는 것은 아니다. 오히려, 내장된 채널 변형이 도움이 되는 모든 경우에 이 기술이 이용될 수 있다.
이 기술은, 예를 들어, 집적 회로가 만들어지는 팹(fab)에서의 실시에 적합한 방법론에서 뿐만 아니라, 트랜지스터 및 다른 능동 접합 반도체 장치로 제조된 메모리 및 프로세서 및 다른 그러한 장치와 같은 여러 가지 집적 회로에서, 실시될 수 있다. 여기에 설명된 기술을 사용하면 구조적 방식에서 분명해진다. 예를 들어, 투과 전자 현미경(TEM)으로 제공된 영상과 같이, 실시예에 따라 형성된 트랜지스터의 단면 영상은 종래의 핀 기반 트랜지스터와 비교하여, 핀의 채널 부분 상의 클래딩층을 보여준다.
실리콘 핀 위에 고 이동도를 갖도록 변형된 SiGe 채널을 내장하는 것에 대한 변화는 본 개시에 비추어서 분명하다. 예를 들어, 다른 실시예는 실리콘 핀 위에 고 이동도를 갖도록 변형된 게르마늄 채널을 내장할 수 있고, 다른 실시예는 SiGe 핀 위에 고 이동도를 갖도록 변형된 게르마늄 채널을 내장할 수 있다. 또한 핀의 근원은 기판일 수 있고(그러므로 기판과 동일한 재료임) 또는 기판 상에 형성될 수 있다는 점을 주목한다. 한 그러한 예의 실시예는 실리콘 기판 상에 형성된 SiGe 핀 위에 고 이동도를 갖도록 변형된 게르마늄 채널을 내장한다. 다른 실시예에서, 클래딩은 핀의 상부 및 양 측면 상에 놓일 수 있거나(트라이게이트 FinFET) 단지 핀의 양 측면 상에 놓일 수 있다(더블 게이트 FinFET).
핀 구조
도 1 내지 도 7 및 도 9 내지 도 12는 본 발명의 실시예에 따라 핀 기반 트랜지스터를 형성하는 방법을 도시한다. 이해하는 바와 같이, 도 1 내지 도 7에 도시한 도면 각각은 채널 영역을 가로지르고 핀에 수직인 단면 측면도이고, 도 9 내지 도 12에 도시한 도면 각각은 채널 영역을 가로지르고 핀에 평행한 단면 측면도이다. 도 8a 내지 8d는 다른 실시예에 따른 대안적인 방법을 도시하고, 차례로 논의된다.
도 1에서 알 수 있는 바와 같이, 기판이 제공된다. 여러 가지 적합한 기판이 여기에 사용되는데, 벌크 기판, 반도체 온 절연체 기판(semiconductors on insulator substrates)(XOI, 여기서 X는 Si, Ge 또는 Ge-강화 Si 등의 반도체 재료), 및 다층 구조, 및 특히 후속하는 게이트 패터닝 공정 전에 핀이 그 위에 형성되는 그러한 기판을 포함한다. 한 특정한 예의 경우에, 기판은 벌크 실리콘 기판이다. 다른 예의 경우에, 기판은 실리콘 온 절연체(SOI) 기판이다. 또 다른 예의 경우에, 기판은 벌크 SiGe 기판이다. 또 다른 예의 경우에, 기판은 실리콘층 상에 SiGe층을 갖는 다층 기판이다. 또 다른 예의 경우에, 기판은 SiGe 온 절연체(SiGeOI) 기판이다. 이해하는 바와 같이, 여러 가지 구성이 사용될 수 있다.
도 1은 또한 하드마스크 재료(예를 들어, 실리콘 이산화물, 실리콘 질화물, 및/또는 다른 적합한 하드마스크 재료)의 증착, 핀이 될 기판의 하부 영역을 보호하기 위해 일시적으로 남을 하드마스크의 일부 위에 레지스트를 패터닝하고, 하드마스크의 마스크되지 않은(비 레지스트) 부분을 제거하기 위해 에칭하고(예를 들어, 드라이 에칭, 또는 다른 적합한 하드마스크 제거 공정을 사용), 다음에 패터닝된 레지스트 재료를 벗겨 내어 도시한 바와 같이 패터닝된 하드마스크를 남겨 놓는 것을 포함하는 표준 포토리소그래피를 사용하여 수행될 수 있는, 기판 상의 패터닝된 하드마스크를 도시한다. 대안적으로, 하드마스크는 에칭을 필요로 하지 않는 부가 공정에서 선택적으로 증착될 수 있다.
한 예의 실시예에서, 최종의 하드마스크는 산화물의 하부층과 실리콘 질화물의 상부층으로 구성된 표준 2층 하드마스크이고, 3개의 위치를 포함하지만, 다른 실시예에서, 하드마스크는 제조되는 특정한 능동 장치 및 형성될 핀의 수에 따라, 다르게 구성될 수 있다. 실리콘 기판을 갖는 한 특정한 예의 실시예에서, 하드마스크는 자연 산화물(실리콘 기판의 산화)의 하부층과 실리콘 질화물(SiN)의 상부층으로 구현된다. 분명한 바와 같이, 여러 가지 하드마스크 구성이 사용될 수 있다.
도 2에서 알 수 있는 바와 같이, 얕은 트렌치가 복수의 핀을 형성하기 위해 기판 내로 에칭된다. 얕은 트렌치 에칭은 웨트 또는 드라이 에칭, 또는 원하는 경우 이들 에칭의 조합을 포함하는 표준 포토리소그래피로 달성될 수 있다. 트렌치의 기하 구조(예를 들어, 폭, 깊이, 형태 등)는 이해하는 바와 같이 실시예마다 다를 수 있고, 청구된 발명은 어떤 특정한 트렌치 기하 구조에 한정되는 것은 아니다. 실리콘 기판 및 하부 산화물층과 상부 SiN층으로 구현된 2층 하드마스크를 갖는 한 특정한 예의 실시예에서, 드라이 에칭이 기판의 상부 표면 아래의 약 100Å 내지 5000Å인 트렌치를 형성하기 위해 사용된다. 분명한 바와 같이, 여러 가지 트렌치 구성이 사용될 수 있다. 핀이 형성된 후에, 하드마스크는 도 3의 예의 실시예에 도시한 바와 같이, 제거될 수 있다. 하드마스크가 이렇게 완전히 제거되면 핀의 상부가 트라이게이트 구조를 형성하도록 클래드될 수 있다. 그러나, 다른 실시예에서, 하드마스크의 일부가 뒤에 남겨져서, 핀의 측면 만이 클래드되어(상부는 클래드되지 않고) 더블 게이트 구조를 제공한다. 예시된 실시예가 기판으로부터의 거리에 따라 변화하지 않는 폭을 갖는 것으로 핀을 도시하지만, 다른 실시예에서 핀은 하부보다 상부가 더 좁을 수 있고, 다른 실시예에서 하부보다 상부가 더 넓을 수 있고, 또는 임의의 다른 폭 변화 및 균일성(또는 비균일성)의 정도를 갖는다. 어떤 실시예에서는, 폭 변화는 대칭 또는 비대칭일 수 있다는 점을 또한 주목한다. 또한, 핀이 모두 동일한 폭을 갖는 것으로 예시되었지만, 어떤 핀은 다른 것보다 더 넓을 수 있고/있거나 기타의 경우 형태가 서로 다를 수 있다. 예를 들어, 한 실시예에서, NMOS 트랜지스터의 생성에 사용될 핀은 PMOS 트랜지스터의 생성에 사용될 핀보다 더 좁을 수 있다. 이해하는 바와 같이, 다른 구성이 가능하다.
도 4의 예의 실시예에서 알 수 있는 바와 같이, 클래딩층이 다음에 증착될 수 있다. 이 예의 경우에, 클래딩 증착은 전체적인 핀 표면 영역이 클래드된다는 점에서, 비선택적이다. PMOS와 NMOS 핀 기반 장치 둘 다가 있는 그러한 어떤 비선택적인 경우에, 예를 들어, NMOS 영역으로부터 어떤 클래딩 재료를 에칭 제거하는 것이 바람직할 수 있다는 점에 주목한다. 어떤 실시예에서, 클래딩층은, 예를 들어, 소정의 응용 또는 달리 원하는 경우에 적합한, 임의의 조성의 실리콘 게르마늄(SiGe) 합금의 에피택셜 성장일 수 있다. 다른 예의 실시예에서, 클래딩층은 게르마늄의 에피택셜 성장일 수 있다. 화학 기상 증착(CVD), 급속 열 CVD(RT-CVD), 가스-소스 분자 빔 에피택시(GS-MBE) 등과 같은 임의의 적합한 에피택셜 증착 기술이 본 개시에 비추어서 이해할 수 있는 바와 같이, 클래딩 재료를 제공하기 위해 사용될 수 있다.
어떤 실시예에서, 클래딩층은 적층 결함 및 전위(dislocation)와 같은 결정 결함이 없다는 점에 주목한다. 이러한 적층 결함 및 전위가 약간 허용가능하게 낮은 레벨로 존재할 수 있지만, 이러한 임계값 위에 그들이 존재한다면 원하는 채널 변형에 악영향을 줄 수 있다. 이런 의미에서, 게르마늄 백분율과 클래딩층의 두께 간의 절충이 있다. 이것은 전체적인 전위가 없는(변형된) 두께는 일반적으로 조성과 층 두께의 곱이기 때문이다. 예를 들어, 50% 게르마늄의 SiGe 클래딩층이 주어지는 경우에, 약 100옹스트롬(Å) 이하의 클래딩층 두께가 완전히 변형될 것이지만, 75% 게르마늄의 SiGe 클래딩층이 결함 증착의 시작 전에 단지 약 50Å의 클래딩층 두께로 제한될 수 있다. 그러므로, 한 특정한 실시예에서, 클래딩층은 적층 결함 및 전위와 같은 결정 결함이 없는 SiGe 합금이다. 여기에 사용된 바와 같이, 그리고 어떤 그러한 실시예에 따라, '결정 결함이 없다는 것'은 클래딩층 내의 결함이 체적으로 0.05% 미만이고 또는 기타의 경우 소정의 표준에 의해 측정된 바와 같이, 허용할 수 없는 단락/개방(수율 손실) 및 성능에 이르지 못하는 것을 의미한다. 클래딩층의 임계 두께는 크게 변화할 수 있고 이들 예는 청구된 발명을 특정한 범위의 층 두께로 제한하는 것은 아니라는 것에 주목한다.
도 4에서 더 알 수 있는 바와 같이, 선택적인 캡핑층이 클래딩층을 보호하고/하거나 유전체/반도체 계면을 개선하기 위해 증착될 수 있다. 한 그러한 실시예에서, 실리콘 캡핑층이 SiGe 클래딩층 위에 증착될 수 있다. 선택적인 캡핑층을 제공하기 위한 증착 기술은, 예를 들어, 클래딩층을 준비하는데 사용되는 것들과 동일할(예를 들어, CVD, RT-CVD, GS-MBE 등) 수 있다. 캡핑층의 두께는 또한 실시예마다 다를 수 있다. 어떤 경우에, 캡핑층은 10 내지 50Å 범위의 두께를 가질 수 있다. 또 다른 경우에, 캡핑층은 클래딩층 두께의 약 10% 내지 50%인 두께를 갖는다.
클래딩층 및 선택적인 캡핑층의 준비 후에, 플로우는 어떤 실시예에서는 종래의 방식으로, 또는 다른 실시예에서는 관례적 또는 독점 방식으로 계속될 수 있다. 알 수 있는 바와 같이, 도 5 내지 도 12는 선택적인 캡핑층이 제공되지 않은 것을 가정한다. 그러나, 캡핑층을 포함하는 구성이 본 개시에 비추어서 분명해질 것이다.
도 5의 예의 실시예에서 알 수 있는 바와 같이, 트렌치가 다음에, 여러 가지 표준 증착 공정을 사용하여, 산화물 재료(또는 다른 적합한 절연체 재료)로 채워진다. 실리콘 기판 및 SiGe 클래딩층을 갖는 한 특정한 예의 실시예에서, 증착된 절연체 재료는 실리콘 이산화물(SiO2)이지만 여러 가지 적합한 절연 산화물/절연체 재료가 여기서 얕은 트렌치 분리(STI) 구조를 형성하기 위해 사용될 수 있다. 일반적으로, 증착된 또는 기타의 경우 트렌치를 채우기 위한 성장한 절연체 재료가, 예를 들어, 클래딩 및/또는 선택적인 캡핑 재료의 자연 산화물과의 호환성에 기초하여 선택될 수 있다. 게이트 트렌치는 사실상 원형 또는 다각형일 수 있고, 트렌치 '측면'에 대한 임의의 언급은 임의의 그러한 구성을 언급하기 위한 것이고, 특정한 기하 구조 형태의 구조를 포함하는 것으로 해석되는 것은 아니다. 예를 들어, 트렌치 측면은 원형 트렌치 상의 다른 위치들 또는 다각형 트렌치의 별개의 변들 또는 심지어 다각형 트렌치의 한 별개의 변 상의 다른 위치들을 말할 수 있다. 보다 일반적인 의미에서, 트렌치 '표면'은 트렌치의 기부(하부) 뿐만 아니라 모든 그러한 트렌치 측면을 말한다.
도 6은 분리 산화물(또는 다른 적합한 절연 재료)이, 예를 들어, 화학적 기계적 평탄화(CMP) 또는 구조를 평탄화할 수 있는 다른 적합한 공정을 사용하여 어떻게 평탄화되는지를 보여준다. 도시한 특정한 예의 실시예에서, 평탄화는 클래딩층의 적어도 일부를 남겨 놓는다. 이런 의미에서, 클래딩층은 에칭 스톱으로서 사용될 수 있다. 하드마스크 재료가 (더블 게이트 구성을 위해) 핀의 상부에 남는 또 다른 실시예에서, 하드마스크의 제1층(예를 들어, 패드 산화물)이 에칭 스톱으로서 사용될 수 있고, 또한 그것은 원하는 경우에 게이트 산화물로서 사용될 수 있다. 또 다른 그러한 실시예에서, 패드 산화물은 완전히 제거될 수 있고, 더미 산화물은 희생 게이트 재료를 아래에 놓기 전에 증착될 수 있다. 다른 실시예에서, 하이 k 유전체 재료가, 때때로 행해지는 바와 같이, 이때(또는 공정에서 나중에) 게이트 산화물을 위해 증착될 수 있다.
도 7은 STI가 핀 구조의 상부 부분 아래까지 리세스된 후의 최종의 구조를 보여준다. 임의의 적합한 에칭 공정(예를 들어, 웨트 및/또는 드라이 에칭)이 STI를 리세스하기 위해 사용될 수 있다. 이들 리세스된 영역은 트랜지스터의 소스/드레인 영역을 위한 분리를 제공한다. 리세스의 깊이는 원하는 게이트 크기 및 전체적인 핀의 높이와 같은 인자에 따라, 실시예마다 다를 수 있다. 어떤 예의 실시예에서, STI 리세스 깊이는 전체적인 핀 높이의 35% 내지 85%가 노출되도록 되어야 하지만, 다른 실시예는 의도된 응용에 적합한 것에 따라, STI 재료를 그 이상 또는 그 이하 제거할 수 있다. 실리콘 기판 및 SiGe 클래딩층 및 실리콘 캡핑층을 갖는 한 특정한 예의 실시예에서, 평탄화되고 에칭된 STI 재료는 SiO2이다. 실리콘 기판 및 게르마늄 클래딩층 및 실리콘 캡핑층을 갖는 다른 특정한 예의 실시예에서, 평탄화되고 에칭된 STI 재료는 SiO2 또는 게르마늄 산화물(GeO2)이다. SiGe 핀 및 게르마늄 클래딩층 및 실리콘 캡핑층을 갖는 다른 특정한 예의 실시예에서, 평탄화되고 에칭된 STI 재료는 SiO2 또는 GeO2이다. 실리콘 기판 상에 형성된 SiGe 핀 및 게르마늄 클래딩층 및 실리콘 캡핑층을 갖는 다른 특정한 예의 실시예에서, 평탄화되고 에칭된 STI 재료는 SiO2 또는 GeO2이다. 이해하는 바와 같이, 이들 예의 실시예 각각은 또한 캡핑층이 없이, 또는 실리콘을 포함하거나 포함하지 않을 수 있는 다른 적합한 캡핑 재료를 갖고, 만들어질 수 있다.
어떤 실시예에서, STI 리세스 에칭 공정은 노출되게 되는 클래딩층의 두께를 변경할 수 있으므로, 클래딩층의 노출된 부분은 클래딩층의 노출되지 않은 부분과 다를 수 있다(예를 들어, 더 얇을 수 있다). 어떤 실시예에서, 초기 클래딩층 두께는 후속 처리로 인한 예상된 시닝(thinning)을 고려한다. 또 다른 실시예에서, 클래딩층은 후속 처리로 인한 어떤 위치에서의 예상된 시닝을 고려하고자, 불균일 두께로 준비될 수 있다는 점에 또한 주목한다. 그런 어떤 위치에서의 초기 두께는, 예를 들어, 후속하는 처리에 노출되지 않을 영역에서의 초기 두께보다 더 두꺼울 수 있다.
부분적 클래딩층
도 8a 내지 8d는 본 발명의 다른 실시예에 따라, 도 1 내지 도 7 및 도 9 내지 도 12에 도시한 방법의 부분을 도시한다. 이 예의 경우에서 알 수 있는 바와 같이, 클래딩층은 STI 리세스 이후까지 핀 상에 준비되지 않음으로써, 부분적 클래딩을 효과적으로 제공한다. 이러한 선택적인 증착 공정은, 예를 들어, 클래딩 재료를 보존하고 그에 따라 재료 비용을 줄이고/줄이거나 집적 복잡도를 감소시키기 위한 요구가 있을 때 적합할 수 있다.
이 예의 실시예에서, 핀은 도 8a에 도시한 바와 같이 형성되고, 도 1 내지 도 3을 참조하여 이루어진 이전의 관련 설명이 여기서 동등하게 적용될 수 있다. 다음에, 클래딩층을 도포하기보다는 오히려, 플로우는 트렌치를 적합한 절연체 재료로 채우고(도 8b에 도시한 것과 같음) 어떤 과잉 절연체를 제거하기 위해 평탄화하는(도 8c에 도시한 것과 같음) 것으로 계속된다. 이 목적을 위해, 도 5 및 도 6을 참조하여 이루어진 이전의 관련 설명이 여기에 동등하게 적용될 수 있다. 공정은 다음에 도 7을 참조하여 앞서 논의된 바와 같이, STI를 리세스하는 것으로 계속된다(도 8d에 도시한 것과 같음). 원하는 STI 리세스 이후에 핀이 노출되고 나서, 클래딩층이 도 8d에 또한 도시한 바와 같이 준비될 수 있다. 도 4를 참조하여 이루어진 이전의 관련 설명이 여기에 동등하게 적용할 수 있다. 본 개시에 비추어서 이해할 수 있는 바와 같이, 선택적인 캡핑층(예를 들어, 실리콘)이 또한, 원하는 경우에, 앞서 설명된 바와 같이 클래딩층 위에 준비될 수 있다.
최종의 구조가, 임의의 적합한 분리 재료에 의해 분리된 또는 기타의 경우에 둘러싸인 임의 수(1개 이상)의 핀을 포함할 수 있다. 앞서 설명된 바와 같이, 핀은 포토리소그래피를 사용하여 기판 재료로부터 제조될 수 있다. 다른 실시예에서, 핀은 예를 들어, "Epitaxial Fabrication of Fins for FinFET Devices"라고 하는 미국 특허 제8,017,463호에 설명된 것과 같이 에피택셜 성장될 수 있다. 그러한 경우에, 핀은 제조 공정에서 층으로서 효과적으로 형성된다. 핀층을 형성함으로써, 핀 두께는 포토리소그래피 공정보다는 오히려 핀층을 형성하기 위해 사용되는 공정 파라미터의 제어를 통해 결정된다. 예를 들어, 핀이 에피택셜 공정으로 성장되면, 핀의 두께는 에피택시의 성장 다이내믹에 의해 결정될 것이다. 핀 폭이 포토리소그래피보다는 오히려 층 형성을 통해 결정되는 FinFET은 개선된 최소 피처 크기 및 패킹 밀도를 제공할 수 있다. 다른 실시예에서, 핀은, 예를 들어, 레이저, 또는 반도체 재료를 미세 컷팅할 수 있는 다른 적합한 기구를 사용하여, 컷팅 또는 어블레이션(ablation)에 의한 재료의 제거에 의해, 제조될 수 있다. 최종의 핀 기하 구조는 일반적으로 이용된 형성 기술에 따라 변화할 것이다.
희생 게이트 스택
앞서 설명된 바와 같이, 도 9 내지 도 12에 도시한 도면 각각은 채널 영역을 가로지르고 핀에 평행한 단면 측면도이다. 공정의 이 부분은, 어떤 실시예에 따라, 금속 게이트 제거(remove metal gate, RMG) 공정을 사용하여 게이트 스택을 효과적으로 형성한다. RMG 공정은 어떤 그러한 경우에는 종래의 방식으로, 또는 또 다른 경우에는 관례적 또는 독점 방식으로 수행될 수 있다. 일반적으로, 그리고 어떤 그러한 실시예에 따라, 클래드된 핀이 형성되고 나서, 희생 게이트 재료가 클래드된 핀 상에 증착될 수 있다. 어떤 경우에, 희생 게이트 유전 재료는 클래드된 핀 상에 증착될 수 있고, 그 다음에 희생 게이트 재료가 희생 게이트 유전 재료 상에 증착된다. 증착된 희생 게이트 재료는 다음에 어떤 원하지 않는 토폴로지 및/또는 과잉 희생 게이트 재료를 제거하기 위해 평탄화될 수 있다. 다음에 하드마스크가, 전형적으로 행해지는 바와 같이, 희생 게이트 재료층 위에 준비되어 패터닝될 수 있고, 이후 에칭 공정이 이루어져 도 9에 일반적으로 도시한 것과 같은 희생 게이트 스택을 형성한다.
도 9는 본 발명의 한 특정한 예의 실시예에 따른, 희생 게이트 재료의 패터닝을 도시한다. 어떤 경우에, 이 패터닝은, 예를 들어, 희생 재료층의 사전 패터닝 평탄화로 인한 단일 초점 심도로부터, 그리고 희생 게이트 재료 상의 하드마스크 재료(예를 들어, SiO2, SiN, 및/또는 다른 적합한 하드마스크 재료 등)의 증착, 장치의 하부의 게이트 영역을 보호하기 위해 일시적으로 남을 하드마스크의 부분 상에 레지스트를 패터닝하고, 하드마스크의 마스크되지 않은(비 마스크) 부분을 제거하기 위해 에칭하고(예를 들어, 드라이 에칭, 또는 다른 적합한 하드마스크 제거 공정을 사용), 다음에 패터닝된 레지스트를 벗겨 냄으로써, 패터닝된 게이트 마스크를 남겨 놓는 것을 포함하는 표준 포토리소그래피를 사용하여 수행될 수 있다. 실리콘 기판을 갖는 한 특정한 예의 실시예에서, 하드마스크는 SiN(예를 들어, 100Å 내지 500Å 두께)로 구현된다. 본 개시에 비추어서 분명한 바와 같이, 여러 가지 적합한 하드마스크 구성이 사용될 수 있다.
게이트 패턴 하드마스크가 완료되고 나서, 어떤 예의 실시예에 따라, 에칭이 기판 아래까지 그리고 기판 내로 약간 마스크되지 않은 희생 게이트 재료(및 어떤 남아있는 더미 게이트 유전 재료 및/또는 패드 산화물)를 제거하도록 수행되어 소스/드레인 영역을 형성한다. 에칭은, 예를 들어, 드라이 에칭 또는 임의의 적합한 에칭 공정 또는 이들 에칭의 조합을 포함하는 표준 포토리소그래피로 달성될 수 있다. 소스/드레인 영역은 마스트로서 게이트 구조를 사용하여 형성될 수 있다. 어떤 실시예에서, 이온 주입이 종래에 행해지는 바와 같이 소스/드레인 영역을 도핑하기 위해 사용될 수 있다. 소스/드레인 영역의 형상 및 깊이뿐만 아니라 최종의 게이트 구조의 기하 구조(예를 들어, 폭, 깊이, 형태)는 이해할 수 있는 바와 같이 실시예마다 다를 수 있고, 청구된 발명은 어떤 특정한 장치 기하 구조에 한정되는 것은 아니다.
이러한 게이트 패터닝은, 예를 들어, 형성될 모든 트랜지스터가 동일하고, 또는 일부 트랜지스터가 한 유형/구성(예를 들어, PMOS)이고 나머지는 다른 유형/구성(예를 들어, NMOS)인 복수의 그러한 구조를 동시에 생성하기 위해 사용될 수 있다. 게이트 스택 재료의 증착은, 예를 들어, CVD 또는 다른 적합한 공정을 사용하여 수행될 수 있다. 한 특정한 예의 실시예에서, 기판은 벌크 실리콘 기판이고, 리세스된 STI 재료는 SiO2이고, 핀은 (기판 내에 형성된) 실리콘이고, 클래딩은 SiGe이고, 희생 게이트 재료는 폴리실리콘이다. 그러나, 희생 게이트 재료는 임의의 적합한 희생 재료(예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물 등)일 수 있다는 점에 주목한다. 희생 게이트 유전 재료를 포함하는 어떤 실시예에서, 희생 게이트 유전 재료는, 예를 들어, SiO2 또는 임의의 적합한 더미 게이트 절연체 재료일 수 있다.
희생 게이트 스택이 형성되고 나서, RMG 공정 및 트랜지스터 형성이, 이제부터 설명하는 바와 같이, 본 발명의 어떤 예의 실시예에 따라 이루어질 수 있다.
RMG 공정 및 트랜지스터 형성
도 9 내지 도 12는 본 발명의 실시예에 따라, RMG 공정 플로우 및 트랜지스터 형성을 또한 도시한다. 알 수 있는 바와 같이, 하나의 트랜지스터가 도시되지만, 이해할 수 있는 바와 같이, 임의 수의 트랜지스터가 동일한 공정을 사용하여 형성될 수 있다. 또한, 형성된 트랜지스터는 여러 가지 구성(예를 들어, PMOS, NMOS, 또는 상보 쌍 형성의 경우에는 둘 다)으로 구현될 수 있다. 요약하면, 여기에 제공된 기술은 임의 유형의 트랜지스터 기술 또는 구성에 사용될 수 있고, 청구된 발명은 어떤 특정한 트랜지스터 유형 또는 구성에 한정되는 것은 아니다.
도 10은 본 발명의 한 실시예에 따른, 도 9의 패터닝된 게이트 구조로 형성된 한 예의 트랜지스터 구조의 (게이트에 수직이고 핀에 평행한) 단면 측면도를 도시한다. 알 수 있는 바와 같이, 스페이서 재료가 게이트 구조 벽 주위에 측벽 스페이서를 형성하도록 증착되고 이방성으로 에칭된다. 스페이서는, 예를 들어, 어떤 실시예에서는, 50Å 내지 500Å 정도로 증착되는 질화물일 수 있다.
PMOS(도시한 것과 같음)용으로 P+ 도핑된 소스/드레인 영역을 형성하는 것에 대해서, 트렌치가 (예를 들어, 반응성 이온 에칭에 의해) 기판 내로 에칭된다. 이 예의 구성에서, 에칭은 각 소스 드레인/소스 영역에 인접하여 이전에 형성된 STI에 의해 한 측면에서 제한되고 다른 측면에서는 게이트 구조를 실질적으로 등방성으로 언더컷트하지 않는다. 이와 같이, (도시한 바와 같이, 스페이서 재료 아래에) 저농도 도핑된 소스/드레인 영역의 작은 부분을 남겨 놓으면서, 등방성 에칭 프로필이 트렌치의 안쪽 모서리 상에 이루어질 수 있다. 다음에, 에피택셜 소스/드레인이 도 10에 나타낸 바와 같이 트렌치를 채우고 위로 연장하여 성장된다. 트렌치는, 예를 들어, 어떤 실시예에서, 10-40 원자% 게르마늄을 갖는 실리콘 게르마늄의 성장을 사용하여, 채워질 수 있다. 소스/드레인 도핑은, 예를 들어, 디보란(diborane) 소스를 사용하는 인시튜(in-situ) 도핑에 의해 이루어질 수 있다. 다른 모든 재료는 마스크되거나 덮여지지 때문에 에피택셜 소스/드레인만이 트렌치에서 성장한다. 소스/드레인은 상승되고 면들(facets)이 만나질 때까지 계속 성장한다. PMOS와 NMOS 둘 다를 갖는 상보적 장치를 제조하는 경우에, NMOS 측은 어떤 실시예에서, PMOS 도핑 영역 형성 중에 산화물 마스크에 의해 덮여질 수 있다는 점에 주목한다. 소스/드레인 주입이 어떤 실시예에서 사용될 수 있다. 다른 실시예는 표면 위에 성장되지 않는 N+ 도핑된 영역과 관련될 수 있는, NMOS 소스/드레인 형성만을 이용할 수 있다. 형성 및 도핑 기술뿐만 아니라, 여러 가지 적합한 소스/드레인 재료가 사용될 수 있다.
소스/드레인 형성 및 도핑 이후에, 에칭 스톱층이, 필요한 경우에, (후속하는 에칭 중에 도핑된 소스/드레인 영역을 보호하기 위해) 증착될 수 있다. 층간 유전체(ILD)가 다음에 구조 위에 증착된다. ILD는, 예를 들어, 산화물(예를 들어, SiO2) 등의 임의의 적합한 저 유전 상수 재료일 수 있고, 에칭 스톱층은, 예를 들어, 질화물(예를 들어, SiN)일 수 있다. 어떤 경우에, ILD는 인, 붕소, 또는 다른 재료일 수 있고 고밀도 플라즈마 증착에 의해 형성될 수 있다. ILD는 다음에 희생 게이트 재료의 상부 표면까지 아래로 평탄화됨으로써, 도 10에 도시한 바와 같이, 게이트를 개방하기 위해 하드마스크 또는 (적용가능한 경우에) 에칭 스톱을 제거한다. 이해하는 바와 같이, 선택적인 에칭 스톱은 인장 층의 역할을 함으로써 NMOS 장치를 제조하는데 도움이 될 수 있지만, 원하지 않은 변형을 발생함으로써 PMOS 장치를 저하시킬 수 있다.
도 11에 도시한 바와 같이, 희생 게이트 재료는 어떤 실시예(트라이게이트 구성)에서, 스페이서 사이로부터 제거됨으로써, 이전에 준비된 클래딩층 위에 게이트 트렌치를 형성한다. 다른 실시예에서, 희생 게이트 재료는 스페이서 사이로부터 제거됨으로써, 남아있는 패드 산화물 또는 핀 상부에 제자리에 남은 다른 하드마스크 위에 게이트 트렌치를 형성한다(더블 게이트 구성). 희생 게이트 재료의 제거는, 예를 들어, 임의의 다양한 적합한 드라이 및/또는 웨트 에칭 기술에 의해 이루어질 수 있다. PMOS와 NMOS 트랜지스터 둘 다를 갖는 어떤 응용에서, NMOS 및 PMOS 장치용의 희생 게이트 재료가 동시에, 또는 선택적인 에칭을 사용하여 다른 시간에 제거될 수 있다는 점에 주목한다. 여러 가지 적합한 에칭 방식이 분명한 바와 같이 여기에 사용될 수 있다.
도 12에 도시한 바와 같이, 하이 k 게이트 유전층 그리고 다음에 게이트 금속이 클래딩층(또는 도 13a 내지 13b에 도시한 바와 같이 존재하는 경우에 선택적인 캡핑층) 또는 노출된 게이트 트렌치 표면 위에 직접 (예를 들어, CVD 또는 다른 적합한 공정에 의해) 증착되고 어떤 과잉 게이트 금속은 도시한 바와 같이 금속 게이트 전극을 형성하기 위해 평탄화될 수 있다. 게이트 금속은, 예를 들어, 티타늄, 백금, 코발트, 니켈, 티타늄 니켈, 팔라듐, 또는 다른 적합한 게이트 금속 또는 이러한 금속들의 조합일 수 있다. 하드마스크의 일부가 핀(패드 산화물 등)의 상부에 남아있는 더블 게이트 구성에서, 희생 게이트 재료를 제거한 후에, 그 패드 산화물 또는 다른 하드마스크 재료도 또한 제거될 수 있다. 다음에, 하이 k 유전체가 클래딩층(또는 도 13a 내지 13b에 도시한 바와 같이 존재하는 경우에 선택적인 캡핑층) 및 노출된 게이트 트렌치 표면 위에 직접 증착될 수 있고, 평탄화되거나 또는 기타의 경우 원하는 대로 성형된다. 하이 k 게이트는 임의의 적합한 게이트 절연 재료(예를 들어, 하프늄 산화물, 지르코늄 산화물, 및 알루미늄 산화물)를 포함할 수 있다. 여러 가지 적합한 하이 k 게이트 유전체 및 처리가 원하는 분리와 같은 인자에 따라, 때때로 행해지는 바와 같이, 사용될 수 있다. 다른 실시예는 원하는 경우에 SiO2와 동등하거나 그보다 낮은 유전 상수를 갖는 게이트 유전체를 이용할 수 있다.
희생 게이트 스택 제거 후의 클래딩
여기에 제공된 기술에 대한 여러 가지 변화가 분명할 것이다. 예를 들어, 다른 실시예에서, 클래딩층이 희생 게이트 스택 재료의 제거 후에 부가될 수 있다. 도 11에서, 예를 들어, 클래딩층이 제거 공정 이후에 게이트 트렌치의 하부에 도포되는 것을 가정한다. 한 이러한 실시예에서, 클래딩층은 희생 폴리실리콘 게이트 및 게이트 산화물의 제거 이후에 실리콘 핀 상부에 형성된 SiGe 클래딩층일 수 있다. 이러한 경우에, 변형된 SiGe 클래딩층이 게이트 트렌치 내의 노출된 실리콘 핀 영역 위에 선택적으로 성장될 수 있다. 다시, 어떤 그러한 실시예에서, 클래딩층은 실리콘으로 캡핑될 수 있고, 다음에 하이 k / 금속 게이트 처리가 여기에 설명된 바와 같이 또는 기타의 경우 원하는 대로 계속될 수 있다. SiGe 클래딩 및 실리콘 캡핑층 증착 모두는 선택적 또는 비선택적일 수 있다는 점에 주목한다.
희생 게이트 스택 재료의 제거 이후에 클래딩층을 부가하기 위한 이 옵션에 대한 다른 변화는 클래딩막을 부가하기 전에 핀을 효과적으로 얇게 만들기 위해 핀 리세스 에칭을 부가하는 것을 포함한다. 임의의 적합한 에칭 공정이 이러한 시닝을 수행하기 위해 사용될 수 있다(예를 들어, 등방성 에칭). 이러한 옵션은 채널 내에 얇은 핀 폭을 가능하게 하고, 또한 핀의 부가적인 표면이 클래드되게 한다. 최종의 얇은 클래드된 핀은 다시 여기에 설명된 바와 같이 캡핑될 수 있다. SiGe 클래딩 및 실리콘 캡핑층을 갖는 실리콘 핀을 갖는 한 그러한 예의 경우에, SiGe와 실리콘 증착 모두는 선택적 또는 비선택적일 수 있다는 점에 주목한다.
도 10 내지 도 13b에 도시한 예의 실시예에서 또한 알 수 있는 바와 같이, STI가 준비되고 소스/드레인 영역은 상승되고 면이 뾰족한 형상(raised faceted pointy shape)을 가진다. 다른 실시예는, 이해할 수 있는 바와 같이, 그러한 피처들을 포함하지 않는다. 예를 들어, 도 14a 내지 도 14b는 각각 본 발명의 다른 실시예에 따른, 최종의 핀 기반 트랜지스터 구조를 도시한다. 도 14a에 도시한 예의 실시예는 상승되고 비교적 평탄한 소스/드레인 영역을 포함하고, 스페이서와 게이트 유전 영역 둘 다를 언더컷트한 팁 영역을 포함하지만, 도 14b에 도시한 예의 실시예는 핀 상부와 비교적 같은 평면인 소스/드레인 영역을 포함하고 단지 스페이서와 게이트 스택의 영역을 언더컷트한 한 팁 영역을 포함한다. 여러 가지의 변화 및 피처들이 원하는 성능 및 팹 능력과 같은 인자에 따라, 구조에 통합될 수 있다. 다른 예를 들면, 스페이서의 폭은 경우마다 다를 수 있고 한 특정한 예의 경우에 게이트 길이의 1/2이지만, 임의의 다른 적합한 스페이서 폭이 역시 사용될 수 있다. 소스/드레인(S/D) 금속은, 예를 들어, 다음에 증착될 수 있는 접촉 금속(또는 일련의 금속)으로 구현될 수 있고 후속하는 반응(어닐링)이, 예를 들어, 금속 실리사이드 및/또는 금속 게르마나이드 소스 및 드레인 접촉을 형성하기 위해 수행될 수 있다. 또한 이해하는 바와 같이, 접촉은 실리사이드/게르마나이드층, 접합층, 및/또는 금속 패드층 중 하나 이상을 포함하는 스택으로서 구현될 수 있다. 접촉 금속의 예로는 티타늄, 백금, 코발트, 니켈, 티타늄 니켈, 팔라듐, 또는 임의의 적합하게 도전성인 접촉 금속 또는 이들의 합금을 들 수 있다. 절연체 재료는 예를 들어 SiO2일 수 있지만, 다른 실시예에서 원하는 절연을 제공하고 구조적 완결성을 더 제공할 수 있는 로우 k 또는 하이 k 유전 재료일 수 있다.
본 개시에 비추어서 또한 이해할 수 있는 바와 같이, 여러 가지의 다른 트랜지스터 피처들이 본 발명의 실시예에 따라 구현될 수 있다. 예를 들어, 소스/드레인 영역이, 대응하는 소스/드레인 영역과 채널 영역 사이의 영역에 형성된 팁 영역을 포함하거나 포함하지 않을 수 있다. 마찬가지로, 소스/드레인 영역은 변형되거나 변형되지 않을 수 있다. 이런 의미에서, 트랜지스터 구조가 변형되거나 변형되지 않은 S/D 영역, 또는 S/D 팁 영역을 가지는지 여부는 본 발명의 다양한 실시예에 특정적으로 관련되지 않고, 그러한 실시예는 어떤 특정한 그러한 구조적 특징에 한정되는 것은 아니다. 오히려, 여러 가지의 핀 기반 트랜지스터 구조 및 유형이 여기서 설명된 바와 같이 채널 영역 내의 SiGe 또는 게르마늄 클래딩층을 이용하는 것으로부터 이점을 얻는다. 도 14a 내지 도 14b에 도시한 예의 실시예는 각각 역시 선택적인 캡핑층을 포함하지만, 다른 그러한 실시예는 캡핑층을 포함하지 않을 수 있다. 마찬가지로, 다른 그러한 실시예는 채널 클래딩층을 갖는 일부 트랜지스터를 포함할 수 있고, 동일한 다이 상의 다른 트랜지스터는 클래딩층 없이 구성될 수 있다.
그러므로, 도 1 내지 도 14b는 다양한 예의 트랜지스터 구조 및 제조 공정을 도시하고, 변형된 SiGe 또는 게르마늄과 같은 클래딩 재료가 실리콘 또는 SiGe 핀의 채널 영역 상에 준비된다. 변형된 클래딩은, 예를 들어, (트라이게이트 구성과 같이) 핀의 상부와 양 측면 상에 또는 (더블 게이트 구성과 같이) 핀의 측면에만 또는 핀의 상부에만 있을 수 있다. 여러 가지의 변화 및 수정이 본 개시에 비추어서 분명할 것이다. 다양한 층 및 피처들이, 설정된 반도체 공정(예를 들어, CVD, MBE, 포토리소그래피, 및/또는 다른 그러한 적합한 공정)을 사용하여, 임의의 적합한 치수 및 다른 원하는 층 파라미터로 구현될 수 있다. 일반적으로, 구조의 특정한 층 및 치수는 원하는 장치 성능, 팹 능력, 및 사용된 반도체 재료와 같은 인자에 의존할 것이다. 특정한 장치 재료, 특징, 및 특성은 예로서만 제공되고, 청구된 발명을 제한하는 것은 아니고, 여러 가지 장치 구성 및 재료계로 사용될 수 있다.
시뮬레이션은 핀 및 클래딩층 내의 예상된 스트레스 상태 및 그 스트레스 상태로 인한 홀 이동도를 나타낸다. 예를 들어, 한 예의 실시예에서, 실리콘 핀 구조 상의 SiGe 클래딩에 대한 시뮬레이트된 스트레스가 결정되었다. 특히, 50% 실리콘과 50% 게르마늄을 갖는 SiGe 클래딩층(Si50Ge50)의 경우에, 큰 압축 스트레스 상태가 전류 흐름에 따라 SiGe에서 발생한다(예를 들어, SiGe ∼ -3.6GPa 및 Si ∼ 0.65GPa). 또한, 상당한 수직 스트레스가 SiGe 클래딩에서 발생한다(예를 들어, SiGe ∼ -1.8GPa 및 Si ∼ 1.8GPa). 이 예의 경우에, 스트레스 상태는 측벽상의 단축(uniaxial)과 이축(biaxial) 사이에 있다. 어떤 경우에, 예상된 이동도 응답은 클래딩층 내의 게르마늄 비율의 함수로서 결정된다. 예를 들어, 예상된 이동도는 순수한 단축 스트레스보다 작지만 이축 스트레스된 SiGe보다 높다. 약 30% 이상의 게르마늄 백분율의 경우에, 예상되는 홀 이동도는 크다.
전류 흐름 방향 및 수직에 따른 스트레스 대 게이트 길이는 실시예마다 다를 수 있다. 예를 들어, 한 실시예에서 실리콘 핀은 치환 금속 게이트 위치에서 시닝되고 다음에 변형된 SiGe 클래딩층이 준비되는 것을 가정한다. 다른 실시예에서, 실리콘 핀은 SiGe로 비선택적으로 클래드되는(공정에서 업프론트) 것을 가정한다. (시닝된 핀을 갖는) 제1 실시예에서의 변형은 (업프론트 클래딩 공정을 갖는) 제2 실시예에서 만큼 높지 않지만, 여전히 충분히 높고 게르마늄 또는 SiGe와 같은 클래딩층은 공정 플로우에서 나중에 부가되기 때문에 집적을 보다 용이하게 할 수 있다.
소스/드레인 영역 내의 SiGe 외에 여기서 설명된 바와 같이 채널 영역 내의 게르마늄 및 SiGe 클래딩의 부가 특징을 또한 주목한다. 예를 들어, 실리콘 핀이 Si50Ge50 막으로 비선택적으로 클래드된다고 가정하고 또한 소스/드레인 영역이 또한 Si50Ge50으로 준비된다고 가정한다. 앞서 나타낸 바와 같이, 시뮬레이션은 큰 압축 스트레스 상태가 전류 흐름에 따라 SiGe 클래딩에서 발생하고(예를 들어, SiGe ∼ -3.6GPa) 상당한 수직 스트레스가 SiGe 클래딩에서 발생한다(예를 들어, SiGe ∼ -1.8GPa)는 것을 나타낸다. SiGe 소스/드레인 영역의 부가는 시뮬레이션에 따라 스트레스를 더 증진시키는데, 상기 시뮬레이션은 보다 큰 압축 스트레스가 전류 흐름에 따라 SiGe 클래딩에서 발생하고(예를 들어, SiGe ∼ -4.9GPa) 수직 스트레스가 SiGe 클래딩에서 발생한다(예를 들어, SiGe ∼ -2.6GPa)는 것을 나타낸다. 이 변형 방식은 희생 게이트 스택 재료의 제거 이후에 더 변화할 수 있다. 예를 들어, 폴리실리콘 제거 후에, 시뮬레이션은 보다 큰 압축 스트레스 상태가 전류 흐름에 따라 SiGe 클래딩에서 발생하고(예를 들어, SiGe ∼ -5.1GPa) 약간 감소된 수직 스트레스가 SiGe 클래딩에서 발생한다(예를 들어, SiGe ∼ -1.8GPa)는 것을 나타낸다.
예의 시스템
도 15는 본 발명의 실시예에 따라 구성된 하나 이상의 집적 회로 구조로 구현된 컴퓨팅 시스템을 도시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)(이 예에서 2개가 도시됨) - 이들 각각은 마더보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나, 또는 그렇지 않으면 그 안에 통합됨 - 을 포함하지만, 이들에 한정되지 않은 다수의 구성 요소를 포함할 수 있다. 이해하는 바와 같이, 마더보드(1002)는, 예를 들어, 메인 보드 또는 메인 보드 상에 장착된 도터보드 또는 시스템(1000)의 유일 보드 등이든지 간에, 임의의 인쇄 회로 기판일 수 있다. 그 응용에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 구성 요소를 포함할 수 있다. 이들 다른 구성 요소는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 항법 시스템(GPS) 장치, Compass, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 기억 장치(하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만, 이들에 한정되지 않는다. 컴퓨팅 시스템(1000) 내에 포함된 구성 요소 중 어떤 것은 여기에 설명된 것과 같은 클래드된 채널을 갖는 트랜지스터로 구성된 하나 이상의 집적 회로 구조를 포함할 수 있다. 어떤 실시예에서, 다중 기능이 하나 이상의 칩(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부일 수 있거나 그렇지 않으면 그에 통합될 수 있다는 점에 주목) 내로 통합될 수 있다.
통신 칩(1006)은 컴퓨팅 시스템(1000)과의 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이란 용어 및 그 파생어는 비고체 매체를 통하여 변조된 전자기파를 사용하여 데이터를 통신할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하기 위해 사용될 수 있다. 이 용어는 관련된 장치가 어떤 유선도 포함하지 않는다는 것을 의미하지 않지만, 어떤 실시예에서는 그렇지 않다. 통신 칩(1006)은 와이파이(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼류션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생뿐만 아니라, 3G, 4G, 5G 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하나 이들에 한정되지 않은 여러 가지 무선 표준 또는 프로토콜을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 와이파이 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지된 집적 회로 다이를 포함한다. 본 발명의 어떤 실시예에서, 프로세서(1004)의 집적 회로 다이는 여기에 설명된 것과 같은 SiGe 또는 게르마늄 클래드된 채널을 갖는 하나 이상의 트랜지스터를 포함한다. 용어 "프로세서"는, 예를 들어, 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위한 어떤 장치 또는 장치의 일부를 말할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키지된 집적 회로 다이를 포함할 수 있다. 어떤 그러한 예의 실시예에 따라, 통신 칩(1006)의 집적 회로 다이는 여기에 설명된 것과 같은 SiGe 또는 게르마늄 클래드된 채널을 갖는 하나 이상의 트랜지스터를 포함한다. 본 개시에 비추어서 이해할 수 있는 바와 같이, 멀티 표준 무선 능력이 프로세서(1004) 내로 직접 통합될 수 있다(예를 들어, 임의의 칩(1006)의 기능이 별도의 통신 칩을 갖기보다는, 오히려 프로세서(1004) 내로 통합된다)는 점에 주목한다. 프로세서(1004)는 그러한 무선 능력을 갖는 칩 셋일 수 있다는 점에 주목한다. 요약하면, 여러 가지의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 마찬가지로, 임의의 단일 칩 또는 칩 셋이 그 안에 통합된 다중 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라-모바일 PC, 휴대폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 다른 구현에서, 시스템(1000)은 데이터를 처리하고 또는 여기서 설명된 것과 같은 클래드된 채널을 갖는 트랜지스터 장치(예를 들어, SiGe 또는 게르마늄 클래드된 채널로 구성된 PMOS 트랜지스터)를 이용하는 어떤 다른 장치일 수 있다. 본 개시에 비추어서 이해할 수 있는 바와 같이, 본 발명의 다양한 실시예가 스트레스 증진된 채널 및 증가 이동도를 갖는 트랜지스터를 사용하게 함으로써 어떤 공정 노드(예를 들어, 마이크론 범위, 또는 서브마이크론 이상)에서 제조된 제품에 관한 성능을 개선하기 위해 사용될 수 있다.
여러 가지 실시예가 분명하고, 여기에 설명된 특징은 여러 가지 구성에서 조합될 수 있다. 본 발명의 한 예의 실시예는 반도체 장치를 제공한다. 이 장치는 기판 상의 핀을 포함하고, 이 핀은 반도체 재료를 포함하고 채널 영역 및 그에 인접한 대응하는 소스/드레인 영역을 갖는다. 이 장치는 핀의 채널 영역의 하나 이상의 표면 상의 게르마늄 또는 실리콘 게르마늄(SiGe)의 클래딩층을 더 포함한다. 이 장치는 클래딩층 위의 게이트 유전층, 및 게이트 유전층 상의 게이트 전극, 및 소스/드레인 영역 각각에 있는 소스/드레인 재료를 더 포함한다. 어떤 경우에, 이 장치는 클래딩층과 게이트 유전층 사이에 캡핑층을 더 포함한다. 한 그러한 경우에, 캡핑층은 실리콘이거나 또는 기타의 경우에 실리콘을 포함한다. 어떤 경우에, 소스/드레인 재료는 SiGe이다. 어떤 경우에, 핀은 실리콘 또는 SiGe이다. 어떤 경우에, 클래딩층과 핀 중 적어도 하나는 10% 내지 90% 게르마늄을 포함한다. 어떤 경우에, 기판은 제1 재료를 포함하고 핀은 제1 재료와 다른 제2 재료를 포함한다. 어떤 경우에, 기판은 실리콘층을 포함하고 핀은 SiGe이고 클래딩층은 게르마늄이다. 어떤 경우에, 클래딩층은 핀의 측면 부분 및 상부 부분을 덮는다. 여러 가지 변화가 분명할 것이다. 예를 들어, 다른 실시예는 본 절에서 다양하게 정의된 것과 같은 반도체 장치를 포함하는 이동 컴퓨팅 장치를 제공한다.
본 발명의 다른 실시예는 반도체 장치를 제공한다. 이 예의 경우에, 이 장치는 기판 상의 핀을 포함하고, 이 핀은 반도체 재료를 포함하고 채널 영역 및 그에 인접한 대응하는 소스/드레인 영역을 갖고, 핀은 실리콘 또는 실리콘 게르마늄(SiGe)이다. 이 장치는 핀의 채널 영역의 하나 이상의 표면 상의 게르마늄 또는 SiGe의 클래딩층을 더 포함한다. 이 장치는 클래딩층 상의 캡핑층을 더 포함하고, 캡핑층은 실리콘이거나 또는 기타의 경우에 실리콘을 포함한다. 이 장치는 캡핑층 상의 게이트 유전층, 및 게이트 유전층 상의 게이트 전극, 및 소스/드레인 영역 각각에 있는 소스/드레인 재료를 더 포함하고, 소스/드레인 재료는 SiGe이다. 어떤 경우에, 클래딩층과 핀 중 적어도 하나는 10% 내지 90% 게르마늄을 포함한다. 어떤 경우에, 기판은 제1 재료를 포함하고 핀은 제1 재료와 다른 제2 재료를 포함한다. 어떤 경우에, 기판은 실리콘층을 포함하고 핀은 SiGe이고 클래딩층은 게르마늄이다. 어떤 경우에, 핀은 실리콘이고 클래딩층은 SiGe이다. 어떤 경우에, 클래딩층은 핀의 측면 부분 및 상부 부분을 덮어, 트라이게이트 트랜지스터를 제공한다. 다른 실시예는 본 절에서 다양하게 정의된 것과 같은 반도체 장치를 포함하는 통신 장치를 제공한다.
본 발명의 다른 실시예는 이동 컴퓨팅 시스템을 제공한다. 이 시스템은 인쇄 회로 기판, 인쇄 회로 기판에 동작 가능하게 결합된 프로세서, 인쇄 회로 기판에 동작 가능하게 결합되고 프로세서와 통신하는 메모리, 및 인쇄 회로 기판에 동작 가능하게 결합되고 프로세서와 통신하는 무선 통신 칩을 포함한다. 프로세서, 무선 통신 칩, 및/또는 메모리 중 적어도 하나는 반도체 장치를 포함한다. 이 반도체 장치는 기판 상의 핀을 포함하고, 이 핀은 반도체 재료를 포함하고 채널 영역 및 그에 인접한 대응하는 소스/드레인 영역을 갖는다. 반도체 장치는 핀의 채널 영역의 하나 이상의 표면 상의 게르마늄 또는 SiGe의 클래딩층을 더 포함한다. 반도체 장치는 클래딩층 위의 게이트 유전층, 및 게이트 유전층 상의 게이트 전극, 및 소스/드레인 영역 각각에 있는 소스/드레인 재료를 더 포함한다. 어떤 경우에, 반도체 장치는 클래딩층과 게이트 유전층 사이에 캡핑층을 더 포함하고, 캡핑층은 실리콘이거나 또는 기타의 경우에 실리콘을 포함한다. 어떤 경우에, 핀은 실리콘이고, 클래딩층은 SiGe이고, 소스/드레인 재료는 SiGe이다. 한 그러한 경우에, 클래딩층 SiGe는 핀 SiGe와 다르다. 어떤 경우에, 기판은 제1 재료를 포함하고 핀은 제1 재료와 다른 제2 재료를 포함한다. 어떤 경우에, 기판은 실리콘층을 포함하고 핀은 SiGe이고 클래딩층은 게르마늄이다. 어떤 경우에, 클래딩층은 핀의 측면 부분 및 상부 부분을 덮는다.
본 발명의 예의 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제시되었다. 본 발명을 개시된 특정한 형태로 전용하거나 제한하려는 것은 아니다. 본 개시에 비추어서 많은 수정 및 변화가 가능하다. 본 발명의 범위는 본 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되는 것으로 한다.

Claims (26)

  1. 반도체 장치로서,
    기판 상의 실리콘 핀(fin) - 상기 핀은 채널 영역 및 그에 인접한 대응하는 소스/드레인 영역을 가짐 -;
    상기 핀의 상기 채널 영역의 하나 이상의 표면 상의 게르마늄 또는 실리콘 게르마늄(SiGe)의 클래딩층;
    상기 클래딩층 위의 게이트 유전층;
    상기 게이트 유전층 상의 게이트 전극; 및
    상기 소스/드레인 영역 각각에 있는 소스/드레인 재료
    를 포함하고, 상기 소스/드레인 재료는 SiGe인, 반도체 장치.
  2. 제1항에 있어서, 상기 클래딩층과 상기 게이트 유전층 사이의 캡핑층을 더 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 캡핑층은 실리콘을 포함하는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 핀의 근원은 상기 기판인 반도체 장치.
  6. 제1항에 있어서, 상기 클래딩층은 10% 내지 90% 게르마늄을 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 기판은 제1 재료를 포함하고 상기 핀은 상기 제1 재료와는 다른 제2 재료를 포함하는 반도체 장치.
  8. 제1항에 있어서, 상기 기판은 실리콘층을 포함하고 상기 클래딩층은 게르마늄인 반도체 장치.
  9. 제1항에 있어서, 상기 클래딩층은 상기 핀의 측면 부분들 및 상부 부분을 덮는 반도체 장치.
  10. 제1항 내지 제3항 및 제5항 내지 제9항 중 어느 한 항에 기재된 반도체 장치를 포함하는 이동 컴퓨팅 장치.
  11. 반도체 장치로서,
    기판 상의 실리콘 핀 - 상기 핀은 채널 영역 및 그에 인접한 대응하는 소스/드레인 영역을 가짐 -;
    상기 핀의 상기 채널 영역의 하나 이상의 표면 상의 게르마늄 또는 실리콘 게르마늄(SiGe)의 클래딩층;
    상기 클래딩층 상의 캡핑층 - 상기 캡핑층은 실리콘을 포함함 -;
    상기 캡핑층 상의 게이트 유전층;
    상기 게이트 유전층 상의 게이트 전극; 및
    상기 소스/드레인 영역 각각에 있는 소스/드레인 재료 - 상기 소스/드레인 재료는 SiGe임 -
    를 포함하는 반도체 장치.
  12. 제11항에 있어서, 상기 클래딩층은 10% 내지 90% 게르마늄을 포함하는 반도체 장치.
  13. 제11항에 있어서, 상기 기판은 제1 재료를 포함하고 상기 핀은 제1 재료와는 다른 제2 재료를 포함하는 반도체 장치.
  14. 제11항에 있어서, 상기 기판은 실리콘층을 포함하고 상기 클래딩층은 게르마늄인 반도체 장치.
  15. 제11항에 있어서, 상기 클래딩층은 SiGe인 반도체 장치.
  16. 제11항에 있어서, 상기 클래딩층은 상기 핀의 측면 부분들 및 상부 부분을 덮어, 트라이게이트 트랜지스터를 제공하는 반도체 장치.
  17. 제11항 내지 제16항 중 어느 한 항에 기재된 반도체 장치를 포함하는 통신 장치.
  18. 이동 컴퓨팅 시스템으로서,
    인쇄 회로 기판;
    상기 인쇄 회로 기판에 동작 가능하게 결합된 프로세서;
    상기 인쇄 회로 기판에 동작 가능하게 결합되고 상기 프로세서와 통신하는 메모리; 및
    상기 인쇄 회로 기판에 동작 가능하게 결합되고 상기 프로세서와 통신하는 무선 통신 칩
    을 포함하고;
    상기 프로세서, 상기 무선 통신 칩, 및/또는 상기 메모리 중 적어도 하나는 반도체 장치를 포함하고, 상기 반도체 장치는
    기판 상의 실리콘 핀 - 상기 핀은 채널 영역 및 그에 인접한 대응하는 소스/드레인 영역을 가짐 -;
    상기 핀의 상기 채널 영역의 하나 이상의 표면 상의 게르마늄 또는 실리콘 게르마늄(SiGe)의 클래딩층;
    상기 클래딩층 위의 게이트 유전층;
    상기 게이트 유전층 상의 게이트 전극; 및
    상기 소스/드레인 영역 각각에 있는 소스/드레인 재료
    를 포함하고, 상기 소스/드레인 재료는 SiGe인, 이동 컴퓨팅 시스템.
  19. 제18항에 있어서, 상기 반도체 장치는 상기 클래딩층과 상기 게이트 유전층 사이의 캡핑층을 더 포함하고, 상기 캡핑층은 실리콘을 포함하는 이동 컴퓨팅 시스템.
  20. 제18항에 있어서, 상기 클래딩층은 SiGe인 이동 컴퓨팅 시스템.
  21. 제20항에 있어서, 상기 클래딩층 SiGe는 상기 소스/드레인 SiGe와는 다른 이동 컴퓨팅 시스템.
  22. 제18항에 있어서, 상기 기판은 제1 재료를 포함하고 상기 핀은 상기 제1 재료와는 다른 제2 재료를 포함하는 이동 컴퓨팅 시스템.
  23. 제18항에 있어서, 상기 기판은 실리콘층을 포함하고 상기 클래딩층은 게르마늄인 이동 컴퓨팅 시스템.
  24. 제18항에 있어서, 상기 클래딩층은 상기 핀의 측면 부분들 및 상부 부분을 덮는 이동 컴퓨팅 시스템.
  25. 제1항 내지 제3항, 제5항 내지 제9항, 및 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 채널 영역은 상기 핀의 그외의 부분들보다 얇고, 상기 클래딩층은 상기 얇은 부분의 다수의 측면들 상에 있고, 상기 핀의 상기 그외의 부분들은 상기 클래딩층으로 클래드되지 않는 반도체 장치.
  26. 제18항 내지 제24항 중 어느 한 항에 있어서, 상기 채널 영역은 상기 핀의 그외의 부분들보다 얇고, 상기 클래딩층은 상기 얇은 부분의 다수의 측면들 상에 있고, 상기 핀의 상기 그외의 부분들은 상기 클래딩층으로 클래드되지 않는 이동 컴퓨팅 시스템.
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