CN113363327A - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其形成方法，所述半导体器件包括衬底、栅极线和应力层。所述衬底具有从所述衬底突出的多个第一鳍片。所述栅极线设置在所述衬底上，跨过所述第一鳍片，以进一步包括栅极电极层和栅极电介质层，其中所述栅极电介质层设置在所述栅极电极层和所述第一鳍片之间。所述应力层仅设置在所述第一鳍片的侧表面上和所述衬底的最顶表面上，其中所述应力层的材料不同于所述第一鳍片的材料。
Description
技术领域
本发明总体上涉及一种半导体器件及其形成方法，更具体地，涉及一种半导体存储器件及其形成方法。
背景技术
缩小存储单元的尺寸以提高集成水平是存储器行业以及半导体行业多年来的趋势，从而提高动态随机存取存储器芯片的存储容量。在具有埋藏式栅极的动态随机存取存储器单元中，受惠于埋藏式栅极下方的沟道具有相对较长的长度，由电容器引起的电流泄漏得以被减少或避免。因此，由于埋藏式栅极具有优越的性能，越来越多的动态随机存取存储器单元配备有埋藏式栅极，而不是传统的平面栅极结构。总的来说，具有埋藏式栅极的动态随机存取存储单元包括晶体管器件和电荷存储器件，其能够在操作期间接收来自位线和字线的信号。然而，由于制造技术的限制，许多缺陷形成在具有掩埋栅极的动态随机存取存储单元中。
发明内容
本发明的目的是提供一种半导体器件及其形成方法，其中，在鳍片的侧面上设置例如包括锗、硅锗、氧化锗、氧化硅锗等的含锗层，以提供适当的应力于器件的沟道以及改善的器件沟道的晶格结构。因此，本发明中的半导体器件的沟道因此可以获得较佳的电子迁移率。
为了实现上述目的，本发明的一个实施例提供了一种包括衬底、栅极线和应力层的半导体器件。所述衬底具有从所述衬底突出的多个第一鳍片。所述栅极线设置在所述衬底上，跨过所述多个第一鳍片，以进一步包括栅极电极层和栅极电介质层，其中所述电介质层设置在所述栅极电极层和所述第一鳍片之间。所述应力层仅设置在所述多个第一鳍片的侧表面上和所述衬底的最顶表面上，其中所述应力层的材料不同于所述多个第一鳍片的材料。
为了实现上述目的，本发明的另一实施例提供了一种半导体器件的形成方法，包括以下步骤。首先，提供一衬底，所述衬底具有从所述衬底突出的多个第一鳍片。接下来，仅在所述多个第一鳍片的侧表面和所述衬底的最顶表面上形成应力层，其中所述应力层的材料不同于所述多个第一鳍片的材料。然后，形成跨越所述多个第一鳍片的栅极线，且所述栅极线包括栅极电极层和栅极电介质层，其中所述栅极电介质层设置在所述栅极电极层和所述多个第一鳍片之间。
为了实现上述目的，本发明的另一实施例提供了一种包括衬底和栅极线的半导体器件。所述衬底具有从其突出的多个第一鳍片，且所述栅极线设置在所述衬底上并跨过所述多个第一鳍片。所述栅极线包括栅极电极层和位于所述栅极电极层与所述多个第一鳍片之间的栅极电介质层，其中所述栅极电介质层包括第一部分和第二部分，所述第一部分设置在所述多个第一鳍片的最顶表面上，所述第二部分设置在所述多个第一鳍片的侧表面上，并且包括氧化硅锗或氧化锗。
总的来说，本发明的半导体器件还包括设置在鳍片侧表面上的含锗层和跨过所述鳍片的栅极线，其中所述含锗层产生对所述半导体器件的沟道适当的应力和较佳的晶格结构，因此，所述半导体器件可以因此获得增进的高电子迁移率。所述含锗层例如包括锗、硅锗、氧化锗、氧化锗或其他合适的材料。以此方式，本发明的半导体器件得以获得较佳的功能和性能。
在阅读了在以下各种附图中示出的优选实施例的详细描述之后，本发明的目的对于本领域技术人员来说无疑将变得显而易见。
附图说明
图1-11示出了根据本发明的第一优选实施例的半导体器件的形成方法的示意图，其中：
图1示出了形成有源区之后的半导体器件的俯视图；
图2示出了沿着图1中的剖面线A-A’截取的剖视图；
图3示出了形成应力层之后的半导体器件的剖视图；
图4示出了形成浅沟槽隔离之后的半导体器件的剖视图；
图5示出了形成沟槽后的半导体器件的俯视图；
图6示出了沿着图5中的剖面线A-A’截取的剖视图；
图7示出了沿着图5中的剖面线B-B’截取的剖视图；
图8示出了施行氧化制作工艺之后的半导体器件的剖视图；
图9示出了形成栅极线之后的半导体器件的俯视图；
图10示出了沿着图9中的剖面线A-A’截取的剖视图；
图11示出了沿着图9中的剖面线B-B’截取的剖视图；
图12-13是示出根据本发明的第二优选实施例的形成半导体器件的方法的示意图，其中：
图12示出了在形成浅沟槽隔离之后的半导体器件的剖视图；
图13示出了形成沟槽之后的半导体器件的剖视图；
图14示出了形成沟槽之后的半导体器件的另一剖视图；
图15示出了根据本发明的第三优选实施例的半导体器件的形成方法的示意图。
其中，附图标记说明如下：
100 衬底
101 最顶表面
102 沟槽
105 沟槽
105a 暴露侧壁
105b 暴露底壁
110 鳍片
115 鳍片
130 应力层
150 浅沟槽隔离
150a 浅沟槽隔离
151 第一绝缘层
152 氧化物层
153 第二绝缘层
155 浅沟槽隔离
155a 浅沟槽隔离
155b 浅沟槽隔离
170 氧化物层
170a 氧化物层
171 氧化物层
171a 氧化物层
173 氧化物层
190 栅极结构
190a 栅极结构
191 栅极电介质层
193 栅极电极层
210 覆盖层
300 半导体器件
500 半导体器件
D1 方向
D2 方向
G1 距离
G2 距离
H1 高度
H2 高度
T1 厚度
T2 厚度
T3 厚度
T4 厚度
具体实施方式
为了更好地理解本发明，将于下文中详细描述优选实施例。本发明的优选实施例在附图中用编号的元件示出。此外，在不脱离本发明的精神的情况下，于下文中描述的不同实施例中的技术特征可以彼此替换、重新组合或混合以构成另一实施例。
图1-11示出了根据本发明的优选实施例的半导体器件的形成方法，其中图1、5、9分别示出了形成过程中的半导体器件的俯视图，其他附图分别示出了形成过程中的半导体器件的截面图。首先，如图1-2所示，提供诸如硅衬底或含硅衬底的衬底100，并且在衬底100上形成多个鳍片110，每个鳍片110从衬底100的最顶表面101突出。换句话说，尽管多个鳍片110和衬底100是一体成形，但是衬底100的最顶表面101仍可以视为是多个鳍片110和衬底100之间的界面(例如图1中所示的虚线)。
在一实施例中，通过自对准双重图案化(SADP)制作工艺或自对准反向双图案化(SARP)制作工艺可以形成多个鳍片110，其中首先在体硅衬底(图中未示出)上通过使用光刻和蚀刻工艺形成多个心轴(图中未示出)，然后在每个所述心轴的侧壁上形成间隙壁(图中未示出)，并且移除所述心轴，并且使用所述间隙壁作为掩模来图案化体硅衬底，从而形成如图2所示的多个沟槽102，以同时定义多个鳍片110。或者，形成多个鳍片110也可以通过首先在衬底100上形成图案化掩模(图中未示出)以部分覆盖衬底100的最顶表面101，随后通过所述图案化掩模在衬底100上执行外延工艺，从而在衬底100暴露的最顶表面101上形成半导体层(图中未示出)，其中所述半导体层作为相应的多个鳍片。
在一实施例中，每个鳍片110优选地彼此互相平行，并且经由如图1所示的俯视图于方向D1延伸，其中方向D1与x方向或y方向(例如图1所示的方向D2)具有夹角θ，但是不限于此。此外，如图1-2所示，沟槽102可以包括于方向D2的不同距离比例G1/G2，使得一些的鳍片110可以彼此以相对较小的距离G1互相间隔，而另一些的鳍片110可以彼此以间隔相对较大的距离G2互相间隔。然而，在另一实施例中，基于实际的产品需求，每个鳍片110也可以彼此以相同的距离(图中未示出)互相间隔。
如图3所示，接下来例如通过沉积工艺或外延生长工艺在多个鳍片110的表面和衬底100的最顶表面101上形成应力(材料)层130。优选地，应力(材料)层130包括可产生适当应力以及较佳的晶格结构的含锗层，其中所述含锗层例如包括锗、硅锗等，但不限于此。举例来说，应力(材料)层130可以包括硅锗或锗，而衬底100和多个鳍片110包括硅，从而改善衬底100和鳍片110的晶格结构。然而，在其他实施例中，应力(材料)层130可以包括例如碳化物、碳化硅等用于产生适当应力和改善晶格结构的其他材料。此外，应力(材料)层130相对于衬底100包括相对较小的厚度T1，例如厚度T1可以是大约1埃到10纳米，但是不限于此。
然后，如图4所示，形成浅沟槽隔离150在衬底100上以覆盖应力(材料)层130，其中浅沟槽隔离150围绕每个鳍片110。在一实施例中，浅沟槽隔离150可以通过至少一沉积工艺和一平坦化工艺形成，其中，第一绝缘材料层(图中未示出)可以优先沉积在衬底100上，以至少填充具有相对较小的距离G1的沟槽102，接下来可以在所述第一绝缘材料层上沉积第二绝缘材料层(图中未示出)，以填充具有相对较大的距离G2的沟槽102，并且可以执行回蚀工艺或化学机械抛光/平坦化工艺，以去除所述第二绝缘材料层和设置在多个鳍片110的最顶表面上的所述第一绝缘材料层，从而形成如图4所示与鳍片110的最顶表面齐面的浅沟槽隔离150。本领域的技术人员应该充分认识到，基于实际的产品需求，浅沟槽隔离150也可以通过例如原子层沉积(ALD)工艺或原位蒸汽生成(ISSG)工艺的其他工艺来形成。
所述第一绝缘材料层和所述第二绝缘材料层例如包括诸如氧化硅、氮化硅、氮氧化硅或碳氮化硅的电介质材料，并且所述第一绝缘材料层和所述第二绝缘材料层的材料可选地彼此相同或不同。优选地，所述第一绝缘材料层和所述第二绝缘材料层的材料不同，例如分别包括但不限于氧化硅和氮化硅。因此，设置在具有相对较大的距离G2的沟槽102内的浅沟槽隔离150可以具有多层结构，所述多层结构包括从底部到顶部堆叠的第一绝缘层(包括氧化硅)151和第二绝缘层(包括氮化硅)153，并且设置在具有相对较小的距离G1的沟槽102内的浅沟槽隔离150可以具有如图4所示的仅包括第一绝缘层151的单层结构。然而，在另一实施例中，沟槽102也可以填充具有不同密度的相同电介质材料或更多样的电介质材料，以形成具有部分多层结构和部分单层结构的浅沟槽隔离。
接下来，如图5-7所示，于方向D2形成至少一个沟槽105，以与多个鳍片110交叉。本领域技术人员应当轻易地理解到，沟槽105的精确数量可以基于实际产品需求而有所不同，例如但是不限于如图5所示的五个。在一实施例中，每个沟槽105于方向D2彼此平行，以同时穿透在方向D1延伸的多个鳍片110，且如果从图5所示的俯视图来看，每个鳍片110可以同时被两个沟槽105穿透，但不限于此。形成沟槽105可以通过首先在衬底100上提供掩模(图中未示出)，所述掩模具有至少一个开口(图中未示出)，其中所述开口部分暴露多个鳍片110和浅沟槽隔离150，再施行至少一蚀刻工艺以部分去除多个鳍片110和浅沟槽隔离150的暴露部分，从而形成沟槽105。因此，每个沟槽105可以同时穿过浅沟槽隔离150和多个鳍片110，以形成多个鳍片115和浅沟槽隔离155，其两者在沟槽105内具有如图5-6所示的降低的高度。如图7所示，多个鳍片115由多个鳍片110的蚀刻部分形成，并且鳍片115的最大高度H1明显小于鳍片110的最大高度H2，其中鳍片115和鳍片110的高度H1、高度H2可视为鳍片115和鳍片110的最顶表面分别与衬底100的最顶表面101之间的距离。
值得注意的是，在蚀刻工艺期间，因为蚀刻速率会基于多个鳍片110和浅沟槽隔离150的材料而有所不同，所以多个鳍片110和浅沟槽隔离150可能存在不同的蚀刻程度。因此，位于多个鳍片115和浅沟槽隔离155的每个沟槽105的底壁可能不齐面，例如，如图6所示，多个鳍片115的最顶表面可以相对高于浅沟槽隔离155的最顶表面。还应注意，设置在多个鳍片110的暴露部分上的应力(材料)层130也在蚀刻过程中被去除，从而形成直接暴露每个鳍片115的最顶表面的应力层130，如图6所示。换句话说，在蚀刻工艺之后，如图7所示，应力层130覆盖每个鳍片110的最顶表面和侧表面，并且如图6所示，应力层130仅覆盖每个鳍片115的侧表面，且位于鳍片110内的每个沟槽105的部份具有暴露侧壁105a和暴露底壁105b(即每个鳍片115的最顶表面)。
承上，如图8所示，对多个鳍片110和多个鳍片115的所有暴露表面施行例如ALD工艺或ISSG工艺的氧化工艺，以形成氧化物层170。准确地说，氧化物层170是通过同步消耗下面的暴露表面而形成的，因此设置在每个鳍片115的侧表面上且直接与应力层130接触的部分的氧化物层171可以包括与应力层130相同的元素。例如，虽然应力层130包括硅锗或锗，且部分的氧化物层171可以包括氧化硅锗(SiGeOx)或氧化锗(GeOx)，但是不限于此。另一方面，设置在每个鳍片115的最顶表面上并且与多个鳍片115直接接触的另一部分的氧化物层173可以包括与多个鳍片115相同的元素，例如包括氧化硅(SiOx)，而多个鳍片115包括但不限于硅或含硅材料。同样地，尽管图8中未示出，但是设置在每个鳍片110的最顶表面上的另一部分的氧化物层171(图8中未示出，但在图11中示出)也可以包括与下面应力层130相同的元素，且其材料因此可以是硅锗氧化物或锗氧化物；并且设置在每个沟槽105的暴露侧壁105a上的另一部分的氧化物层173(图8中未示出，但是图11中示出)也可以包括与多个鳍片110相同的元素，因此其材料可以是但不限于氧化硅。
需注意的是，由于不同部分的氧化物层170(即氧化物层171的所述部分和氧化物层173的所述另一部分)之间的材料差异，在不同部分之间的氧化物层170可以包括不同的厚度，例如部分的氧化物层171(例如包括氧化锗或氧化硅)的厚度T2相较大于另一部分的氧化物层173(例如包括氧化硅)的厚度T3，但不限于此。此外，在氧化工艺之后，下面的应力层130因此可以在不同部分中包括不同的元素浓度。例如，如果应力层130包括硅锗或锗，则应力层130的各个部分在氧化工艺之后可以包括不同的锗浓度，其中设置在氧化物层170下方的应力层130(即氧化物层171的部分)相对于设置在浅沟槽隔离155下方的应力层130具有相对较低的锗浓度。
此后，如图9-11所示，在沟槽105内形成至少一个栅极结构190以填充沟槽105的底部，然后在栅极结构190上形成覆盖层210以填充沟槽105的剩余部分。本领域技术人员应当轻易地认识到，栅极结构190的精确数量可以与沟槽105的实际数量一致，例如但是不限于如图9所示的五个。如图10-11所示，每个栅极结构190于方向D2延伸以跨过多个鳍片115和浅沟槽隔离155，并且还包括在每个沟槽105内从底部到顶部堆叠的栅极电介质层191和栅极电极层193。在一实施例中，可以通过在衬底100上共形地形成电介质层(图中未示出，例如包括氧化硅、氮化硅或其他合适的电介质材料)以至少覆盖每个沟槽105的表面，接着形成导电层(图中未示出)在电介质层上以至少填充每个沟槽105来形成栅极结构190，在导电层例如包括例如钨、铝或铜的低电阻金属的情况下，执行回蚀刻工艺以部分去除填充在每个沟槽105中的导电层和电介质层，从而形成栅极电介质层191和栅极电极层193，然后，在栅极结构190上形成覆盖层210以填充每个沟槽105。
通过这些工艺，获得了根据本发明的优选实施例的半导体器件300，其包括了分别嵌入多个鳍片110和浅沟槽隔离150之中以表现如埋藏式栅极线的多条栅极线(即栅极结构190)。此外，在获得如图9-11所示的结构之后，多条导线(图中未示出)和至少一个电容(图中未示出)可以进一步形成在多个鳍片110的最顶表面上，半导体器件300可以因此作为类似动态随机存取存储(DRAM)器件的存储器件，其中每个栅极结构190的功能类似于字线(WL)，每个导线的功能类似于位线(BL)，以用于在操作期间在动态随机存取存储器阵列中接收和传送信号。然而，在另一实施例中，其他有源元件也可以在后续工艺中形成在多个鳍片110上，半导体器件300因此可以作为其他半导体存储器件来执行各种功能或性能。
进一步参照图11，根据本发明的优选实施例的半导体器件300包括穿过多个鳍片110和浅沟槽隔离150的至少一个沟槽105，以及掩埋在至少一个沟槽105的底部，以跨过降低高度的多个鳍片115和浅沟槽隔离155的至少一个栅极线(即栅极结构190)。从图11所示的剖视图可以看出，多个鳍片110设置在多个鳍片115的两侧，且多个鳍片110、115都被浅沟槽隔离150包围，多个鳍片110的最大高度H2大于多个鳍片115的最大高度H1。准确地说，所述至少一条栅极线包括从底部到顶部堆叠的栅极电介质层191和栅极电极层193，其中栅极电介质层191设置在多个鳍片115和栅极电极层193之间，并且栅极电介质层191可以包括通过图11的剖视图所示的U形结构。此外，半导体器件300包括设置在多个鳍片115的侧表面和衬底100的最顶表面101上的应力层130。应力层130优选包括含锗层，其可以产生适当的应力以及较佳的晶格结构，并且含锗层优选地包括例如包括锗、硅锗等的不同于衬底100的材料。以这种方式，至少一条栅极线的沟道因此可以获得合适的应力和较佳的晶格结构，从而提高驱动电流的电子迁移率和性能。此外，如图11所示，应力层130也设置在多个鳍片110的最顶表面和侧表面上，因为应力层130的形成优先于浅沟槽隔离150的形成，并且应力层130内的锗浓度可以因不同的分布部分而不同，例如在上部具相对较低的浓度和在底部具相对较高的浓度或没有任何残留。
此外，半导体器件300还包括氧化物层170，该氧化物层170通过同步消耗其下面的暴露表面而形成，例如应力层130或多个鳍片110、115的暴露表面。因此，部份的氧化物层171也可以包括锗，并且其设置在多个鳍片115的侧表面以及多个鳍片110的最顶表面上，以具有如图11所示的L形结构。另一方面，氧化物层173的另一部分也可以包括硅，并且其设置在多个鳍片115的最顶表面(也称为沟槽105的底壁)以及沟槽105的侧壁上，以在每个沟槽105内的栅极结构190和多个鳍片110、115之间形成U形结构，如图10-11所示。以此方式，不同部分的氧化物层170(即氧化物层171的所述部分和氧化物层173的所述另一部分)可以包括不同的材料以及不同的厚度T2、T3。在一实施例中，部分的氧化物层171可以包括硅锗氧化物或锗氧化物，并且另一部分的氧化物层173可以包括但不限于硅氧化物。
本领域技术人员应当轻易地认识到，本发明中的半导体器件及其形成方法不限于上述实施例，并且还可以包括其他示例或变化。以下说明书将详细描述本发明中的半导体器件及其形成方法的不同实施例。为了简化描述，以下说明书将详细说明不同实施例之间的相异之处，相同的特征则不再赘述。为了容易地比较实施例之间的差异，以下每个实施例中相同的部件用相同的符号标记。
请参考图12-13，其示出了根据本发明的第二优选实施例的半导体器件的形成方法。本实施例的先前步骤与前述第一优选实施例的先前步骤基本相同，容不再赘述。前述第一优选实施例和本实施例之间的区别在于，本实施例的部分的浅沟槽隔离150a包括三层结构，其中所述三层结构包括氧化物层152、第一隔离层151和第二隔离层153。如图12所示，氧化物层152通过ALD工艺或ISSG工艺形成，并且消耗和氧化应力层130内的至少一部分元素(例如锗、硅锗)以形成氧化物层152(例如包括锗、硅锗)。之后，通过部分去除多个鳍片110和浅沟槽隔离150a(包括氧化物层152、第一隔离层151和第二隔离层153)来形成沟槽105，并且由此形成如图13所示的高度减低的多个鳍片115和浅沟槽隔离155a。然后，类似于前述第一优选实施例的图7-11，可以在后续工艺中进一步形成氧化物层170和栅极结构190以跨越多个鳍片115。然而，在另一实施例中，氧化物层152和隔离层(包括第一隔离层151和第二隔离层153)在形成沟槽105时可以具有不同的蚀刻程度，因此，形成多个鳍片115和浅沟槽隔离155b，其中氧化物层152保留在多个鳍片155的整个侧表面上，以从如图14所示的第一隔离层151和第二隔离层153的最顶表面部分突出。在另一实施例中，在随后的氧化工艺中形成的氧化物层(图中未示出)可以设置在氧化物层152上，氧化物层152从第一隔离层151和第二隔离层153的最顶表面突出，并且可以可选地与氧化物层152结合。
由此，在本实施例中形成的半导体器件包括含锗层(例如应力层130、氧化物层171或氧化物层152)，含锗层设置在多个鳍片115的侧表面上，以向沟道提供适当的应力和改善的晶格结构。然后，允许本实施例的半导体器件获得更大的电子迁移率，实现较佳的功能和性能。
请参考图15，其示出了根据本发明第三优选实施例的半导体器件500的形成方法。本实施例的先前步骤与前述第一优选实施例的先前步骤基本相同，容不再赘述。前述第一优选实施例和本实施例之间的区别在于，本实施例中的部分的氧化物层171a通过完全消耗和氧化下面的应力层130而形成，从而获得更大厚度的T4。因此，如图15所示，本实施例的氧化物层170a包括直接设置在多个鳍片115的最顶表面上的第一部分(即氧化物层173)和直接设置在多个鳍片115的侧表面上的第二部分(即氧化物层171a)，其中第一部分173和第二部分171a分别包括不同的材料和厚度T3、T4。在本实施例中，第一部分173例如包括氧化硅，第二部分171a例如包括氧化锗或氧化硅，但不限于此。随后，形成栅极电极层193以填充沟槽105的底部，然后在栅极电极层193上形成覆盖层210以填充沟槽105的剩余部分。然后，栅极电极层193和氧化物层170a可以一起形成栅极结构190a。换句话说，在本实施例中省略了前述第一优选实施例的栅极电介质层191，并且在本实施例中形成的氧化物层170a设置在栅极电极层193和多个鳍片115之间，即可作为栅极结构190a的栅极电介质层。
由此，在本实施例中形成的半导体器件500还包括含锗层(例如氧化物层171a)，含锗层设置在多个鳍片115的侧表面上，以向沟道提供适当的应力和改善的晶格结构。然后，允许本实施例的半导体器件500获得更大的电子迁移率，实现较佳的功能和性能。
总的来说，本发明的半导体器件包括设置在多个鳍片的侧表面上的含锗层，且栅极线跨过多个鳍片，含锗层对其沟道产生适当的应力和较佳的晶格结构。含锗层例如包括锗、硅锗、氧化锗(GeOx)、氧化硅锗(SiGeOx)或其他合适的材料，因此，使本发明的半导体器件获得更大的电子迁移率，从而获得较佳的功能和性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (20)
1.一种半导体器件，包括:
衬底，具有从所述衬底突出的多个第一鳍片；
栅极线，跨越所述多个第一鳍片且包括：
栅极电极层；以及
栅极电介质层，设置在所述栅极电极层和所述多个第一鳍片之间；以及
应力层，仅设置在所述多个第一鳍片的侧表面上和所述衬底的最顶表面上，其中所述应力层的材料不同于所述多个第一鳍片的材料。
2.根据权利要求1所述的半导体器件，还包括位于所述栅极线和所述多个第一鳍片之间的氧化物层，其中所述氧化物层包括第一部分和第二部分，所述第一部分设置在所述多个第一鳍片的所述最顶表面上，所述第二部分设置在所述多个第一鳍片的所述侧表面上。
3.根据权利要求2所述的半导体器件，其中所述第一部分和所述第二部分包括不同的材料。
4.根据权利要求2所述的半导体器件，其中所述第一部分和所述第二部分包括不同的厚度。
5.根据权利要求2所述的半导体器件，其中所述第二部分直接接触设置在所述多个第一鳍片的所述侧表面上的所述应力层，并且所述第一部分直接接触所述多个第一鳍片。
6.根据权利要求2所述的半导体器件，其中所述第二部分包括与所述应力层相同的元素。
7.根据权利要求1所述的半导体器件，还包括从所述衬底突出的所述多个第二鳍片，其中所述多个第二鳍片的最大高度大于所述多个第一鳍片的最大高度。
8.根据权利要求7所述的半导体器件，还包括围绕所述多个第一鳍片和所述多个第二鳍片的浅沟槽隔离，其中所述浅沟槽隔离位于设置在所述衬底的所述最顶表面上的所述应力层上。
9.根据权利要求6所述的半导体器件，其中所述应力层包括硅锗或锗。
10.一种形成半导体器件的方法，包括:
提供衬底，所述衬底具有从所述衬底突出的多个第一鳍片；
仅在所述多个第一鳍片的侧表面上和所述衬底的最顶表面上形成应力层，其中所述应力层的材料不同于所述多个第一鳍片的材料；以及
形成跨越所述多个第一鳍片的栅极线，所述栅极线包括栅极电极层和栅极电介质层，所述栅极电介质层设置在所述多个第一鳍片和所述栅极电极层之间的栅极电介质层。
11.根据权利要求10所述的形成半导体器件的方法，还包括：
形成从所述衬底突出的所述多个第二鳍片；
在所述多个第二鳍片的表面上形成应力材料层；以及
在形成所述应力材料层之后，进行蚀刻工艺去除部分所述多个第二鳍片，以形成沟槽，其中所述多个第一鳍片形成在所述沟槽内。
12.根据权利要求11所述的形成半导体器件的方法，其中所述蚀刻工艺还包括去除设置在所述多个第二鳍片的所述最顶表面上的所述应力材料层，以形成所述应力层。
13.根据权利要求11所述的形成半导体器件的方法，还包括：
在形成所述应力材料层之后，在所述应力材料层上形成浅沟槽隔离以包围所述多个第二鳍片。
14.根据权利要求13所述的形成半导体器件的方法，其中在形成所述浅沟槽隔离之后，在所述沟槽内形成栅极线。
15.根据权利要求10所述的形成半导体器件的方法，还包括通过原子层沉积工艺或原位蒸汽生成工艺以形成氧化物层，其中所述氧化物层形成在所述栅极线和所述多个第一鳍片之间。
16.根据权利要求15所述的形成半导体器件的方法，其中所述氧化物层还包括第一部分和第二部分，所述第一部分设置在所述多个第一鳍片的最顶表面上以直接接触所述多个第一鳍片，且所述第二部分设置在所述多个第一鳍片的侧表面上以直接接触设置在所述多个第一鳍片的所述侧表面上的应力层。
17.根据权利要求16所述的形成半导体器件的方法，其中所述第一部分和所述第二部分包括不同的材料，以及所述第二部分包括与所述应力层相同的元素。
18.一种半导体器件，包括:
衬底，具有从所述衬底突出的多个第一鳍片；
栅极线，设置在所述衬底上，跨过所述多个第一鳍片且包括：
栅极电极层；以及
栅极电介质层，设置在所述栅极电极层和所述多个第一鳍片之间，
其中所述栅极电介质层包括第一部分和第二部分，所述第一部分设置在所述多个第一鳍片的最顶表面上，所述第二部分设置在所述多个第一鳍片的侧表面上，并且所述第二部分包括氧化硅锗或氧化锗。
19.根据权利要求18所述的半导体器件，其中所述第一部分和所述第二部分包括不同的厚度。
20.根据权利要求18所述的半导体器件，还包括：
多个第二鳍片突出于所述衬底，其中所述多个第二鳍片的最大高度大于所述多个第一鳍片的最大高度；以及
浅沟槽隔离，围绕所述多个第一鳍片和所述多个第二鳍片。
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