KR20230158993A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20230158993A
KR20230158993A KR1020220058801A KR20220058801A KR20230158993A KR 20230158993 A KR20230158993 A KR 20230158993A KR 1020220058801 A KR1020220058801 A KR 1020220058801A KR 20220058801 A KR20220058801 A KR 20220058801A KR 20230158993 A KR20230158993 A KR 20230158993A
Authority
KR
South Korea
Prior art keywords
pattern
active
bit line
disposed
word line
Prior art date
Application number
KR1020220058801A
Other languages
English (en)
Inventor
이기석
김근남
박석한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220058801A priority Critical patent/KR20230158993A/ko
Priority to US18/101,613 priority patent/US20230371243A1/en
Priority to EP23160193.1A priority patent/EP4277449A1/en
Priority to TW112108725A priority patent/TW202410478A/zh
Priority to CN202310405272.9A priority patent/CN117062436A/zh
Publication of KR20230158993A publication Critical patent/KR20230158993A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

집적도 및 전기적 특성이 향상된 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 기판 상의 페리 게이트 구조체, 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인, 페리 게이트 구조체 상에 비트 라인과 인접하여 배치되고, 제1 방향으로 연장된 쉴딩 구조체, 비트 라인 및 쉴딩 구조체 상에, 제2 방향으로 연장된 제1 워드 라인, 비트 라인 및 쉴딩 구조체 상에 제2 방향으로 연장되고, 제1 워드 라인과 제1 방향으로 이격된 제2 워드 라인, 비트 라인 상에 배치되고, 제1 워드 라인 및 제2 워드 라인 사이에 배치된 제1 활성 패턴 및 제2 활성 패턴, 및 제1 활성 패턴 및 제2 활성 패턴과 연결된 컨택 패턴들을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구된다.
2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 채널이 수직 방향으로 연장되는 수직 채널 트랜지스터를 포함하는 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하려는 과제는, 집적도 및 전기적 특성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 집적도 및 전기적 특성이 향상된 반도체 메모리 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 기판 상의 페리 게이트 구조체, 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인, 페리 게이트 구조체 상에 비트 라인과 인접하여 배치되고, 제1 방향으로 연장된 쉴딩 구조체, 비트 라인 및 쉴딩 구조체 상에, 제2 방향으로 연장된 제1 워드 라인, 비트 라인 및 쉴딩 구조체 상에 제2 방향으로 연장되고, 제1 워드 라인과 제1 방향으로 이격된 제2 워드 라인, 비트 라인 상에 배치되고, 제1 워드 라인 및 제2 워드 라인 사이에 배치된 제1 활성 패턴 및 제2 활성 패턴, 및 제1 활성 패턴 및 제2 활성 패턴과 연결된 컨택 패턴들을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 기판 상의 페리 게이트 구조체, 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인, 페리 게이트 구조체 상에 비트 라인과 인접하여 배치되고, 제1 방향으로 연장된 쉴딩 도전 패턴, 비트 라인 상에 배치되고, 제1 방향으로 대향된 제1 측벽 및 제2 측벽과, 수직 방향으로 대향된 제1 면 및 제2 면을 포함하는 활성 패턴으로, 활성 패턴의 제1 면은 비트 라인과 연결된 활성 패턴, 활성 패턴의 제1 측벽 상에 배치되고, 제2 방향으로 연장된 워드 라인, 및 활성 패턴 상에 배치되고, 활성 패턴의 제2 면과 연결된 컨택 패턴을 포함하고, 비트 라인은 제1 방향으로 연장된 장측벽과, 제2 방향으로 연장된 단측벽을 포함하고, 쉴딩 도전 패턴은 비트 라인의 장측벽을 따라 연장된 연장 부분과, 비트 라인의 단측벽을 따라 연장된 연결 부분을 포함하고, 쉴딩 도전 패턴의 연결 부분의 적어도 일부에서, 쉴딩 도전 패턴의 제1 방향으로의 폭은 기판에서 멀어짐에 따라 증가한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 기판 상의 페리 게이트 구조체, 페리 게이트 구조체 상에, 제1 방향으로 연장되는 비트 라인들, 페리 게이트 구조체 상에, 제2 방향으로 인접하는 비트 라인들 사이에 배치되는 쉴딩 도전 패턴, 비트 라인 상에서 제1 방향을 따라 교대로 배치된 제1 및 제2 활성 패턴들, 비트 라인 및 쉴딩 도전 패턴 상에 배치되고, 서로 인접하는 제1 및 제2 활성 패턴 사이에서 제2 방향으로 연장되는 백 게이트 전극들, 제1 활성 패턴들과 인접하게 각각 배치되고, 제2 방향을 연장되는 제1 워드 라인들, 제2 활성 패턴들과 인접하게 각각 배치되고, 제2 방향으로 연장되는 제2 워드 라인들, 제1 및 제2 활성 패턴들에 각각 연결된 컨택 패턴들, 및 컨택 패턴들에 각각 연결된 데이터 저장 패턴들을 포함하고, 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 페리 게이트 구조체의 일부는 기판의 셀 어레이 영역 상에 배치된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 메모리 장치 제조 방법의 일 태양은 반도체 기판, 매립 절연층, 및 활성층을 포함하는 제1 기판을 제공하고, 활성층 내에 제1 방향으로 연장되는 백 게이트 전극을 형성하고, 활성층을 패터닝하여 백 게이트 전극 양측에서 매립 절연층 상에 제1 및 제2 활성 패턴들을 형성하고, 백 게이트 전극의 양측에서 매립 절연층 상에 제1 워드 라인 및 제2 워드 라인을 형성하고, 제1 활성 패턴은 제1 워드 라인 및 백 게이트 전극 사이에 배치되고, 제2 활성 패턴은 제2 워드 라인 및 백 게이트 전극 사이에 배치되고, 제1 및 제2 활성 패턴들의 상에, 제1 및 제2 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하고, 제2 기판 상에 페리 게이트 구조체를 형성하고, 비트 라인들과 페리 게이트 구조체가 마주보도록 제1 기판 및 제2 기판을 본딩하고, 제1 기판의 반도체 기판 및 매립 절연층을 제거하여, 제1 및 제2 활성 패턴들을 노출시키고, 제1 및 제2 활성 패턴들 상에, 컨택 패턴들을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 셀 어레이 영역의 평면도이다.
도 3은 도 2의 A - A 및 B - B를 따라 절단한 단면도이다.
도 4는 도 2의 C - C 및 D - D를 따라 절단한 단면도이다.
도 5 내지 도 21은 각각 도 3의 P 부분을 확대한 도면들이다.
도 22 내지 도 25는 각각 도 4의 Q 부분을 확대한 도면들이다.
도 26은 도 2의 워드 라인이 페리 회로 영역에서 라우팅된 모양을 설명하기 위한 예시적인 도면이다.
도 27은 도 2의 비트 라인 및 쉴딩 도전 패턴이 페리 회로 영역에서 라우팅된 모양을 설명하기 위한 예시적인 도면이다.
도 28 내지 도 32는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 33 내지 도 103은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 셀 어레이 영역의 평면도이다. 도 3은 도 2의 A - A 및 B - B를 따라 절단한 단면도이다. 도 4는 도 2의 C - C 및 D - D를 따라 절단한 단면도이다. 도 5 내지 도 21은 각각 도 3의 P 부분을 확대한 도면들이다. 도 22 내지 도 25는 각각 도 4의 Q 부분을 확대한 도면들이다. 도 26은 도 2의 워드 라인이 페리 회로 영역에서 라우팅된 모양을 설명하기 위한 예시적인 도면이다. 도 27은 도 2의 비트 라인 및 쉴딩 도전 패턴이 페리 회로 영역에서 라우팅된 모양을 설명하기 위한 예시적인 도면이다.
참고적으로, 도 4는 도 1의 셀 어레이 영역과 경계를 이루는 주변 회로 영역의 단면도를 포함한다. 도 4에 포함된 주변 회로 영역의 단면도는 비트 라인을 비트 라인이 연장된 방향으로 절단한 단면도일 수 있다. 즉, 도 4에서, C - C 및 D - D의 단면도는 제1 방향(D1)으로 절단한 도면이고, 주변 회로 영역(PCR)의 단면도는 제2 방향(D2)으로 절단한 도면일 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 셀들을 포함할 수 있다.
도 1 내지 도 27을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 페리 게이트 구조체(PG)와, 비트 라인(BL)들과, 워드 라인(WL1, WL2)들과, 백 게이트 전극(BG)들과, 쉴딩 도전 패턴(SL)과, 활성 패턴(AP1, AP2)들과, 데이터 저장 패턴(DSP)들을 포함할 수 있다.
기판(100)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 포함할 수 있다. 셀 어레이 영역(CAR)의 기판(100) 상에, 메모리 셀들이 배치될 수 있다.
기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
페리 게이트 구조체(PG)는 기판(100) 상에 배치될 수 있다. 페리 게이트 구조체(PG)는 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)에 걸쳐 배치될 수 있다. 다르게 설명하면, 페리 게이트 구조체(PG)의 일부는 기판(100)의 셀 어레이 영역(CAR)에 배치되고, 페리 게이트 구조체(PG)의 나머지는 기판(100)의 주변 회로 영역(PCR)에 배치될 수 있다.
페리 게이트 구조체(PG)는 센싱 트랜지스터, 전송 트랜지스터 및 구동 트랜지스터 등에 포함될 수 있다. 예를 들어, 센싱 트랜지스터에 포함된 페리 게이트 구조체(PG)는 셀 어레이 영역(CAR)의 기판(100) 상에 배치될 수 있지만, 이에 제한되는 것은 아니다. 셀 어레이 영역(CAR)의 기판(100) 상에 배치되는 주변 회로의 트랜지스터 종류는 반도체 메모리 장치의 설계 배치에 따라 달라질 수 있음은 물론이다.
페리 게이트 구조체(PG)는 페리 게이트 절연막(215)과, 페리 게이트 도전 패턴(223)과, 페리 게이트 마스크 패턴(225)를 포함할 수 있다. 페리 게이트 절연막(215)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 절연막, 또는 이들의 조합을 포함할 수 있다. 고유전율 절연막은 예를 들어, 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 페리 게이트 도전 패턴(223)은 도전 물질을 포함할 수 있고, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질(Two-dimensional(2D) material) 및 금속 중 적어도 하나를 포함할 수 있다. 페리 게이트 마스크 패턴(225)은 절연 물질로 이뤄진다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 2차원 물질은 금속성 물질 및/또는 반도체 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있고, 예를 들어, 그래핀(graphene), 몰리브덴 이황화물(MoS2), 몰리브덴 디셀레나이드(MoSe2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 상술한 2차원 물질은 예시적으로 열거되었을 뿐이므로, 본 발명의 반도체 메모리 장치에 포함될 수 있는 2차원 물질은 상술한 물질에 의해 제한되지 않는다.
제1 페리 하부 절연막(227) 및 제2 페리 하부 절연막(228)은 기판(100) 상에 배치된다. 제1 페리 하부 절연막(227) 및 제2 페리 하부 절연막(228)은 각각 절연 물질로 이뤄질 수 있다.
페리 배선 라인(241a) 및 페리 컨택 플러그(241b)는 제1 페리 하부 절연막(227) 및 제2 페리 하부 절연막(228)에 배치될 수 있다. 페리 배선 라인(241a) 및 페리 컨택 플러그(241b)는 서로 다른 막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 사이의 경계는 구분되지 않을 수도 있다. 페리 배선 라인(241a) 및 페리 컨택 플러그(241b)는 각각 도전 물질을 포함한다.
제1 페리 상부 절연막(261) 및 제2 페리 상부 절연막(262)은 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 상에 배치될 수 있다. 제1 페리 상부 절연막(261) 및 제2 페리 상부 절연막(262)은 각각 절연 물질로 이뤄질 수 있다. 도시된 것과 달리, 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 상에 단일막으로 이뤄진 페리 상부 절연막이 배치될 수 있음은 물론이다.
본딩 절연막(263)은 제2 페리 상부 절연막(262) 상에 배치된다. 본딩 절연막(263)은 웨이퍼를 접합하는데 사용될 수 있다. 본딩 절연막(263)은 예를 들어, 실리콘 탄질화물(SiCN)을 포함할 수 있다.
비트 라인(BL)들은 페리 게이트 구조체(PG) 상에 배치된다. 좀 더 구체적으로, 비트 라인(BL)들은 본딩 절연막(263) 상에 배치된다.
비트 라인(BL)는 제2 방향(D2)으로 길게 연장될 수 있다. 인접하는 비트 라인(BL)은 제1 방향(D1)으로 이격될 수 있다. 비트 라인(BL)은 제2 방향(D2) 으로 연장된 장측벽(163LW)과, 제1 방향(D1)으로 연장된 단측벽(163SW)을 포함한다.
각각의 비트 라인(BL)은 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장될 수 있다. 각각의 비트 라인(BL)의 단부는 주변 회로 영역(PCR) 상에 배치될 수 있다. 비트 라인(BL)의 일부는 주변 회로 영역(PCR)과 중첩되는 위치에 배치될 수 있다.
각각의 비트 라인(BL)은 차례로 적층된 폴리 실리콘 패턴(161), 금속 패턴(163) 및 비트 라인 마스크 패턴(165)을 포함할 수 있다. 여기서, 비트 라인 마스크 패턴(165)은 본딩 절연막(263)과 접촉할 수 있다. 도시된 것과 달리, 비트 라인(BL)은 폴리 실리콘 패턴(161) 및 금속 패턴(163) 중 하나를 포함할 수 있다.
비트 라인(BL)은 도전 비트 라인을 포함할 수 있다. 도전 비트 라인은 비트 라인(BL) 중 도전성 물질로 이뤄진 막을 포함한다. 도전 비트 라인은 폴리 실리콘 패턴(161)과 금속 패턴(163)을 포함할 수 있다.
금속 패턴(163)은 도전성 물질을 포함하고, 예를 들어, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다. 비트 라인 마스크 패턴(165)은 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다.
도 4에서, 비트 라인(BL) 중 폴리 실리콘 패턴(161)은 주변 회로 영역(PCR)에 배치되지 않은 것으로 도시되었지만, 이에 제한되는 것은 아니다.
쉴딩 구조체(171, SL, 175)는 페리 게이트 구조체(PG) 상에 배치된다. 쉴딩 구조체(171, SL, 175)는 본딩 절연막(263) 상에 배치되고, 본딩 절연막(263)과 접촉할 수 있다.
쉴딩 구조체(171, SL, 175)는 비트 라인(BL)과 인접하여 배치된다. 셀 어레이 영역(CAR)에서, 쉴딩 구조체(171, SL, 175)는 비트 라인(BL)과 제1 방향(D1)으로 인접하여 배치될 수 있다.
쉴딩 구조체(171, SL, 175)는 제1 방향(D1)으로 인접한 비트 라인(BL) 사이에 배치된다. 쉴딩 구조체(171, SL, 175)는 제2 방향(D2)으로 연장될 수 있다. 쉴딩 구조체(171, SL, 175)는 비트 라인(BL)과 접촉할 수 있다.
쉴딩 구조체(171, SL, 175)는 쉴딩 도전 패턴(SL)과, 쉴딩 절연막(171, 175)를 포함할 수 있다. 쉴딩 절연막(171, 175)은 쉴딩 절연 라이너(171)과, 쉴딩 절연 캡핑막(175)을 포함할 수 있다.
쉴딩 절연막(171, 175)은 쉴딩 도전 패턴(SL)의 둘레를 감쌀 수 있다. 다르게 설명하면, 쉴딩 도전 패턴(SL)은 쉴딩 절연막(171, 175)의 내부에 배치될 수 있다.
쉴딩 도전 패턴(SL)은 연장 부분(SLe)과, 연결 부분(SLc)을 포함할 수 있다. 쉴딩 도전 패턴의 연장 부분(SLe)은 비트 라인의 장측벽(163LW)를 따라 연장될 수 있다. 쉴딩 도전 패턴의 연장 부분(SLe)은 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)으로 인접한 비트 라인(BL) 사이에 배치된 쉴딩 도전 패턴(SL)은 쉴딩 도전 패턴의 연장 부분(SLe)일 수 있다. 도 2 및 도 4에서, 쉴딩 도전 패턴의 연결 부분(SLc)의 적어도 일부에서, 쉴딩 도전 패턴(SL)의 제2 방향(D2)으로의 폭은 기판(100)에서 멀어짐에 따라 증가할 수 있다. 단면도적인 관점에서, 쉴딩 도전 패턴의 연결 부분(SLc)은 뒤집어진 스페이서 모양을 가질 수 있다.
쉴딩 도전 패턴의 연결 부분(SLc)은 비트 라인의 단측벽(163SW)을 따라 연장될 수 있다. 쉴딩 도전 패턴의 연결 부분(SLc)은 제1 방향(D1)으로 연장될 수 있다. 쉴딩 도전 패턴의 연결 부분(SLc)은 제1 방향(D1)으로 인접한 쉴딩 도전 패턴의 연장 부분(SLe)을 연결할 수 있다. 쉴딩 도전 패턴의 연결 부분(SLc)은 쉴딩 도전 패턴의 연장 부분(SLe)과 직접 연결된다.
쉴딩 도전 패턴(SL)은 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연장될 수 있다. 쉴딩 도전 패턴(SL)의 단부는 주변 회로 영역(PCR) 상에 배치될 수 있다. 쉴딩 도전 패턴의 연결 부분(SLc)은 주변 회로 영역(PCR) 상에 배치될 수 있다.
쉴딩 도전 패턴(SL)은 도전성 물질을 포함하고, 예를 들어, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다. 쉴딩 절연 라이너(171)과, 쉴딩 절연 캡핑막(175)은 각각 절연 물질로 이뤄질 수 있다. 쉴딩 절연 라이너(171)과, 쉴딩 절연 캡핑막(175)이 동일한 물질을 포함할 경우, 쉴딩 절연 라이너(171)과, 쉴딩 절연 캡핑막(175) 사이의 경계는 구분되지 않을 수 있다.
쉴딩 구조체(171, SL, 175)가 제1 방향(D1)으로 인접한 비트 라인(BL) 사이에 배치됨으로써, 비트 라인(BL) 간의 커플링 노이즈가 감소될 수 있다.
도 4, 도 22 내지 도 25에서, 쉴딩 도전 패턴(SL)은 제3 방향(D3)으로 대향(opposite)된 제1 면(SL_S1)과, 제2 면(SL_S2)을 포함할 수 있다. 예를 들어, 쉴딩 도전 패턴의 제1 면(SL_S1) 및 쉴딩 도전 패턴의 제2 면(SL_S2)은 쉴딩 도전 패턴의 연장 부분(SLe)에 포함될 수 있다. 비트 라인(BL)의 금속 패턴(163)은 제3 방향(D3)으로 대향된 제1 면(163_S1)과, 제2 면(163_S2)을 포함할 수 있다. 쉴딩 도전 패턴의 제1 면(SL_S1) 및 금속 패턴의 제1 면(163_S1)은 쉴딩 도전 패턴의 제2 면(SL_S2) 및 금속 패턴의 제2 면(163_S2)보다 본딩 절연막(263)에 가깝다. 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다.
도 22에서, 도전 비트 라인의 제3 방향(D3)으로의 높이는 쉴딩 도전 패턴(SL)의 제3 방향(D3)으로의 높이보다 크다. 도 24에서, 도전 비트 라인의 제3 방향(D3)으로의 높이는 쉴딩 도전 패턴(SL)의 제3 방향(D3)으로의 높이보다 작다. 도 22 및 도 24에서, 도전 비트 라인의 제3 방향(D3)으로의 높이는 쉴딩 도전 패턴(SL)의 제3 방향(D3)으로의 높이와 다르다.
도 23에서, 도전 비트 라인의 제3 방향(D3)으로의 높이는 쉴딩 도전 패턴(SL)의 제3 방향(D3)으로의 높이와 동일할 수 있다.
본딩 절연막(263)을 기준으로, 쉴딩 도전 패턴의 제1 면(SL_S1)의 높이는 금속 패턴의 제1 면(163_S1)의 높이보다 클 수도 있고, 작을 수도 있고, 동일할 수도 있다. 본딩 절연막(263)을 기준으로, 쉴딩 도전 패턴의 제2 면(SL_S2)의 높이는 금속 패턴의 제2 면(163_S2)의 높이보다 클 수도 있고, 작을 수도 있고, 동일할 수도 있다.
도 22 및 도 25에서, 쉴딩 도전 패턴의 제1 면(SL_S1)은 오목한 곡면을 갖거나, 평면일 수 있다.
도 27에서, 비트 라인(BL)들과, 쉴딩 도전 패턴(SL)은 셀 어레이 영역(CAR)에서 제3 및 제4 에지 영역들(ER3, ER4)로 연장될 수 있다. 제3 에지 영역(ER3)과, 제4 에지 영역(ER4)은 주변 회로 영역(PCR)에 포함될 수 있다.
평면적인 관점에서, 각각의 비트 라인(BL)은 쉴딩 도전 패턴(SL)에 의해 둘러싸져 있을 수 있다. 쉴딩 도전 패턴의 연장 부분(SLe)의 일부는 셀 어레이 영역(CAR)에 배치될 수 있다. 쉴딩 도전 패턴의 연장 부분(SLe)의 나머지와, 쉴딩 도전 패턴의 연결 부분(SLc)은 제3 및 제4 에지 영역들(ER3, ER4)에 배치될 수 있다.
쉴딩 패턴 컨택 플러그(CT3)는 쉴딩 도전 패턴(SL)과 연결될 수 있다. 비트 라인 컨택 플러그(CT4)는 비트 라인(BL)과 연결될 수 있다. 비트 라인 컨택 플러그(CT4)는 비트 라인(BL) 중 도전 비트 라인(161, 163)과 연결될 수 있다.
쉴딩 패턴 컨택 플러그(CT3) 및 비트 라인 컨택 플러그(CT4)가 배치된 모양은 설명을 위한 예시적인 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 활성 패턴(AP1)들 및 제2 활성 패턴(AP2)들은 각각의 비트 라인(BL) 상에 배치될 수 있다. 제1 활성 패턴(AP1)들 및 제2 활성 패턴(AP2)들은 제2 방향(D2)을 따라 교대로 배치될 수 있다.
제1 활성 패턴(AP1)들은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 패턴(AP1)들은 일정 간격으로 이격될 수 있다. 제2 활성 패턴(AP2)들은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 활성 패턴(AP2)들은 일정 간격으로 이격될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다.
예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 단결정 반도체 물질로 이루어질 수 있다. 일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 단결정 실리콘으로 이루어질 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 방향(D1)으로 길이를 가질 수 있으며, 제2 방향(D2)으로 폭을 갖고, 제3 방향(D3)으로 높이를 가질 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은 실질적으로 균일한 폭을 가질 수 있다. 즉, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 각각은 제1 및 제2 면들(S1, S2)에서 실질적으로 동일한 폭을 가질 수 있다. 또한, 제1 활성 패턴(AP1)의 폭은 제2 활성 패턴(AP2)의 폭과 동일할 수 있다.
제1 활성 패턴(AP1)의 폭 및 제2 활성 패턴(AP2)의 폭은 수 nm 내지 수십 nm일 수 있다. 예들 들어, 제1 활성 패턴(AP1)의 폭 및 제2 활성 패턴(AP2)의 폭은 1nm 내지 30nm, 보다 바람직하게, 1nm 내지 10nm일 수 있지만, 이에 제한되는 것은 아니다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 길이는 비트 라인(BL)의 선폭보다 클 수 있다. 즉, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 길이는 비트 라인(BL)의 제1 방향(D1)으로의 폭보다 클 수 있다.
도 5에서, 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제3방향(D2)으로 서로 대향하는 제1 면(S1) 및 제2 면(S2)을 포함한다. 예를 들어, 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 면들(S1)은 비트 라인(BL)의 폴리 실리콘 패턴(161)과 접촉될 수 있다. 도시된 것과 달리, 폴리 실리콘 패턴(161)이 생략되는 경우, 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 면들(S1)은 금속 패턴(163)과 접촉할 수 있다.
각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제2 방향(D2)으로 서로 대향하는 제1 측벽(SS1) 제2 측벽(SS2)을 포함할 수 있다. 제1 활성 패턴(AP1)의 제2 측벽(SS2)은 제2 활성 패턴(AP2)의 제1 측벽(SS1)과 마주볼 수 있다.
제1 활성 패턴(AP1)의 제1 측벽(SS1)은 제1 워드 라인(WL1)과 인접할 수 있다. 제2 활성 패턴(AP2)의 제2 측벽(SS2)은 제2 워드 라인(WL2)과 인접할 수 있다.
각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 비트 라인(BL)과 인접한 제1 도펀트 영역(SDR1)과, 컨택 패턴(BC)과 인접한 제2 도펀트 영역(SDR2)을 포함할 수 있다. 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 도펀트 영역(SDR1) 및 제2 도펀트 영역(SDR2) 사이의 채널 영역을 포함할 수 있다. 제1 및 제2 도펀트 영역들(SDR1, SDR2)은 제1 및 제2 활성 패턴들(AP1, AP2) 내에 도펀트가 도핑된 영역들이다. 제1 및 제2 도펀트 영역들(SDR1, SDR2) 내의 불순물 농도는 제1 및 제2 활성 패턴(AP1, AP2)의 채널 영역의 불순물 농도보다 클 수 있다.
도시된 것과 달리, 각각의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 도펀트 영역(SDR1) 및 제2 도펀트 영역(SDR2) 중 적어도 하나를 포함하지 않을 수 있다.
반도체 메모리 장치의 동작시, 제1 및 제2 활성 패턴들(AP1, AP2)의 채널 영역은 제1 및 제2 워드 라인들(WL1, WL2) 및 백 게이트 전극(BG)들에 의해 제어될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 단결정 반도체 물질로 이루어지므로, 반도체 메모리 장치의 누설 전류 특성이 향상될 수 있다.
도 6 내지 도 8에서, 몇몇 실시예들에 따는 반도체 메모리 장치는 제1 활성 패턴(AP1) 및 금속 패턴(163)과, 제2 활성 패턴(AP2) 및 금속 패턴(163) 사이에 배치된 삽입 반도체 패턴(AP_IN)을 더 포함할 수 있다.
삽입 반도체 패턴(AP_IN)은 제1 및 제2 활성 패턴(AP1, AP2)과 다른 반도체 물질을 포함할 수 있다. 제1 및 제2 활성 패턴(AP1, AP2)이 실리콘을 포함할 경우, 삽입 반도체 패턴(AP_IN)은 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다. 삽입 반도체 패턴(AP_IN)이 삽입됨으로써, 플로팅 바디 효과(floating body effect)가 개선될 수 있다.
도 6에서, 제1 활성 패턴(AP1) 및 금속 패턴(163) 사이의 삽입 반도체 패턴(AP_IN)은 제2 활성 패턴(AP2) 및 금속 패턴(163) 사이의 삽입 반도체 패턴(AP_IN)과 제2 방향(D2)을 이격될 수 있다.
도 7 및 도 8에서, 제1 활성 패턴(AP1) 및 금속 패턴(163) 사이의 삽입 반도체 패턴(AP_IN)은 제2 활성 패턴(AP2) 및 금속 패턴(163) 사이의 삽입 반도체 패턴(AP_IN)과 연결될 수 있다. 즉, 삽입 반도체 패턴(AP_IN)의 일부는 금속 패턴(163)을 따라 제2 방향(D2)으로 연장된 라인 모양을 가질 수 있다. 도 7에서, 폴리 실리콘 패턴(161)은 삽입 반도체 패턴(AP_IN)과 금속 패턴(163) 사이에 배치될 수 있다. 도 8에서, 삽입 반도체 패턴(AP_IN)은 금속 패턴(163)과 직접 접촉할 수 있다.
백 게이트 전극(BG)들은 비트 라인(BL) 및 쉴딩 도전 패턴(SL) 상에 배치될 수 있다. 백 게이트 전극(BG)들은 제2 방향(D2)으로 서로 이격될 수 있다. 백 게이트 전극(BG)들은 일정 간격으로 이격될 수 있다. 각각의 백 게이트 전극(BG)은 비트 라인(BL)을 가로질러 제1 방향(D1)으로 연장될 수 있다.
각각의 백 게이트 전극(BG)은 제2 방향(D2)으로 서로 인접하는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다. 다시 말해, 각각의 백 게이트 전극(BG)의 일측에 제1 활성 패턴(AP1)이 배치되고, 각각의 백 게이트 전극(BG)의 타측에 제2 활성 패턴(AP2)이 배치될 수 있다. 백 게이트 전극(BG)의 제3 방향(D3)으로의 높이는 제1 및 제2 활성 패턴들(AP1, AP2)의 높이보다 작을 수 있다.
각각의 백 게이트 전극(BG)은 제1 활성 패턴(AP1)의 제2 측벽(SS2) 및 제2 활성 패턴(AP2)의 제1 측벽(SS1) 사이에 배치될 수 있다. 각각의 백 게이트 전극(BG)은 제1 활성 패턴(AP1)의 제2 측벽(SS2) 및 제2 활성 패턴(AP2)의 제1 측벽(SS1) 상에 배치될 수 있다.
제1 활성 패턴(AP1)은 제1 워드 라인(WL1) 및 백 게이트 전극(BG) 사이에 배치될 수 있다. 제2 활성 패턴(AP2)는 제2 워드 라인(WL2) 및 백 게이트 전극(BG) 사이에 배치될 수 있다. 제2 방향(D2)으로 인접하는 백 게이트 전극(BG) 사이에, 한 쌍의 제1 및 제2 워드 라인(WL1, WL2)이 배치될 수 있다.
백 게이트 전극(BG)은 제3 방향(D3)으로 대향된 제1 면(BG_S1)과, 제2 면(BG_S2)을 포함할 수 있다. 백 게이트 전극의 제1 면(BG_S1)은 백 게이트 전극의 제2 면(BG_S2)보다 비트 라인(BL)에 가깝다.
백 게이트 전극(BG)은 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다. 반도체 메모리 장치의 동작시 백 게이트 전극(BG)에 전압이 인가되어, 수직 채널 트랜지스터의 문턱 전압이 조절될 수 있다. 수직 채널 트랜지스터의 문턱 전압이 조절되어, 누설 전류 특성이 저하되는 것을 방지할 수 있다.
백 게이트 분리 패턴(111)은 제2 방향(D2)으로 인접한 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다. 백 게이트 분리 패턴(111)은 백 게이트 전극(BG)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 백 게이트 분리 패턴(111)은 백 게이트 전극의 제2 면(BG_S2) 상에 배치될 수 있다.
백 게이트 분리 패턴(111)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 또는 실리콘 질화막을 포함할 수 있다. 백 게이트 분리 패턴(111)은 이 후에 설명될 게이트 캡핑 패턴(143)과 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 백 게이트 분리 패턴(111)은 게이트 캡핑 패턴(143)과 동일한 물질로 형성될 수 있다.
백 게이트 절연 패턴(113)은 백 게이트 전극(BG) 및 제1 활성 패턴(AP1) 사이와, 백 게이트 전극(BG) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다. 백 게이트 절연 패턴(113)은 백 게이트 분리 패턴(111) 및 제1 활성 패턴(AP1) 사이와, 백 게이트 분리 패턴(111) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다. 백 게이트 절연 패턴(113)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 절연막, 또는 이들의 조합을 포함할 수 있다.
백 게이트 캡핑 패턴(115)은 비트 라인(BL)과 백 게이트 전극(BG) 사이에 배치될 수 있다. 백 게이트 캡핑 패턴(115)은 제2 방향(D2)으로 인접한 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다. 백 게이트 캡핑 패턴(115)은 비트 라인(BL)은 백 게이트 전극(BG)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 백 게이트 캡핑 패턴(115)은 비트 라인(BL)은 백 게이트 전극의 제1 면(BG_S1) 상에 배치될 수 있다. 비트 라인(BL) 사이에서 백 게이트 캡핑 패턴(115)의 두께는 비트 라인(BL) 상에서 백 게이트 캡핑 패턴(115)의 두께와 다를 수 있다.
백 게이트 캡핑 패턴(115)은 절연 물질로 이뤄질 수 있다. 백 게이트 캡핑 패턴(115)는 예를 들어, 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 비트 라인(BL) 및 쉴딩 도전 패턴(SL) 상에 배치될 수 있다. 각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제1 방향(D1)으로 연장될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제2 방향(D2)으로 교대로 배열될 수 있다.
제1 워드 라인(WL1)은 제1 활성 패턴(AP1)들의 제1 측벽(SS1) 상에 배치될 수 있다. 제2 워드 라인(WL2)은 제2 활성 패턴(AP2)들의 제2 측벽(SS2) 상에 배치될 수 있다. 제1 활성 패턴(AP1)들 및 제2 활성 패턴(AP2)들은 제2 방향(D2)으로 인접한 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 배치될 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 비트 라인(BL) 및 컨택 패턴(BC)과 제3 방향(D3)으로 이격될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 비트 라인(BL) 및 컨택 패턴(BC) 사이에 위치할 수 있다.
각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제2 방향(D2)으로 폭을 갖을 수 있다. 비트 라인(BL) 상에서 제1 워드 라인(WL1)의 폭 및 제2 워드 라인(WL2)의 폭은, 쉴딩 도전 패턴(SL) 상에서 제1 워드 라인(WL1)의 폭 및 제2 워드 라인(WL2)의 폭과 다를 수 있다.
예를 들어, 각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 워드 라인의 제1 부분(WLa)과, 워드 라인의 제2 부분(WLb)을 포함할 수 있다. 워드 라인의 제1 부분(WLa)의 제2 방향(D2)으로의 폭은 워드 라인의 제2 부분(WLb)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 일 예로, 워드 라인의 제1 부분(WLa)은 비트 라인(BL) 상에 배치될 수 있다. 워드 라인의 제2 부분(WLb)은 쉴딩 도전 패턴(SL) 상에 배치될 수 있다.
각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제1 방향(D1)을 따라 교대로 배치된 워드 라인의 제1 부분(WLa)과, 워드 라인의 제2 부분(WLb)을 포함할 수 있다. 제1 워드 라인(WL1)에서, 각각의 제1 활성 패턴(AP1)들은 제1 방향(D1)으로 인접한 워드 라인의 제2 부분(WLb) 사이에 배치될 수 있다. 제2 워드 라인(WL2)에서, 각각의 제2 활성 패턴(AP2)들은 제1 방향(D1)으로 인접한 워드 라인의 제2 부분(WLb) 사이에 배치될 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 제3 방향(D3)으로 대향된 제1 면(WL_S1)과, 제2 면(WL_S2)을 포함할 수 있다. 제1 및 제2 워드 라인의 제1 면(WL_S1)은 제1 및 제2 워드 라인의 제2 면(WL_S2)보다 비트 라인(BL)에 가깝다.
제1 워드 라인(WL1)을 예로 들어 설명한다. 일 예로, 제1 워드 라인(WL1)의 제3 방향(D3)으로의 높이는 백 게이트 전극(BG)의 제3 방향(D3)으로의 높이와 동일할 수 있다. 다른 예로, 제1 워드 라인(WL1)의 제3 방향(D3)으로의 높이는 백 게이트 전극(BG)의 제3 방향(D3)으로의 높이보다 클 수 있다. 또 다른 예로, 제1 워드 라인(WL1)의 제3 방향(D3)으로의 높이는 백 게이트 전극(BG)의 제3 방향(D3)으로의 높이보다 작을 수 있다.
또한, 일 예로, 비트 라인(BL)을 기준으로, 제1 워드 라인의 제1 면(WL_S1)의 높이는 백 게이트 전극의 제1 면(BG_S1)의 높이와 동일할 수 있다. 다른 예로, 제1 워드 라인의 제1 면(WL_S1)은 백 게이트 전극의 제1 면(BG_S1)보다 높을 수 있다. 또 다른 예로, 제1 워드 라인의 제1 면(WL_S1)은 백 게이트 전극의 제1 면(BG_S1)보다 낮을 수 있다.
덧붙여, 일 예로, 비트 라인(BL)을 기준으로, 제1 워드 라인의 제2 면(WL_S2)의 높이는 백 게이트 전극의 제2 면(BG_S2)의 높이와 동일할 수 있다. 다른 예로, 제1 워드 라인의 제2 면(WL_S2)은 백 게이트 전극의 제2 면(BG_S2)보다 높을 수 있다. 또 다른 예로, 제1 워드 라인의 제2 면(WL_S2)은 백 게이트 전극의 제2 면(BG_S2)보다 낮을 수 있다.
제1 및 제2 워드 라인들(WL1, WL2)은 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다.
도 9에서, 제1 및 제2 워드 라인들(WL1, WL2) 각각은 L자 형태의 단면을 가질 수도 있다. 즉, 제1 및 제2 워드 라인들(WL1, WL2) 각각은 제1 및 제2 활성 패턴들(AP1, AP2)과 인접한 수직부 및 수직부로부터 수평 방향(즉, 제2 방향(D2))으로 돌출되는 수평부를 포함할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 수평부 상에, 워드 라인 스페이서(WL_SP)가 배치될 수 있다. 워드 라인 스페이서(WL_SP)는 절연 물질로 이뤄질 수 있다.
도 10 및 도 11에서, 제1 및 제2 워드 라인들(WL1, WL2)의 제1 면(WL_S1)들은 다양한 형태를 가질 수 있다. 도 10에서, 제1 및 제2 워드 라인들(WL1, WL2)의 제1 면(WL_S1)들은 오목하게 라운딩될 수 있다. 도 11에서, 제1 및 제2 워드 라인들(WL1, WL2) 각각은 스페이서 형태를 가질 수도 있다. 다시 말해, 제1 및 제2 워드 라인들(WL1, WL2)의 제1 면(WL_S1)들은 볼록하게 라운딩될 수 있다.
제2 방향(D2)으로 절단한 단면도인 도 5 및 도 12에서, 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면(WL_S2)은 오목한 곡면을 갖거나 평면일 수 있다. 또한, 백 게이트 전극의 제1 면(BG_S1)은 오목한 곡면을 갖거나 평면일 수 있다. 덧붙여, 백 게이트 전극의 제2 면(BG_S2)은 오목한 곡면을 갖거나 평면일 수 있다. 도시된 것과 달리, 도 12에서, 백 게이트 전극의 제1 면(BG_S1) 및 백 게이트 전극의 제2 면(BG_S2) 중 하나는 평면일 수 있다.
도 13 및 도 14에서, 각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 일함수가 다른 제1 워드 라인 물질막(WL_M1) 및 제2 워드 라인 물질막(WL_M2)를 포함할 수 있다.
도 13에서, 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면(WL_S2)은 제1 워드 라인 물질막(WL_M1)에 의해 정의되고, 제2 워드 라인 물질막(WL_M2)에 의해 정의되지 않는다. 도 14에서, 제1 워드 라인 물질막(WL_M1)은 제1 및 제2 활성 패턴(AP1, AP2)의 측벽(SS1, SS2)의 일부를 따라 연장된 라인 형태일 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면(WL_S2)은 제1 워드 라인 물질막(WL_M1) 및 제2 워드 라인 물질막(WL_M2)에 의해 정의될 수 있다.
각각의 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)이 서로 다른 일함수를 갖는 물질을 포함함으로써, 수직 채널 트랜지스터의 문턱 전압이 잘 조절될 수 있다.
게이트 절연 패턴(GOX)들은 제1 워드 라인(WL1) 및 제1 활성 패턴(AP1)과, 제2 워드 라인(WL2) 및 제2 활성 패턴들(AP2) 사이에 배치될 수 있다. 게이트 절연 패턴(GOX)들은 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제1 방향(D1)으로 연장될 수 있다.
게이트 절연 패턴(GOX)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전율 절연막, 또는 이들의 조합을 포함할 수 있다.
게이트 절연 패턴(GOX)은 제1 활성 패턴(AP1)의 제1 측벽(SS1)을 따라 연장되고, 제2 활성 패턴(AP2)의 제2 측벽(SS2)을 따라 연장될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 단면도적인 관점에서, 제1 활성 패턴(AP1) 및 제1 워드 라인(WL1) 사이의 게이트 절연 패턴(GOX)은 제2 활성 패턴(AP2) 및 제2 워드 라인(WL2) 사이의 게이트 절연 패턴(GOX)과 분리될 수 있다.
게이트 캡핑 패턴(143)은 제1 워드 라인(WL1) 및 컨택 패턴(BC) 사이와, 제2 워드 라인(WL2) 및 컨택 패턴(BC) 사이에 배치될 수 있다. 게이트 캡핑 패턴(143)은 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면(WL_S2)을 덮을 수 있다.
게이트 분리 패턴(GSS)은 비트 라인(BL) 상에 배치될 수 있다. 게이트 분리 패턴(GSS)은 비트 라인(BL)과 컨택 패턴(BC) 사이에 배치될 수 있다. 게이트 분리 패턴(GSS)는 비트 라인(BL)과 접촉할 수 있다.
게이트 분리 패턴(GSS)은 제2 방향(D2)으로 인접한 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에 배치될 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 게이트 분리 패턴(GSS)에 의해 분리될 수 있다. 게이트 분리 패턴(GSS)은 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 사이에서 제1 방향(D1)으로 연장될 수 있다.
제1 워드 라인(WL1)은 게이트 분리 패턴(GSS) 및 제1 활성 패턴(AP1) 사이에 배치될 수 있다. 제2 워드 라인(WL2)은 게이트 분리 패턴(GSS) 및 제2 활성 패턴(AP2) 사이에 배치될 수 있다.
게이트 분리 패턴(GSS)은 수평부(GSS_H)와, 돌출부(GSS_P)를 포함할 수 있다. 게이트 분리 패턴의 돌출부(GSS_P)는 게이트 분리 패턴의 수평부(GSS_H)로부터 제3 방향(D3)으로 돌출될 수 있다.
게이트 분리 패턴의 수평부(GSS_H)는 게이트 분리 패턴의 돌출부(GSS_P)보다 비트 라인(BL)에 가까울 수 있다. 게이트 분리 패턴의 수평부(GSS_H)는 비트 라인(BL)과 접촉할 수 있다. 게이트 분리 패턴의 수평부(GSS_H)의 제2 방향(D2)으로의 폭은 게이트 분리 패턴의 돌출부(GSS_P)의 제2 방향(D2)으로의 폭보다 크다.
게이트 분리 패턴의 돌출부(GSS_P)는 서로 마주보는 제1 워드 라인(WL1)의 측벽 및 제2 워드 라인(WL2)의 측벽 사이에 배치될 수 있다. 게이트 분리 패턴의 수평부(GSS_H)는 제1 및 제2 워드 라인들(WL1, WL2)의 제1 면(WL_S1)을 덮을 수 있다.
제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 게이트 분리 패턴의 수평부(GSS_H) 상에 배치된다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 게이트 분리 패턴의 수평부(GSS_H)에 올라탄 형태일 수 있다. 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 게이트 분리 패턴의 수평부(GSS_H)와 컨택 패턴(BC) 사이에 배치될 수 있다.
게이트 분리 패턴(GSS)은 게이트 분리 라이너(153)과, 게이트 분리 필링막(155)를 포함할 수 있다. 게이트 분리 라이너(153)는 제1 및 제2 워드 라인들(WL1, WL2)의 제1 면(WL_S1)과, 제1 및 제2 워드 라인들(WL1, WL2)의 측벽을 따라 연장될 수 있다. 게이트 분리 라이너(153)는 게이트 절연 패턴(GOX)와 접촉할 수 있다. 게이트 분리 라이너(153)과, 게이트 분리 필링막(155)은 각각 절연 물질로 이뤄질 수 있다. 도시된 것과 달리, 게이트 분리 패턴(GSS)는 단일막일 수 있다.
도 26에서, 제1 및 제2 워드 라인들(WL1, WL2) 및 백 게이트 전극(BG)들은 셀 어레이 영역(CAR)에서 제1 및 제2 에지 영역들(ER1, ER2)로 연장될 수 있다. 제1 에지 영역(ER1)과, 제2 에지 영역(ER2)은 주변 회로 영역(PCR)에 포함될 수 있다.
제1 및 제2 워드 라인들(WL1, WL2) 각각은 제1 방향(D1)으로 연장되는 라인 부분 및 제2 방향(D2)으로 연장되며 라인 부분과 연결되는 돌출 부분을 포함할 수 있다. 일 예로, 제1 워드 라인(WL1)의 돌출 부분은 제2 에지 영역(ER2)에 배치될 수 있으며, 제2 워드 라인(WL2)의 돌출 부분은 제1 에지 영역(ER1)에 배치될 수 있다.
나아가, 제1 및 제2 에지 영역들(ER1, ER2)에 분리 절연 패턴들(300)이 각각 배치될 수 있다. 분리 절연 패턴(300)은 제1 및 제2 에지 영역들(ER1, ER2) 각각에서 제1 및 제2 워드 라인들(WL1, WL2)을 수직적으로 관통할 수 있다. 제1 및 제2 워드 라인들(WL1, WL2)은 제1 및 제2 에지 영역들(ER1, ER2)에서 분리 절연 패턴들(300)에 의해 서로 전기적으로 분리될 수 있다.
제1 에지 영역(ER1)에서 제1 워드 라인 컨택 플러그(CT1)가 제2 워드 라인(WL2)에 접속될 수 있다. 제2 에지 영역(ER2)에서 제2 워드 라인 컨택 플러그(CT2)가 제1 워드 라인(WL1)에 접속될 수 있다.
제1 워드 라인 컨택 플러그(CT1) 및 제2 워드 라인 컨택 플러그(CT2)가 배치된 모양은 설명을 위한 예시적인 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 도 26에서 도시된 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)의 분리 방법은 예시적인 방법일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
컨택 패턴(BC)들은 컨택 층간 절연막(231)과, 컨택 식각 정지막(211, 212)를 관통할 수 있다. 컨택 패턴(BC)들은 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 연결될 수 있다. 컨택 패턴(BC)들은 제1 및 제2 활성 패턴들(AP1, AP2)의 제2 면(S2)과 연결될 수 있다. 각각의 콘택 패턴(BC)들은, 평면적 관점에서, 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
컨택 패턴(BC)은 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다.
컨택 식각 정지막(211, 212)은 하부 컨택 식각 정지막(211) 및 상부 컨택 식각 정지막(212)을 포함할 수 있다. 하부 컨택 식각 정지막(211) 및 상부 컨택 식각 정지막(212)은 게이트 캡핑 패턴(143)과, 백 게이트 분리 패턴(111) 상에 순차적으로 적층될 수 있다. 도시된 것과 달리, 컨택 식각 정지막은 단일막일 수 있다. 컨택 층간 절연막(231), 하부 컨택 식각 정지막(211) 및 상부 컨택 식각 정지막(212)은 각각 절연 물질로 이뤄질 수 있다.
도 15 내지 도 17에서, 하부 컨택 식각 정지막(211) 및 상부 컨택 식각 정지막(212)은 게이트 캡핑 패턴(143)과, 백 게이트 분리 패턴(111) 상에 배치되지 않을 수 있다.
도 15에서, 컨택 패턴(BC)은 양각 방식으로 형성될 수 있다. 좀 더 구체적으로, 컨택막이 게이트 캡핑 패턴(143)과, 백 게이트 분리 패턴(111)과, 제1 및 제2 활성 패턴(AP1, AP2)의 제2 면(S2) 상에 형성된다. 이 후, 컨택막이 패터닝됨으로써, 컨택 패턴(BC)이 형성될 수 있다. 분리된 컨택 패턴(BC) 사이에 컨택 분리 패턴(232)이 형성된다. 컨택 분리 패턴(232)은 절연 물질로 이뤄질 수 있다.
도 16 및 도 17에서, 컨택 패턴(BC)은 하부 컨택 패턴(LBC) 및 상부 컨택 패턴(UBC)을 포함할 수 있다. 하부 컨택 패턴(LBC)은 제1 및 제2 활성 패턴(AP1, AP2)과 접촉한다. 상부 컨택 패턴(UBC)은 하부 컨택 패턴(LBC) 상에 배치된다. 하부 컨택 패턴(LBC)에 포함된 불순물의 농도는 상부 컨택 패턴(UBC)에 포함된 불순물의 농도보다 크다.
도 16에서, 각각의 하부 컨택 패턴(LBC) 및 상부 컨택 패턴(UBC)은 양각 방식으로 형성될 수 있다. 양각 방식을 이용하여 하부 컨택 패턴(LBC)를 형성한 후, 상부 컨택 패턴(UBC)도 양각 방식으로 형성될 수 있다. 컨택 분리 패턴(232)은 하부 부분과, 상부 부분을 포함할 수 있다. 컨택 분리 패턴(232)의 하부 부분은 하부 컨택 패턴(LBC)을 형성하는 과정에서 형성될 수 있다. 컨택 분리 패턴(232)의 상부 부분은 상부 컨택 패턴(UBC)을 형성하는 과정에서 형성될 수 있다. 하부 컨택 패턴(LBC)의 수평 방향(예를 들어, 제2 방향(D2))으로의 폭은 상부 컨택 패턴(UBC)의 수평 방향으로의 폭보다 큰 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 17에서, 하부 컨택 패턴(LBC)은 양각 방식으로 형성될 수 있다. 상부 컨택 패턴(UBC)는 음각 방식으로 형성될 수 있다. 좀 더 구체적으로, 하부 컨택 패턴(LBC) 및 컨택 분리 패턴(232)을 형성한 후, 컨택 층간 절연막(231)이 형성될 수 있다. 컨택 층간 절연막(231)은 하부 컨택 패턴(LBC)의 적어도 일부를 노출시키는 컨택 홀을 포함할 수 있다. 이어서, 상부 컨택 패턴(UBC)는 컨택 층간 절연막(231)의 컨택 홀 내에 형성될 수 있다. 하부 컨택 패턴(LBC)의 수평 방향(예를 들어, 제2 방향(D2))으로의 폭은 상부 컨택 패턴(UBC)의 수평 방향으로의 폭보다 작은 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 18 내지 도 21에서, 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면(WL_S2) 상에, 게이트 캡핑 패턴(도 5의 143)이 배치되지 않는다. 게이트 절연 패턴(GOX)은 제1 및 제2 워드 라인들(WL1, WL2)의 제2 면(WL_S2)을 덮을 수 있다. 백 게이트 전극의 제2 면(BG_S2) 상에, 백 게이트 분리 패턴(도 5의 111)이 배치되지 않는다. 백 게이트 절연 패턴(113)은 백 게이트 전극의 제2 면(BG_S2)을 덮을 수 있다.
도 18에서, 컨택 패턴(BC)들은 컨택 층간 절연막(231)과, 컨택 식각 정지막(211, 212)를 관통할 수 있다. 컨택 패턴(BC)들은 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 연결될 수 있다. 컨택 패턴(BC)은 음각 방식으로 형성될 수 있다.
도 19 내지 도 21에서, 하부 컨택 식각 정지막(211) 및 상부 컨택 식각 정지막(212)은 게이트 절연 패턴(GOX)과, 백 게이트 절연 패턴(113) 상에 배치되지 않을 수 있다.
도 19에서, 컨택 패턴(BC)은 양각 방식으로 형성될 수 있다. 도 19에 관한 설명은 도 15에 관한 설명과 실질적으로 유사할 수 있다.
도 20 및 도 21에서, 컨택 패턴(BC)은 하부 컨택 패턴(LBC) 및 상부 컨택 패턴(UBC)을 포함할 수 있다. 하부 컨택 패턴(LBC)에 포함된 불순물의 농도는 상부 컨택 패턴(UBC)에 포함된 불순물의 농도보다 크다.
도 20에서, 각각의 하부 컨택 패턴(LBC) 및 상부 컨택 패턴(UBC)은 양각 방식으로 형성될 수 있다. 도 21에서, 하부 컨택 패턴(LBC)은 양각 방식으로 형성될 수 있다. 상부 컨택 패턴(UBC)는 음각 방식으로 형성될 수 있다.
랜딩 패드(LP)들은 컨택 패턴(BC) 상에 배치될 수 있다. 평면적인 관점에서, 랜딩 패드(LP)들은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다.
패드 분리 절연 패턴(245)들은 랜딩 패드(LP)들 사이에 배치될 수 있다. 평면적 관점에서, 랜딩 패드(LP)들은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 랜딩 패드(LP)의 상면은 패드 분리 절연 패턴(245)의 상면과 실질적으로 공면(coplanar)을 이룰 수 있다.
랜딩 패드(LP)는 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다.
데이터 저장 패턴(DSP)들이 랜딩 패드(LP)들 상에 각각 배치될 수 있다. 데이터 저장 패턴(DSP)들은 제1 및 제2 활성 패턴들(AP1, AP2)에 각각 전기적으로 연결될 수 있다. 데이터 저장 패턴(DSP)들은 도 2에 도시된 바와 같이, 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들과 제3 방향(D3)으로 완전히 중첩되거나, 부분적으로 중첩될 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들의 상면 전체 또는 일부와 접촉할 수 있다.
일 예로, 데이터 저장 패턴(DSP)들은 커패시터일 수 있다. 데이터 저장 패턴(DSP)들은 스토리지 전극(251)들과 플레이트 전극(255) 사이에 개재되는 커패시터 유전막(253)을 포함할 수 있다. 이러한 경우, 스토리지 전극(251)이 랜딩 패드(LP)와 접촉할 수 있다. 평면적 관점에서, 스토리지 전극(251)은 원형, 타원형, 직사각형, 정사각형, 마름모형, 육각형 등 다양한 형태를 가질 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들과 완전히 중첩되거나 부분적으로 중첩될 수 있다. 데이터 저장 패턴(DSP)들은 랜딩 패드(LP)들의 상면 전체 또는 일부와 접촉할 수 있다. 스토리지 전극(251)들은 상부 식각 정지막(247)을 관통할 수 있다. 상부 식각 정지막(247)은 절연 물질로 이뤄질 수 있다.
이와 달리, 데이터 저장 패턴(DSP)들은 메모리 요소에 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 패턴일 수 있다. 예를 들어, 데이터 저장 패턴(DSP)들은 전류량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material), 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
도시되지 않았지만, 플레이트 전극(255)과 연결된 메모리 셀 컨택 플러그(PLG)가 데이터 저장 패턴(DSP)들 상에 배치될 수 있다.
하부 주변 컨택 플러그(LPLGa, LPLGb, LPLGc)들은 소자 분리막(STI)을 관통한다. 하부 주변 컨택 플러그(LPLGa, LPLGb, LPLGc)들은 비트 라인(BL)의 단부에 배치된 금속 패턴(163), 쉴딩 도전 패턴의 연결 부분(SLc) 및 페리 배선 라인(241a)과 연결될 수 있다. 비트 라인(BL)의 단부에 배치된 금속 패턴(163)과 연결된 하부 주변 컨택 플러그(LPLGa)는 도 27에 도시된 비트 라인 컨택 플러그(CT4)의 일부일 수 있다. 쉴딩 도전 패턴의 연결 부분(SLc)과 연결된 하부 주변 컨택 플러그(LPLGb)는 도 27에 도시된 쉴딩 패턴 컨택 플러그(CT3)의 일부일 수 있다.
컨택 플러그 패드(PLP)들은 하부 주변 컨택 플러그(LPLGa, LPLGb, LPLGc)들 상에 배치될 수 있다. 패드 분리 절연 패턴(245)들은 컨택 플러그 패드(PLP)들 사이에 배치될 수 있다.
상부 주변 컨택 플러그(PPLG)들은 상부 층간 절연막(270) 및 상부 식각 정지막(247)을 관통한다. 상부 주변 컨택 플러그(PPLG)들은 컨택 플러그 패드(PLP)들 상에 배치될 수 있다. 상부 주변 컨택 플러그(PPLG)들은 컨택 플러그 패드(PLP)과 연결될 수 있다.
하부 주변 컨택 플러그(LPLGa, LPLGb, LPLGc)들과, 컨택 플러그 패드(PLP)들과, 상부 주변 컨택 플러그(PPLG)들은 각각 도전 물질을 포함하고, 예를 들어, 도핑된 폴리 실리콘, 도전성 금속 질화물, 도전성 금속 실리콘 질화물, 금속 탄질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 2차원 물질 및 금속 중 적어도 하나를 포함할 수 있다.
도 28 내지 도 32는 각각 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 27을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 28을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2) 사이에 중간 구조체(SS)를 더 포함할 수 있다.
중간 구조체(SS)는 제1 및 제2 워드 라인들(WL1, WL2)과 나란하게 제1 방향(D1)으로 연장될 수 있다. 중간 구조체는(SS) 서로 인접하는 제1 및 제2 워드 라인들(WL1, WL2) 간의 커플링 노이즈를 감소시킬 수 있다.
중간 구조체(SS)는 게이트 분리 필링막(155)에 의해 둘러싸인 에어 갭일 수 있다. 이와 달리, 중간 구조체(SS)는 도전 물질로 이루어진 차폐 라인일 수도 있다.
도 29를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 번갈아 배열될 수 있다. 여기서, 사선 방향은 기판(200)의 상면과 평행할 수 있다.
평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 평행 사변 형태 또는 마름모 형태를 가질 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)이 사선 방향으로 배치되므로, 제2 방향(D2)으로 마주보는 제1 및 제2 활성 패턴들(AP1, AP2) 간의 커플링을 줄일 수 있다.
도 30을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)들 및 데이터 저장 패턴(DSP)들은 평면적 관점에서 지그재그(zigzag) 형태 또는 벌집(honeycomb) 형태로 배열될 수도 있다.
도 31을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 데이터 저장 패턴(DSP)들은 평면적 관점에서 랜딩 패드(LP)들과 어긋나게 배치될 수 있다.
각 데이터 저장 패턴(DSP)은 랜딩 패드(LP)의 일부와 접촉할 수 있다.
도 32를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 및 제2 활성 패턴들(AP1, AP2) 상에 배치되는 컨택 패턴(BC)들 각각은, 평면적 관점에서 반원형 형태 또는 반타원 형태를 가질 수 있다.
컨택 패턴(BC)들은, 평면적 관점에서, 백 게이트 전극(BG)을 사이에 두고 서로 대칭으로 배치될 수 있다.
도 33 내지 도 103은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 도면들이다.
참고적으로, 도 36 내지 도 91에 도시된 절단선과 좌표계는 도 2의 절단선 및 좌표계가 제1 방향(D1)으로 반전된 상태이다.
도 33 내지 도 35를 참고하면, 페리 게이트 구조체(PG)가 기판(100) 상에 형성될 수 있다.
페리 배선 라인(241a) 및 페리 컨택 플러그(241b)가 기판(100) 상에 형성될 수 있다. 제1 페리 상부 절연막(261) 및 제2 페리 상부 절연막(262)이 페리 배선 라인(241a) 및 페리 컨택 플러그(241b) 상에 순차적으로 형성될 수 있다. 본딩 절연막(263)은 제2 페리 상부 절연막(262) 상에 형성될 수 있다.
도 36 내지 도 38을 참고하면, 서브 기판(200), 매립 절연층(201) 및 활성층(202)을 포함하는 서브 기판 구조물이 제공될 수 있다.
매립 절연층(201) 및 활성층(202)은 서브 기판(200) 상에 제공될 수 있다. 서브 기판(200), 매립 절연층(201) 및 활성층(202)은 실리콘-온-절연체 기판(즉, SOI 기판)일 수 있다.
서브 기판(200)은 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 서브 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다.
매립 절연층(201)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화물(buried oxide; BOX)일 수 있다. 이와 달리, 매립 절연층(201)은 화학기상증착 방법으로 형성된 절연막일 수 있다. 매립 절연층(201)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전율 절연막을 포함할 수 있다.
활성층(202)은 단결정 반도체막일 수 있다. 활성층(202)은 예를 들어, 단결정 실리콘 기판, 게르마늄 기판, 및/또는 실리콘-게르마늄 기판 등일 수 있다. 활성층(202)은 제3 방향(D3)으로 대향하는 제1 면 및 제2 면을 가질 수 있으며, 활성층(202)의 제2 면은 매립 절연층(201)과 접촉할 수 있다.
소자 분리막(STI)은 주변 회로 영역(PCR)의 활성층(202) 내에 형성될 수 있다. 소자 분리막(STI)은 주변 회로 영역(PCR)의 활성층(202)을 패터닝하여 매립 절연층(201)을 노출시키는 소자 분리 트렌치를 형성한 후, 소자 분리 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 소자 분리막(STI)의 상면은 활성층(202)의 제1 면과 실질적으로 공면을 이룰 수 있다.
도 39 내지 도 41을 참고하면, 제1 마스크 패턴(MP1)이 활성층(202) 상에 형성될 수 있다.
제1 마스크 패턴(MP1)은 셀 어레이 영역(CAR)에서 제1 방향(D1)을 따라 연장되는 라인 형태의 개구부들을 가질 수 있다. 제1 마스크 패턴(MP1)은 차례로 적층된 제1 하부 마스크막(11) 및 제1 상부 마스크막(12)을 포함할 수 있다. 제1 상부 마스크막(12)은 제1 하부 마스크막(11)에 대해 식각 선택성을 갖는 물질로 이루어질 수 있다. 일 예로, 제1 하부 마스크막(11)은 실리콘 산화물을 포함할 수 있으며, 제1 상부 마스크막(12)은 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 마스크 패턴(MP1)을 식각 마스크로 이용하여, 셀 어레이 영역(CAR)의 활성층(202)이 이방성 식각될 수 있다. 이에 따라, 셀 어레이 영역(CAR)의 활성층(202)에 제1 방향(D1)으로 연장되는 백 게이트 트렌치(BG_T)들이 형성될 수 있다. 백 게이트 트렌치(BG_T)들은 매립 절연층(201)을 노출시킬 수 있으며, 제2 방향(D2)으로 일정 간격 이격될 수 있다.
도 42 내지 도 44를 참고하면, 백 게이트 절연 패턴(113) 및 백 게이트 전극(BG) 들이 백 게이트 트렌치(BG_T) 내에 형성될 수 있다.
좀 더 구체적으로, 백 게이트 절연 패턴(113)은 백 게이트 트렌치(BG_T)의 측벽 및 바닥면과, 제1 마스크 패턴(MP1)의 상면을 따라 형성될 수 있다. 백 게이트 도전막은 백 게이트 절연 패턴(113) 상에 형성될 수 있다. 백 게이트 도전막은 백 게이트 트렌치(BG_T)를 채울 수 있다. 이어서, 백 게이트 도전막을 등방성 식각하여, 제1 방향(D1)으로 연장된 백 게이트 전극(BG)들이 형성될 수 있다. 백 게이트 전극(BG)들은 백 게이트 트렌치(BG_T)의 일부를 채울 수 있다.
한편, 일부 실시예들에 따르면, 백 게이트 절연 패턴(113)을 형성하기 전에, 기상 도핑(GPD) 공정 또는 플라즈마 도핑(PLAD) 공정을 수행될 수 있다. 상술한 공정을 통해, 백 게이트 트렌치(BG_T)에 의해 노출된 활성층(202)에 불순물이 도핑될 수 있다.
도 45 내지 도 47을 참고하면, 백 게이트 캡핑 패턴(115)들은 백 게이트 전극(BG) 상에 형성될 수 있다.
백 게이트 캡핑 패턴(115)은 백 게이트 트렌치(BG_T)의 나머지를 채울 수 있다. 백 게이트 캡핑 패턴(115)과 백 게이트 절연 패턴(113)이 동일한 물질(예를 들어, 실리콘 산화물)로 이뤄질 경우, 백 게이트 캡핑 패턴(115)이 형성되는 동안, 제1 마스크 패턴(MP1)의 상면 상의 백 게이트 절연 패턴(113)은 제거될 수 있다.
한편, 백 게이트 캡핑 패턴(115)들을 형성하기 전에, 기상 도핑(GPD) 공정 또는 플라즈마 도핑(PLAD) 공정이 수행될 수 있다. 이를 통해, 백 게이트 전극(BG)이 형성된 백 게이트 트렌치(BG_T)를 통해 활성층(202)에 불순물들이 도핑될 수 있다.
백 게이트 캡핑 패턴(115)들을 형성한 후, 제1 상부 마스크막(12)이 제거될 수 있다. 백 게이트 캡핑 패턴(115)들이 제1 하부 마스크막(11)의 상면보다 위로 돌출된 형태를 가질 수 있다.
이어서, 스페이서막(120)이 제1 하부 마스크막(11)의 상면, 백 게이트 절연 패턴(113)들의 측벽 및 백 게이트 캡핑 패턴(115)들의 상면을 따라 형성될 수 있다. 스페이서막(120)은 균일한 두께로 형성될 수 있다. 스페이서막(120)의 증착 두께에 따라, 수직 채널 트랜지스터들의 활성 패턴들의 폭이 결정될 수 있다. 스페이서막(120)은 절연 물질로 이루어질 수 있다. 스페이서막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등을 포함할 수 있다.
이어서, 주변 회로 영역(PCR)의 스페이서막(120) 상에 셀 어레이 영역(CAR)을 노출시키는 주변 마스크 패턴(20)이 형성될 수 있다.
도 51 내지 도 53을 참고하면, 스페이서막(120)에 대한 이방성 식각 공정을 수행하여, 백 게이트 절연 패턴(113)의 측벽 상에 한 쌍의 스페이서 패턴(121)이 형성될 수 있다.
스페이서 패턴(121)을 식각 마스크로 이용하여, 활성층(202)에 대한 이방성 식각 공정이 수행될 수 있다. 이를 통해, 각각의 백 게이트 절연 패턴(113)의 양측에 서로 분리된 한 쌍의 프리(pre) 활성 패턴(PAP)들이 형성될 수 있다. 프리 활성 패턴(PAP)들을 형성함에 따라, 매립 절연층(201)이 노출될 수 있다.
프리 활성 패턴(PAP)들은 백 게이트 전극(BG)과 나란하게 제1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 제2 방향(D2)으로 서로 인접하는 프리 활성 패턴(PAP)들 사이에 워드 라인 트렌치(WL_T)가 형성될 수 있다.
스페이서 패턴(121)을 형성한 후, 주변 마스크 패턴(20)은 제거될 수 있다. 스페이서막(120)의 일부가 주변 회로 영역(PCR)의 제1 하부 마스크막(11) 상에 남아있을 수 있다.
도 54 내지 도 56을 참고하면, 식각 정지막(31)은 워드 라인 트렌치(WL_T)의 측벽 및 바닥면을 따라 형성될 수 있다.
식각 정지막(31)이 형성된 워드 라인 트렌치(WL_T)를 채우는 희생막(33)이 형성될 수 있다. 희생막(33)은 워드 라인 트렌치(WL_T)를 채울 수 있다. 희생막(33)은 실질적으로 평탄한 상면을 가질 수 있다.
식각 정지막(31)은 절연 물질, 예를 들어 실리콘 산화물을 증착하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 희생막(33)은 식각 정지막(31)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 일 예로, 희생막(33)은 에스오지(SOG: Spin On Glass) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있지만, 이에 제한되는 것은 아니다.
식각 정지막(31) 및 희생막(33)은 주변 회로 영역(PCR)의 스페이서막(120) 상에 차례로 적층될 수 있다.
도 57 내지 도 59를 참고하면, 제2 마스크 패턴(MP2)은 희생막(33) 상에 형성될 수 있다.
제2 마스크 패턴(MP2)은 희생막(33)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제2 마스크 패턴(MP2)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 다른 예로, 제2 마스크 패턴(MP2)은 제1 방향(D1) 및 제2 방향(D2)에 대해 사선 방향으로 연장되는 라인 형태를 가질 수도 있다.
이어서, 제2 마스크 패턴(MP2)을 식각 마스크로 이용하여, 희생막(33)을 식각하여, 오프닝(OP)들이 형성될 수 있다. 오프닝(OP)들은 식각 정지막(31)을 노출시킬 수 있다.
도 60 내지 도 62를 참고하면, 오프닝(OP)들에 의해 노출된 식각 정지막(31)이 제거될 수 있다.
오프닝(OP)들은 매립 절연층(201)의 상면을 노출시킬 수 있다. 또한, 오프닝(OP)들은 프리 활성 패턴(PAP)들의 일부분을 노출시킬 수 있다.
이어서, 오프닝(OP)들에 노출된 프리 활성 패턴(PAP)들을 식각하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 백 게이트 전극(BG)의 양측에 형성될 수 있다. 백 게이트 전극(BG)의 제1 측벽 상에서, 제1 활성 패턴(AP1)들이 제1 방향(D1)으로 서로 이격되어 형성될 수 있다. 백 게이트 전극(BG)의 제2 측벽 상에서, 제2 활성 패턴(AP2)들이 제1 방향(D1)으로 서로 이격되어 형성될 수 있다. 다른 예에서, 제2 마스크 패턴(MP2)이 사선 방향으로 연장되는 경우, 제1 및 2 활성 패턴들(AP1, AP2)이 사선 방향으로 마주보도록 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 형성됨으로, 오프닝(OP)들은 백 게이트 절연 패턴(113)의 일부를 노출시킬 수 있다.
도 63 내지 도 65를 참고하면, 오프닝(OP)들 내에, 희생막(33)이 채워질 수 있다. 오프닝(OP)을 채우는 희생막(33)은 워드 라인 트렌치(도 51 및 도 52의 WL_T)를 채우는 희생막(33)과 동일한 물질일 수 있다.
오프닝(OP) 내에 희생막(33)을 채운 후, 제2 마스크 패턴(MP2)이 제거될 수 있다. 백 게이트 캡핑 패턴(115)의 상면이 노출되도록 희생막(33) 및 식각 정지막(31)에 대한 평탄화 공정이 수행될 수 있다. 이러서, 스페이서 패턴(121) 및 제1 하부 마스크막(11)이 제거될 수 있다. 이를 통해, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)가 노출될 수 있다. 스페이서 패턴(121) 및 제1 하부 마스크막(11)은 평탄화 공정을 이용하여 제거될 수 있지만, 이에 제한되는 것은 아니다.
도 66 내지 도 68을 참고하면, 매립 절연층(201) 상의 희생막(33) 및 식각 정지막(31)이 제거될 수 있다.
이를 통해, 매립 절연층(201)이 노출될 수 있다.
도 69 내지 도 71을 참고하면, 게이트 절연 패턴(GOX)은 제1 활성 패턴(AP1)의 측벽, 제2 활성 패턴(AP2)의 측벽, 백 게이트 캡핑 패턴(115)의 상면 매립 절연층(201)의 상면을 따라 형성될 수 있다.
게이트 절연 패턴(GOX)은 주변 회로 영역(PCR)에서 활성층(202) 및 소자 분리막(STI) 상에 증착될 수 있다. 게이트 절연 패턴(GOX)은 물리적 기상 증착(PVD), 열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층 증착(ALD) 기술들 중의 적어도 하나를 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)이 게이트 절연 패턴(GOX) 상에 형성될 수 있다. 제1 및 제2 워드 라인(WL1, WL2)들은 제1 및 제2 활성 패턴(AP1, AP2)들의 측벽들 상에 형성될 수 있다.
제1 및 제2 워드 라인(WL1, WL2)들을 형성하는 것은, 게이트 절연 패턴(GOX)을 게이트 도전막을 증착한 후, 게이트 도전막에 대한 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 여기서, 게이트 도전막의 증착 두께는 워드 라인 트렌치(도 51 및 도 52의 WL_T)의 폭의 절반보다 작을 수 있다.
게이트 도전막에 대한 이방성 식각 공정시, 게이트 절연 패턴(GOX)이 식각 정지막으로 이용될 수 있다. 도시된 것과 달리, 게이트 절연막(151)이 과식각(over etch)되어, 매립 절연층(201)이 노출될 수도 있다. 게이트 도전막에 대한 이방성 식각 공정에 따라, 제1 및 제2 워드 라인들(WL1, WL2)은 다양한 형상을 가질 수 있다.
제1 워드 라인(WL1)의 상면 및 제2 워드 라인(WL2)의 상면은 제1 및 제2 활성 패턴(AP1, AP2)들의 상면보다 낮은 레벨에 위치할 수 있다.
일 예로, 제1 및 제2 워드 라인(WL1, WL2)들을 형성한 후, 기상 도핑(GPD) 공정 또는 플라즈마 도핑(PLAD) 공정이 수행될 수 있다. 이를 통해, 제1 및 제2 워드 라인들(WL1, WL2)에 의해 노출된 게이트 절연 패턴(GOX)을 통해 제1 및 제2 활성 패턴들(AP1, AP2)에 불순물들이 도핑될 수도 있다.
도 72 내지 도 74를 참고하면, 게이트 분리 라이너(153)과, 게이트 분리 필링막(155)이 제1 및 제2 워드 라인(WL1, WL2)들 상에 형성될 수 있다.
좀 더 구체적으로, 게이트 분리 라이너(153)가 서브 기판(200) 상에 형성될 수 있다. 게이트 분리 라이너(153)는 예를 들어, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화막(SiCN) 및 이들의 조합을 포함할 수 있다. 게이트 분리 라이너(153)는 워드 라인들(WL1, WL2)의 표면들을 덮을 수 있다.
이어서, 게이트 분리 라이너(153)이 형성된 워드 라인 트렌치(도 51 및 도 52의 WL_T)를 채우도록 게이트 분리 필링막(155)이 형성될 수 있다. 여기서, 게이트 분리 필링막(155)은 게이트 분리 라이너(153)과 다른 절연 물질로 이루어질 수 있다. 이 후, 백 게이트 캡핑 패턴(115)들의 상면들이 노출되도록 게이트 분리 라이너(153)과, 게이트 분리 필링막(155)에 대한 평탄화 공정이 수행될 수 있다.
한편, 게이트 분리 필링막(155)을 형성하기 전에, 주변 회로 영역(PCR)의 게이트 분리 라이너(153) 상에 셀 어레이 영역(CAR)을 노출시키는 마스크 패턴이 형성될 수 있다. 이와 같은 경우, 주변 회로 영역(PCR)에 게이트 분리 필링막(155)은 형성되지 않을 수 있다.
도 75 및 도 76을 참고하면, 제1 및 제2 활성 패턴(AP1, AP2)들 내에, 제1 도펀트 영역(SDR1)이 형성될 수 있다.
불순물이 제1 활성 패턴(AP1)의 일부 및 제2 활성 패턴(AP2)의 일부에 도핑되어, 제1 도펀트 영역(SDR1)이 형성될 수 있다.
제1 도펀트 영역(SDR1)을 형성하는 것은 선택적인 공정일 수 있다. 이후의 제조 방법은 제1 도펀트 영역(SDR1)이 형성되지 않은 경우를 이용하여 설명한다.
도 77 내지 도 79를 참고하면, 폴리 실리콘 패턴(161)이 서브 기판(200) 전면에 형성될 수 있다.
폴리 실리콘 패턴(161)은 셀 어레이 영역(CAR)에서 제1 및 제2 활성 패턴(AP1, AP2)들과 접촉할 수 있다. 폴리 실리콘 패턴(161)은 주변 회로 영역(PCR)에서 게이트 분리 라이너(153) 상에 형성될 수 있다.
이어서, 주변 회로 영역(PCR)을 노출시키는 제3 마스크 패턴(MP3)이 폴리 실리콘 패턴(161) 상에 형성될 수 있다. 제3 마스크 패턴(MP3)을 식각 마스크로 이용하여, 주변 회로 영역(PCR) 상의 폴리 실리콘 패턴(161)이 제거될 수 있다. 주변 회로 영역(PCR)에서 게이트 분리 라이너(153)가 노출될 수 있다.
도 80 내지 도 82를 참고하면, 금속 패턴(163) 및 비트 라인 마스크 패턴(165)은 셀 어레이 영역(CAR)의 폴리 실리콘 패턴(161) 상에 형성될 수 있다.
금속 패턴(163) 및 비트 라인 마스크 패턴(165)은 주변 회로 영역(PCR)의 게이트 분리 라이너(153) 상에 형성될 수 있다.
도 83 내지 도 85를 참고하면, 비트 라인 마스크 패턴(165), 금속 패턴(163) 및 폴리 실리콘 패턴(161)을 패터닝하여, 제2 방향(D2)으로 연장된 비트 라인(BL)들이 형성될 수 있다.
비트 라인(BL)들을 형성하는 동안, 백 게이트 캡핑 패턴(115)의 일부분이 식각될 수도 있다. 또한, 비트 라인(BL)들을 형성하는 동안, 주변 회로 영역(PCR)의 비트 라인 마스크 패턴(165), 금속 패턴(163), 게이트 분리 라이너(153) 및 게이트 절연 패턴(GOX)이 식각될 수 있다. 이를 통해, 소자 분리막(STI)의 일부 및 활성층(202)이 노출될 수 있다.
도 86 내지 도 88을 참고하면, 쉴딩 절연 라이너(171)는 비트 라인(BL)들 사이에 쉴딩 영역을 정의할 수 있다.
쉴딩 절연 라이너(171)은 실질적으로 균일한 두께를 가질 수 있다. 쉴딩 절연 라이너(171)는 서브 기판(200) 전면에 형성될 수 있다. 쉴딩 절연 라이너(171)의 증착 두께는 비트 라인(BL)들이 이격된 거리의 절반보다 작을 수 있다. 쉴딩 절연 라이너(171)을 형성함에 따라, 쉴딩 절연 라이너(171)에 의해 쉴딩 영역이 비트 라인(BL)들 사이에 정의될 수 있다. 쉴딩 영역은 비트 라인(BL)들과 나란하게 제2 방향(D2)으로 연장될 수 있다.
쉴딩 절연 라이너(171)를 형성한 후, 쉴딩 절연 라이너(171)의 쉴딩 영역 내에 쉴딩 도전 패턴(SL)이 형성될 수 있다.
쉴딩 도전 패턴(SL)이 비트 라인(BL)들 사이에 각각 형성될 수 있다. 일 예로, 쉴딩 도전 패턴(SL)을 형성하는 것은 쉴딩 절연 라이너(171) 상에 쉴딩 영역을 채우도록 쉴딩 도전막을 형성하는 것과, 쉴딩 도전막의 상면을 리세스시키는 것을 포함할 수 있다.
실시예들에 따르면, 쉴딩 도전 패턴(SL)을 형성하는 동안, 주변 회로 영역(PCR)에서 쉴딩 도전 패턴의 연결 부분(SLc)이 위치할 수 있다.
도 89 내지 도 91을 참고하면, 쉴딩 절연 캡핑막(175)이 쉴딩 도전 패턴(SL) 상에 형성될 수 있다.
또한, 쉴딩 절연 캡핑막(175)은 주변 회로 영역(PCR)에서 쉴딩 도전 패턴의 연결 부분(SLc)을 덮을 수 있다.
쉴딩 절연 캡핑막(175)을 형성하는 것은, 쉴딩 도전 패턴(SL)이 형성된 쉴딩 영역을 채우는 쉴딩 캡핑 절연막을 형성하는 것을 포함할 수 있다. 또한, 쉴딩 절연 캡핑막(175)을 형성하는 것은, 비트 라인(BL)들의 상면 즉, 비트 라인 마스크 패턴(165)의 상면이 노출되도록 쉴딩 캡핑 절연막 및 쉴딩 절연 라이너(171)에 대한 평탄화 공정을 수행하는 것을 포함할 수 있다.
도시되지 않았지만, 쉴딩 절연 캡핑막(175), 쉴딩 절연 라이너(171) 및 비트 라인(BL) 상에 본딩 접착막(도 33 내지 도 35의 263)이 더 형성될 수 있다.
도 92 내지 도 94를 참고하면, 백 게이트 전극(BG)들, 워드 라인(WL1, WL2)들, 활성 패턴(AP1, AP2)들, 비트 라인(BL)들 및 쉴딩 도전 패턴(SL)이 형성된 서브 기판(200)이 페리 게이트 구조체(PG)가 형성된 기판(100)과 본딩될 수 있다.
본딩 접착막(263)을 이용하여, 기판(100) 및 서브 기판(200)은 본딩될 수 있다.
도 95 및 도 96을 참고하면, 기판(100)과 서브 기판(200)을 본딩시킨 후, 서브 기판(200)을 제거하는 후면 랩핑(lapping) 공정이 수행될 수 있다.
서브 기판(200)을 제거하는 것은, 그라인딩(grinding) 공정, 및 습식 식각 공정을 차례로 수행하여 매립 절연층(201)을 노출시키는 것을 포함할 수 있다.
도 97 내지 도 99를 참고하면, 매립 절연층(201)을 제거하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 노출될 수 있다.
매립 절연층(201)이 제거되어, 게이트 절연 패턴(GOX)의 일부 및 백 게이트 절연 패턴(113)의 일부가 노출될 수 있다.
이어서, 노출된 게이트 절연 패턴(GOX) 및 노출된 백 게이트 절연 패턴(113)이 제거될 수 있다. 이를 통해, 백 게이트 전극(BG), 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)이 노출될 수 있다.
이어서, 에치백(etch-back) 공정을 수행하여, 백 게이트 전극(BG)의 일부, 제1 워드 라인(WL1)의 일부 및 제2 워드 라인(WL2)의 일부가 제거될 수 있다.
이어서, 리세스된 백 게이트 전극(BG) 상에, 백 게이트 분리 패턴(111)이 형성될 수 있다. 또한, 리세스된 제1 및 제2 워드 라인(WL1, WL2)들 상에, 게이트 캡핑 패턴(143)이 형성될 수 있다. 백 게이트 분리 패턴(111)과 게이트 캡핑 패턴(143)은 동시에 형성될 수 있다.
주변 회로 영역(PCR)에서, 소자 분리막(STI) 및 활성층(202) 상에 삽입 절연막(213)이 형성될 수 있다. 일 예로, 삽입 절연막(213)은 매립 절연층(201)을 제거하고 남은 나머지 부분일 수 있다. 다른 예로, 백 게이트 분리 패턴(111) 및 게이트 캡핑 패턴(143)을 형성한 후, 셀 어레이 영역(CAR)을 노출시키는 삽입 절연막(213)이 형성될 수 있다.
도 100 내지 도 102를 참고하면, 하부 컨택 식각 정지막(211), 상부 컨택 식각 정지막(212) 및 컨택 층간 절연막(231)이 기판(100) 전면에 차례로 형성될 수 있다.
이어서, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)를 노출시키는 컨택 홀이 하부 컨택 식각 정지막(211), 상부 컨택 식각 정지막(212) 및 컨택 층간 절연막(231) 내에 형성될 수 있다. 컨택 패턴(BC)은 컨택 홀 내에 형성될 수 있다. 컨택 패턴(BC)들은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 형성될 수 있다. 컨택 패턴(BC)들은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 연결될 수 있다.
도시된 것과 달리, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)와 접촉하는 컨택막이 기판(100) 전면에 형성될 수 있다. 이어서, 컨택막을 패터닝하여, 컨택 패턴(BC)이 형성될 수 있다. 이격된 컨택 패턴(BC) 사이에, 컨택 분리 패턴(도 15의 232)이 형성될 수 있다.
도 103을 참고하면, 하부 주변 컨택 플러그 홀이 주변 회로 영역(PCR)에서 형성될 수 있다.
하부 주변 컨택 플러그 홀은 비트 라인(BL)의 단부에 배치된 금속 패턴(163), 쉴딩 도전 패턴의 연결 부분(SLc) 및 페리 배선 라인(241a)을 노출시킬 수 있다. 하부 주변 컨택 플러그 홀은 소자 분리막(STI)을 관통하여 형성될 수 있다.
이어서, 도 3 및 도 4에서, 하부 주변 컨택 플러그 홀 내에, 하부 주변 컨택 플러그(LPLGa, LPLGb, LPLGc) 들이 형성될 수 있다.
이어서, 컨택 패턴(BC) 상에, 데이터 저장 패턴(DSP)들이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 PG: 페리 게이트 구조체
AP1, AP2: 활성 패턴 BL: 비트 라인
SL: 쉴딩 도전 패턴 WL1, WL2: 워드 라인
BG: 백 게이트 전극 BC: 컨택 패턴
DSP: 데이터 저장 패턴

Claims (20)

  1. 기판 상의 페리 게이트 구조체;
    상기 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인;
    상기 페리 게이트 구조체 상에 상기 비트 라인과 인접하여 배치되고, 상기 제1 방향으로 연장된 쉴딩 구조체;
    상기 비트 라인 및 상기 쉴딩 구조체 상에, 제2 방향으로 연장된 제1 워드 라인;
    상기 비트 라인 및 상기 쉴딩 구조체 상에 상기 제2 방향으로 연장되고, 상기 제1 워드 라인과 상기 제1 방향으로 이격된 제2 워드 라인;
    상기 비트 라인 상에 배치되고, 상기 제1 워드 라인 및 상기 제2 워드 라인 사이에 배치된 제1 활성 패턴 및 제2 활성 패턴; 및
    상기 제1 활성 패턴 및 상기 제2 활성 패턴과 연결된 컨택 패턴들을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 워드 라인은 상기 제2 방향으로 교대로 배치된 제1 부분과, 제2 부분을 포함하고,
    상기 제1 워드 라인의 제1 부분의 상기 제1 방향으로의 폭은 상기 제1 워드 라인의 제2 부분의 상기 제1 방향으로의 폭보다 작은 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 활성 패턴은 상기 제2 워드 라인보다 상기 제1 워드 라인에 인접하고,
    상기 제1 활성 패턴은 상기 제2 방향으로 인접한 상기 제1 워드 라인의 제2 부분 사이에 배치된 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 비트 라인 및 상기 쉴딩 구조체 상에 배치되고, 상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에서 상기 제2 방향으로 연장된 백 게이트 전극을 더 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서,
    상기 백 게이트 전극은 제3 방향으로 대향된 제1 면 및 제2 면을 포함하고,
    상기 백 게이트 전극의 제1 면은 상기 백 게이트 전극의 제2 면보다 상기 비트 라인에 가깝고,
    상기 백 게이트 전극의 제1 면은 오목한 곡면을 갖거나 평면인 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 쉴딩 구조체는 쉴딩 도전 패턴과, 상기 쉴딩 도전 패턴을 감싸는 쉴딩 절연막을 포함하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 비트 라인은 상기 제1 방향으로 연장된 장측벽과, 상기 제2 방향으로 연장된 단측벽을 포함하고,
    상기 쉴딩 도전 패턴은 상기 비트 라인의 장측벽을 따라 연장된 연장 부분과, 상기 비트 라인의 단측벽을 따라 연장된 연결 부분을 포함하고,
    상기 쉴딩 도전 패턴의 연장 부분은 상기 쉴딩 도전 패턴의 연결 부분과 직접 연결된 반도체 메모리 장치.
  8. 제6 항에 있어서,
    상기 비트 라인은 도전 비트 라인을 포함하고,
    상기 쉴딩 도전 패턴의 제3 방향으로의 높이는 상기 도전 비트 라인의 상기 제3 방향으로의 높이와 다른 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴은 단결정 반도체 물질로 이루어진 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 비트 라인의 상기 제2 방향으로의 폭은 상기 제1 활성 패턴의 상기 제2 방향으로의 길이 및 상기 제2 활성 패턴의 상기 제2 방향으로의 길이보다 작은 반도체 메모리 장치.
  11. 제1 항에 있어서,
    상기 비트 라인과 상기 제1 활성 패턴 사이 및 상기 비트 라인과 상기 제2 활성 패턴 사이에 배치된 삽입 반도체 패턴을 더 포함하고,
    상기 삽입 반도체 패턴은 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 다른 반도체 물질을 포함하는 반도체 메모리 장치.
  12. 기판 상의 페리 게이트 구조체;
    상기 페리 게이트 구조체 상에 배치되고, 제1 방향으로 연장된 비트 라인;
    상기 페리 게이트 구조체 상에 상기 비트 라인과 인접하여 배치되고, 상기 제1 방향으로 연장된 쉴딩 도전 패턴;
    상기 비트 라인 상에 배치되고, 상기 제1 방향으로 대향된 제1 측벽 및 제2 측벽과, 수직 방향으로 대향된 제1 면 및 제2 면을 포함하는 활성 패턴으로, 상기 활성 패턴의 제1 면은 상기 비트 라인과 연결된 활성 패턴;
    상기 활성 패턴의 제1 측벽 상에 배치되고, 상기 제2 방향으로 연장된 워드 라인; 및
    상기 활성 패턴 상에 배치되고, 상기 활성 패턴의 제2 면과 연결된 컨택 패턴을 포함하고,
    상기 비트 라인은 상기 제1 방향으로 연장된 장측벽과, 상기 제2 방향으로 연장된 단측벽을 포함하고,
    상기 쉴딩 도전 패턴은 상기 비트 라인의 장측벽을 따라 연장된 연장 부분과, 상기 비트 라인의 단측벽을 따라 연장된 연결 부분을 포함하고,
    상기 쉴딩 도전 패턴의 연결 부분의 적어도 일부에서, 상기 쉴딩 도전 패턴의 상기 제1 방향으로의 폭은 상기 기판에서 멀어짐에 따라 증가하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 워드 라인은 상기 제2 방향으로 교대로 배치된 제1 부분과, 제2 부분을 포함하고,
    상기 워드 라인의 제1 부분의 상기 제1 방향으로의 폭은 상기 제1 워드 라인의 제2 부분의 상기 제1 방향으로의 폭보다 작은 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 활성 패턴은 상기 제2 방향으로 인접한 상기 워드 라인의 제2 부분 사이에 배치된 반도체 메모리 장치.
  15. 제12 항에 있어서,
    상기 활성 패턴의 상기 제2 측벽 상에 배치되고, 상기 제2 방향으로 연장된 백 게이트 전극을 더 포함하고,
    상기 활성 패턴은 상기 백 게이트 전극 및 상기 워드 라인 사이에 배치된 반도체 메모리 장치.
  16. 제12 항에 있어서,
    상기 비트 라인 상에 배치되는 게이트 분리 패턴을 더 포함하고,
    상기 워드 라인은 상기 게이트 분리 패턴 및 상기 활성 패턴 사이에 배치되고,
    상기 게이트 분리 패턴은 수평부와, 상기 수평부로부터 상기 수직 방향으로 돌출된 돌출부를 포함하고,
    상기 게이트 분리 패턴의 수평부의 상기 제1 방향으로의 폭은 상기 게이트 분리 패턴의 돌출부의 상기 제1 방향으로의 폭보다 크고,
    상기 게이트 분리 패턴의 수평부는 상기 게이트 분리 패턴의 돌출부보다 상기 비트 라인에 가까운 반도체 메모리 장치.
  17. 기판 상의 페리 게이트 구조체;
    상기 페리 게이트 구조체 상에, 제1 방향으로 연장되는 비트 라인들;
    상기 페리 게이트 구조체 상에, 제2 방향으로 인접하는 상기 비트 라인들 사이에 배치되는 쉴딩 도전 패턴;
    상기 비트 라인 상에서 상기 제1 방향을 따라 교대로 배치된 제1 및 제2 활성 패턴들;
    상기 비트 라인 및 상기 쉴딩 도전 패턴 상에 배치되고, 서로 인접하는 상기 제1 및 제2 활성 패턴 사이에서 상기 제2 방향으로 연장되는 백 게이트 전극들;
    상기 제1 활성 패턴들과 인접하게 각각 배치되고, 상기 제2 방향을 연장되는 제1 워드 라인들;
    상기 제2 활성 패턴들과 인접하게 각각 배치되고, 상기 제2 방향으로 연장되는 제2 워드 라인들;
    상기 제1 및 제2 활성 패턴들에 각각 연결된 컨택 패턴들; 및
    상기 컨택 패턴들에 각각 연결된 데이터 저장 패턴들을 포함하고,
    상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
    상기 페리 게이트 구조체의 일부는 상기 기판의 셀 어레이 영역 상에 배치된 반도체 메모리 장치.
  18. 제17 항에 있어서,
    각각의 상기 비트 라인은 상기 제1 방향으로 연장된 장측벽과, 상기 제2 방향으로 연장된 단측벽을 포함하고,
    상기 쉴딩 도전 패턴은 상기 비트 라인의 장측벽을 따라 연장된 연장 부분과, 상기 비트 라인의 단측벽을 따라 연장된 연결 부분을 포함하고,
    상기 쉴딩 도전 패턴의 연장 부분은 상기 쉴딩 도전 패턴의 연결 부분과 직접 연결된 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 비트 라인 상에 배치되고, 상기 제1 방향으로 인접한 제1 워드 라인 및 상기 제2 워드 라인 사이에 배치된 게이트 분리 패턴을 더 포함하고,
    상기 게이트 분리 패턴은 수평부와, 상기 수평부로부터 수직 방향으로 돌출된 돌출부를 포함하고,
    상기 게이트 분리 패턴의 수평부의 상기 제1 방향으로의 폭은 상기 게이트 분리 패턴의 돌출부의 상기 제1 방향으로의 폭보다 크고,
    상기 게이트 분리 패턴의 수평부는 상기 게이트 분리 패턴의 돌출부보다 상기 비트 라인에 가깝고,
    상기 제1 워드 라인 및 상기 제2 워드 라인은 상기 게이트 분리 패턴의 수평부 상에 배치된 반도체 메모리 장치.
  20. 반도체 기판, 매립 절연층, 및 활성층을 포함하는 제1 기판을 제공하고,
    상기 활성층 내에 제1 방향으로 연장되는 백 게이트 전극을 형성하고,
    상기 활성층을 패터닝하여 상기 백 게이트 전극 양측에서 상기 매립 절연층 상에 제1 및 제2 활성 패턴들을 형성하고,
    상기 백 게이트 전극의 양측에서 상기 매립 절연층 상에 제1 워드 라인 및 제2 워드 라인을 형성하고, 상기 제1 활성 패턴은 상기 제1 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 상기 제2 활성 패턴은 상기 제2 워드 라인 및 상기 백 게이트 전극 사이에 배치되고,
    상기 제1 및 제2 활성 패턴들의 상에, 상기 제1 및 제2 워드 라인들을 가로질러 제2 방향으로 연장되는 비트 라인들을 형성하고,
    제2 기판 상에 페리 게이트 구조체를 형성하고,
    상기 비트 라인들과 상기 페리 게이트 구조체가 마주보도록 상기 제1 기판 및 상기 제2 기판을 본딩하고,
    상기 제1 기판의 상기 반도체 기판 및 상기 매립 절연층을 제거하여, 상기 제1 및 제2 활성 패턴들을 노출시키고,
    상기 제1 및 제2 활성 패턴들 상에, 컨택 패턴들을 형성하는 것을 포함하는 반도체 메모리 장치 제조 방법.
KR1020220058801A 2022-05-13 2022-05-13 반도체 메모리 장치 및 그 제조 방법 KR20230158993A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020220058801A KR20230158993A (ko) 2022-05-13 2022-05-13 반도체 메모리 장치 및 그 제조 방법
US18/101,613 US20230371243A1 (en) 2022-05-13 2023-01-26 Semiconductor memory device and method for fabricating the same
EP23160193.1A EP4277449A1 (en) 2022-05-13 2023-03-06 Semiconductor memory device and method for fabricating the same
TW112108725A TW202410478A (zh) 2022-05-13 2023-03-09 半導體記憶體裝置
CN202310405272.9A CN117062436A (zh) 2022-05-13 2023-04-17 半导体存储器装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220058801A KR20230158993A (ko) 2022-05-13 2022-05-13 반도체 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230158993A true KR20230158993A (ko) 2023-11-21

Family

ID=85505690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220058801A KR20230158993A (ko) 2022-05-13 2022-05-13 반도체 메모리 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20230371243A1 (ko)
EP (1) EP4277449A1 (ko)
KR (1) KR20230158993A (ko)
CN (1) CN117062436A (ko)
TW (1) TW202410478A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220043981A (ko) * 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
KR20230026608A (ko) * 2021-08-17 2023-02-27 삼성전자주식회사 반도체 메모리 장치

Also Published As

Publication number Publication date
TW202410478A (zh) 2024-03-01
EP4277449A1 (en) 2023-11-15
US20230371243A1 (en) 2023-11-16
CN117062436A (zh) 2023-11-14

Similar Documents

Publication Publication Date Title
CN101771047B (zh) 具有鞍鳍晶体管的半导体器件及其制造方法
US11101283B2 (en) Semiconductor memory device
KR100718255B1 (ko) 디램 장치 및 그 제조 방법
TWI839019B (zh) 使用增強圖案化技術製造半導體裝置的方法
WO2014126214A1 (ja) 半導体装置
US20210391467A1 (en) Semiconductor devices and methods of fabricating the same
TWI718806B (zh) 記憶裝置及其製造方法
EP4277449A1 (en) Semiconductor memory device and method for fabricating the same
US20240315013A1 (en) Semiconductor memory device
US20240306404A1 (en) Semiconductor memory device
US20240334682A1 (en) Semiconductor memory device
EP4274401A1 (en) Semiconductor memory device
US20240147707A1 (en) Semiconductor memory device
US20240147706A1 (en) Semiconductor memory device
KR20240131105A (ko) 반도체 메모리 장치
TW202435211A (zh) 半導體記憶體裝置
KR20240145718A (ko) 반도체 메모리 장치
KR20240062189A (ko) 반도체 메모리 장치
KR20230111510A (ko) 반도체 장치
KR20230113229A (ko) 반도체 장치 및 그 제조 방법
TW202437523A (zh) 半導體記憶體元件
JP2023164303A (ja) 半導体メモリ装置
CN113130491A (zh) 存储装置及其制造方法