JP2023164303A - 半導体メモリ装置 - Google Patents

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Abstract

Figure 2023164303000001
【課題】電気的特性及び信頼性がより向上された半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置が提供される。半導体メモリ装置は、半導体基板内に活性部を定義する素子分離膜、前記半導体基板上で前記活性部を横切るビットライン構造体、前記ビットライン構造体と前記活性部との間の第１導電パッド、前記第１導電パッドと前記ビットライン構造体との間のビットラインコンタクトパターン、前記第１導電パッドの第１側壁を覆う第１ビットラインコンタクトスペーサー、及び前記第１導電パッドの第２側壁を覆う第２ビットラインコンタクトスペーサーを含み、前記第１導電パッドは前記活性部の上面と接触する平坦な底面を有し、前記第１ビットラインコンタクトスペーサーの幅は前記第２ビットラインスペーサーの幅と異なることができる。
【選択図】図２Ａ

Description

本発明は半導体メモリ装置に関し、さらに詳細には電気的特性及び信頼性がより向上された半導体メモリ装置に関する。
消費者が要求する優れた性能及び安い価額を満たすために、半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるため、特に増加された集積度が要求されている。２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンを微細化するためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、半導体素子の集積度、抵抗、及び電流駆動能力等を拡大するための半導体メモリ装置が提案されている。
米国特許第１０，９１０，２６１Ｂ２号公報
本発明が解決しようとする課題は電気的特性及び信頼性がより向上された半導体メモリ装置を提供することにある。
本発明が解決しようとする課題は以上で言及した課題に制限されず、言及されないその他の課題が下の記載から当業者に明確に理解されるはずである。
前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、半導体基板内に活性部を定義する素子分離膜、前記半導体基板上で前記活性部を横切るビットライン構造体、前記ビットライン構造体と前記活性部との間の第１導電パッド、前記第１導電パッドと前記ビットライン構造体との間のビットラインコンタクトパターン、前記第１導電パッドの第１側壁を覆う第１ビットラインスペーサー、及び前記第１導電パッドの第２側壁を覆う第２ビットラインスペーサーを含み、前記第１導電パッドは前記活性部の上面と接触する平坦な底面を有し、前記第１ビットラインスペーサーの幅は前記第２ビットラインスペーサーの幅と異なることができる。
前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、半導体基板内に活性部を定義する素子分離膜、前記半導体基板上で前記活性部の間に配置される第１パッド絶縁パターン、前記半導体基板上に配置され、第１方向に互いに隣接する前記第１パッド絶縁パターンの間に配置される第１導電パッド、前記半導体基板上に配置され、前記第１導電パッドと前記第１パッド絶縁パターンとの間に配置される第２導電パッド、前記第１導電パッド上で前記活性部を横切って第２方向に延びるビットライン構造体、前記ビットライン構造体と前記第１導電パッドとの間のビットラインコンタクトパターン、及び前記第２導電パッド上の埋め込みコンタクトパターンを含み、前記第１及び第２導電パッドは同一なレベルに位置する平坦な底面を有し、前記第１導電パッドは前記ビットラインコンタクトパターンの側壁に整列された側壁を有することができる。
前記解決しようとする課題を達成するために本発明の実施形態による半導体メモリ装置は、半導体基板内に活性部を定義する素子分離膜、前記活性部を横切って第１方向に延び、前記半導体基板内に埋め込まれたワードライン構造体であって、当該ワードライン構造体の各々はワードライン、前記ワードライン上のゲートキャッピングパターン、及び前記半導体基板と前記ワードラインとの間のゲート絶縁パターンを含む、ワードライン構造体、前記半導体基板上で前記第１方向に隣接する前記活性部の端部の間に配置される第１パッド絶縁パターン、前記ワードライン構造体上で前記第１方向に延びる第２パッド絶縁パターン、前記ワードライン構造体を横切って前記第１方向と交差する第２方向に延びるビットライン構造体、前記ビットライン構造体と前記活性部との間の第１導電パッド、前記ビットライン構造体と前記第１導電パッドとの間のビットラインコンタクトパターン、前記半導体基板上に配置され、前記活性部の端部上に配置される第２導電パッド、前記ビットライン構造体の両側壁上に配置されるビットラインスペーサー、及び前記第２導電パッド上の埋め込みコンタクトパターンを含み、前記第１及び第２導電パッドの各々は平坦な底面を有し、前記第１及び第２導電パッドの前記底面は前記ゲートキャッピングパターンの上面と実質的に同一なレベルに位置し、前記第１導電パッドは前記ビットラインコンタクトの側壁及び前記ビットライン構造体の側壁に整列された側壁を有することができる。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態によれば、半導体基板の上面に導電パッドを先に形成した後、ビットラインコンタクトパターン及びビットラインを形成することによって、ビットラインコンタクトパターンの底面が丸くなるか、或いは傾斜面を有することを防止することができる。したがって、半導体メモリ装置の信頼性がより向上されることができる。
また、ビットラインのミスアライメントが発生しても、ビットライン両測でエッチング深さの差が大きくなることを低減できるので、ビットラインコンタクトパターンと埋め込みコンタクトパターンとの間の離隔距離を確保することができる。したがって、半導体メモリ装置の信頼性がより向上されることができる。
本発明の実施形態による半導体メモリ装置の平面図である。 図１のＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。 図１のＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を示す。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 本発明の実施形態による半導体メモリ装置の一部分を示す平面図である。 本発明の実施形態による半導体メモリ装置の一部分を示す平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図５ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図５ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図６ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図６ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図７ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図７ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図８ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図８ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図９ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図９ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１０ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１０ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１１ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１２ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１２ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１３ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１３ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１４ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１４ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。
図１は本発明の実施形態による半導体メモリ装置の平面図である。図２Ａは図１のＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。図２Ｂは図１のＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を示す。図３Ａ乃至図３Ｅは図２ＡのＰ部分を拡大した図面である。
図４Ａ及び図４Ｂは本発明の実施形態による半導体メモリ装置の一部分を示す平面図である。
図１、図２Ａ、及び図２Ｂを参照すれば、半導体基板１００内に活性部ＡＣＴを定義する素子分離膜１０１が配置されることができる。半導体基板１００はシリコン基板、ゲルマニウム基板、及び／又はシリコン－ゲルマニウム基板等であり得る。素子分離膜１０１はシリコン酸化物、シリコン窒化物、又はシリコン酸化窒化物のうち少なくとも１つを含むことができる。素子分離膜１０１の上面は半導体基板１００の上面と共面をなすことができる。
一例によれば、活性部ＡＣＴは、平面視において長方形（又はバー形状）を有し、第１方向Ｄ１及び第１方向Ｄ１を横切る（例として、第１方向Ｄ１と垂直な）第２方向Ｄ２に沿って２次元に配列されることができる。活性部ＡＣＴは、平面視においてジグザグ形状に配列されることができ、第１方向Ｄ１及び第２方向Ｄ２に対して斜線方向に長軸を有することができる。
ワードライン構造体ＷＬＳが半導体基板１００内で活性部ＡＣＴを横切って第１方向Ｄ１に延びることができる。ワードライン構造体ＷＬＳの各々はワードラインＷＬ、半導体基板１００とワードラインＷＬとの間のゲート絶縁パターン１０３、及びワードラインＷＬ上のゲートキャッピングパターン１０５を含むことができる。
ワードラインＷＬは半導体基板１００内に配置されることができ、平面視において、第１方向Ｄ１に延びて活性部ＡＣＴ及び素子分離膜１０１を横切ることができる。１つの活性部ＡＣＴは一対のワードラインＷＬと交差することができる。ワードラインＷＬの上面は半導体基板１００の上面より下に位置することができる。ワードラインＷＬの下面はその下の物質に応じて高さが異なることができる。一例として、ワードラインＷＬの下面の中で、活性部ＡＣＴ上に提供される部分の高さは素子分離膜１０１上に提供される部分の高さより高いことができる。ゲートキャッピングパターン１０５の上面は半導体基板１００の上面及び素子分離膜１０１の上面と実質的に共面をなすことができる。
ワードラインＷＬは導電物質を含むことができる。ゲート絶縁パターン１０３はシリコン酸化物、シリコン窒化物、シリコン酸化窒化物、及び高誘電率物質のうち少なくとも１つを含むことができる。ゲートキャッピングパターン１０５は、例えばシリコン窒化膜又はシリコン酸化窒化膜を含むことができる。
ワードラインＷＬの両側の活性部ＡＣＴの各々に第１及び第２不純物領域１ａ、１ｂが形成されることができる。第１及び第２不純物領域１ａ、１ｂの下面は活性部ＡＣＴの上面から所定の深さに位置することができる。第１不純物領域１ａはワードラインＷＬの間で活性部ＡＣＴの各々の中央部内に配置され、第２不純物領域１ｂは第１不純物領域１ａと離隔されて活性部ＡＣＴの各々の端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）に配置されることができる。第１及び第２不純物領域１ａ、１ｂは半導体基板１００と反対の導電型を有するドーパントでドーピングされることができる。
第１導電パッド１１３ａ及び第２導電パッド１１３ｂが半導体基板１００の上面上に配置されることができる。
第１導電パッド１１３ａは各活性部ＡＣＴの第１不純物領域１ａと連結されることができる。第２導電パッド１１３ｂは各活性部ＡＣＴの第２不純物領域１ｂと連結されることができる。第１及び第２導電パッド１１３ａ、１１３ｂは不純物がドーピングされた半導体又は金属（ｅｘ、チタニウム、タングステン又はタンタル等）の中で選択された少なくとも１つを含むことができる。
第２導電パッド１１３ｂは第１導電パッド１１３ａと横に（又は、水平に）離隔されることができる。
詳細に、図３Ａを参照すれば、第１導電パッド１１３ａは互いに対向する第１側壁Ｓ１及び第２側壁Ｓ２を有することができる。一例として、第１導電パッド１１３ａの第１側壁Ｓ１からこれに隣接する第２導電パッド１１３ｂの間の距離ａ１は第１導電パッド１１３ａの第２側壁Ｓ２からこれに隣接する第２導電パッド１１３ｂの間の距離ａ２と実質的に同一であることができる。
これと異なり、図３Ｃ及び図４Ａを参照すれば、第１導電パッド１１３ａの第１側壁Ｓ１からこれに隣接する第２導電パッド１１３ｂの間の距離ａ１は第１導電パッド１１３ａの第２側壁Ｓ２からこれに隣接する第２導電パッド１１３ｂの間の距離ａ２と異なることができる。例えば、第１導電パッド１１３ａの第１側壁Ｓ１と第２導電パッド１１３ｂとの間の距離ａ１が第１導電パッド１１３ａの第２側壁Ｓ２と第２導電パッド１１３ｂとの間の距離ａ２より大きいことができる。
第１及び第２導電パッド１１３ａ、１１３ｂの各々は平坦な底面を有することができ、半導体基板１００の上面と直接接触することができる。言い換えれば、第１及び第２導電パッド１１３ａ、１１３ｂの底面は半導体基板１００の上面と実質的に同一なレベルに位置することができる。
第１及び第２導電パッド１１３ａ、１１３ｂの上面は、図３Ａに図示されたように、実質的に同一なレベルに位置することができる。これと異なり、図３Ｂを参照すれば、第１導電パッド１１３ａの上面が第２導電パッド１１３ｂの上面より低いレベルに位置することができる。即ち、第１導電パッド１１３ａの厚さＴ１が第２導電パッド１１３ｂの厚さＴ２より小さいことができる。
ビットラインスペーサーＳＳ及びビットラインコンタクトスペーサー１６２が第１導電パッド１１３ａの両側に配置されることができる。即ち、第１導電パッド１１３ａと第２導電パッド１１３ｂの間にビットラインスペーサーＳＳの一部及びビットラインコンタクトスペーサー１６２が配置されることができる。
第１パッド絶縁パターン１２１が半導体基板１００上で隣接する２つの活性部ＡＣＴの端部の間に配置されることができる。即ち、第１パッド絶縁パターン１２１が第１方向Ｄ１に互いに隣接する第２不純物領域１ｂの間に配置されることができる。第１パッド絶縁パターン１２１の底面は半導体基板１００の上面又は素子分離膜１０１の上面より低いレベルに位置することができる。第１パッド絶縁パターン１２１は、平面視においてジグザグ形状又は蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状に配列されることができる。第１パッド絶縁パターン１２１の各々は、平面視において長方形状又は平行四辺形状を有することができる。
第２パッド絶縁パターン１２３がワードライン構造体ＷＬＳ上で第１方向Ｄ１に延びることができる。第２パッド絶縁パターン１２３の底面は第１及び第２導電パッド１１３ａ、１１３ｂの底面と実質的に同一なレベルに位置することができる。
第１方向Ｄ１に互いに隣接する第１パッド絶縁パターン１２１の間に、そして第２方向Ｄ２に互いに隣接する第２パッド絶縁パターン１２３の間に第１導電パッド１１３ａが配置されることができる。第１及び第２パッド絶縁パターン１２１、１２３は、例えばシリコン窒化膜、及び／又はシリコン酸化窒化膜を含むことができる。
第１及び第２パッド絶縁パターン１２１、１２３上に第１バッファ絶縁膜１３１及び第１バッファ絶縁膜１３１上の第２バッファ絶縁膜１３３が提供されることができる。一例として、第１バッファ絶縁膜１３１はシリコン酸化膜であり、第２バッファ絶縁膜１３３はシリコン窒化膜であり得る。これとは異なり、第１バッファ絶縁膜１３１及び第２バッファ絶縁膜１３３のうち１つのみが提供されることができる。第１及び第２バッファ絶縁膜１３１、１３３の各々は、平面的に互いに離隔された島形状を有することができる。一例として、第１及び第２バッファ絶縁膜１３１、１３３は隣接する２つの活性部ＡＣＴの端部及びこれらの間の素子分離膜１０１の一部を同時に覆うことができる。
実施形態によれば、ビットライン構造体ＢＬＳは半導体基板１００上でワードラインＷＬを横切って第２方向Ｄ２に延びることができる。
ビットライン構造体ＢＬＳは順に積層されたポリシリコンパターン１４１、金属パターン１５１、及びハードマスクパターン１５３を含むことができる。ポリシリコンパターン１４１と第１及び第２パッド絶縁パターン１２１、１２３の間に第１及び第２バッファ絶縁膜１３１、１３３が介在されることができる。ポリシリコンパターン１４１は第１導電パッド１１３ａ上で省略されることができる。金属パターン１５１は導電性金属窒化物（例えば、窒化チタン、窒化タンタル等）及び金属（例えば、タングステン、チタニウム、タンタル等）を含むことができる。ハードマスクパターン１５３はシリコン窒化物又はシリコン酸窒化物と絶縁材料を含むことができる。
図３Ａを参照すれば、ビットライン構造体ＢＬＳはポリシリコンパターン１４１と金属パターン１５１との間にシリサイドパターン１４９を含むことができる。シリサイドパターン１４９はチタニウムシリサイド、コバルトシリサイド、又はニッケルシリサイドのうち少なくとも１つを含むことができる。
ビットラインコンタクトパターン１４７が第１導電パッド１１３ａとビットライン構造体の金属パターン１５１との間に配置されることができる。ビットラインコンタクトパターン１４７は不純物がドーピングされたポリシリコンを含むことができる。ビットラインコンタクトパターン１４７の上面はビットライン構造体ＢＬＳのポリシリコンパターン１４１の上面と実質的に同一なレベルに位置することができる。
図４Ａを参照すれば、ビットラインコンタクトパターン１４７は第１及び第２バッファ絶縁膜１３１、１３３に定義されるオープニングＯＰ内に配置されることができる。これと異なり、図４Ｂを参照すれば、ビットラインコンタクトパターン１４７は第１及び第２バッファ絶縁膜１３１、１３３に定義されるオープニングＯＰの間に配置されることができる。
実施形態で、ビットラインコンタクトパターン１４７は金属パターン１５１の側壁及び第１導電パッド１１３ａの側壁に整列された側壁を有することができる。言い換えれば、ビットラインコンタクトパターン１４７は第１方向Ｄ１に、ビットライン構造体ＢＬＳの幅及び第１導電パッド１１３ａの幅と実質的に同一な幅を有することができる。第２方向Ｄ２に、ビットラインコンタクトパターン１４７の長さは第１導電パッド１１３ａの長さより大きいことができる。
ビットラインコンタクトスペーサー１６２が第１導電パッド１１３ａの両側壁上に配置されることができる。ビットラインコンタクトスペーサー１６２は絶縁物質で形成されることができる。例えば、ビットラインコンタクトスペーサー１６２はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含むことができ、多層膜で成されることができる。
図３Ａ及び図３Ｃを参照すれば、ビットラインコンタクトスペーサー１６２は実質的に平坦な底面を有することができる。ビットラインコンタクトスペーサー１６２の底面は第１導電パッド１１３ａの両測で実質的に同一なレベルに位置することができる。
図３Ｃを参照すれば、第１導電パッド１１３ａの第１側壁Ｓ１上のビットラインコンタクトスペーサー１６２の幅は第１導電パッド１１３ａの第２側壁Ｓ２上のビットラインコンタクトスペーサー１６２の幅と異なることができる。
これと異なり、図３Ｄ及び図３Ｅに図示された実施形態によれば、ビットラインコンタクトスペーサー１６２の底面は第１導電パッド１１３ａの底面より低いレベルに位置することができる。図３Ｄを参照すれば、第１導電パッド１１３ａの第１側壁側のビットラインコンタクトスペーサー１６２の底面が第１導電パッド１１３ａの第２側壁側のビットラインコンタクトスペーサー１６２の底面より低いレベルに位置することができる。また、図３Ｅを参照すれば、ビットラインコンタクトスペーサー１６２はラウンドになった底面を有してもよい。ビットラインコンタクトスペーサー１６２の中で少なくとも１つは活性部（即ち、第１不純物領域１ａ）上の第１厚さと素子分離膜１０１上の第２厚さを有することができ、第２厚さは第１厚さと異なることができる。
実施形態によれば、ビットラインスペーサーＳＳがビットライン構造体ＢＬＳの両側壁上に配置されることができる。ビットラインスペーサーＳＳはビットライン構造体ＢＬＳの一側壁に沿って第２方向Ｄ２に延びることができる。ビットラインスペーサーＳＳはビットライン構造体ＢＬＳの側壁と埋め込みコンタクトパターンＢＣとの間、そしてビットライン構造体ＢＬＳの側壁とフェンスパターン１７５との間に配置されることができる。
ビットラインスペーサーＳＳはシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含むことができ、多層膜で成されることができる。一例として、ビットラインスペーサーＳＳはビットライン構造体ＢＬＳの側壁上に順に形成された第１及び第２スペーサー１６１、１６３を含むことができる。第１及び第２スペーサー１６１、１６３は互いにエッチング選択性を有する絶縁材料を含むことができる。例えば、第１スペーサー１６１はシリコン酸化物を含むことができ、第２スペーサー１６３はシリコン窒化物を含むことができる。ここで、第１スペーサー１６１はビットラインコンタクトパターン１４７の側壁及び第１導電パッド１１３ａの側壁を覆うこともできる。さらに、ビットラインスペーサーＳＳは絶縁膜の間のエアギャップを含んでもよい。
埋め込みコンタクトパターンＢＣが第２導電パッド１１３ｂ上に各々配置されることができる。埋め込みコンタクトパターンＢＣが互いに隣接するビットライン構造体ＢＬＳの間に配置されることができる。埋め込みコンタクトパターンＢＣは不純物がドーピングされたポリシリコン又は金属物質を含むことができる。埋め込みコンタクトパターンＢＣは第２不純物領域１ｂと各々電気的に連結することができる。埋め込みコンタクトパターンＢＣは、平面視においてワードラインＷＬの間、そしてビットライン構造体ＢＬＳの間に各々配置されることができる。
埋め込みコンタクトパターンＢＣは、平面視において２次元に互いに離隔されて配置されることができる。一例として、第１方向Ｄ１に沿って配列された埋め込みコンタクトパターンＢＣはビットライン構造体ＢＬＳを介して離隔されることができる。第２方向Ｄ２に沿って配列された埋め込みコンタクトパターンＢＣはフェンスパターン１７５を介して離隔されることができる。埋め込みコンタクトパターンＢＣは第１方向Ｄ１に隣接するビットライン構造体ＢＬＳと第２方向Ｄ２に隣接するフェンスパターン１７５によって定義される空間を満たすことができる。埋め込みコンタクトパターンＢＣの上面はフェンスパターン１７５の上面及びビットライン構造体ＢＬＳの上面より低いレベルに位置することができる。埋め込みコンタクトパターンＢＣの上面はビットライン構造体ＢＬＳの金属パターン１２５の上面より下に位置することができる。
埋め込みコンタクトパターンＢＣの底面は第２導電パッド１１３ｂの上面と直接接触することができる。また、埋め込みコンタクトパターンＢＣはビットラインコンタクトスペーサー１６２によって第１導電パッド１１３ａ及びビットラインコンタクトパターン１４７と絶縁されることができる。フェンスパターン１７５がビットライン構造体ＢＬＳの間で第２方向Ｄ２に離隔されて配置されることができる。フェンスパターン１７５は第２方向Ｄ２に互いに隣接する埋め込みコンタクトパターンＢＣの間に各々配置されることができる。フェンスパターン１７５は、平面視においてワードライン構造体ＷＬＳと重畳されることができ、フェンスパターン１７５は第２パッド絶縁パターン１２３上に配置されることができる。フェンスパターン１７５はビットライン構造体ＢＬＳの上面と実質的に同一なレベルに上面を有することができる。フェンスパターン１７５はシリコン窒化物のような絶縁材料を含むことができる。
ランディングパッドＬＰが埋め込みコンタクトパターンＢＣ上に各々配置されることができる。ランディングパッドＬＰは埋め込みコンタクトパターンＢＣと各々電気的に連結されることができる。
各ランディングパッドＬＰはビットライン構造体ＢＬＳの間とフェンスパターン１７５の間に満たされる下部（ｌｏｗｅｒ ｐｏｒｔｉｏｎ）と下部でビットライン構造体ＢＬＳの一部分上に延長された上部（ｕｐｐｅｒ ｐｏｒｔｉｏｎ）を含むことができる。即ち、ランディングパッドＬＰの上部は、平面視においてビットライン構造体ＢＬＳの一部分と重畳されることができる。ランディングパッドＬＰの上部の各々はビットライン構造体ＢＬＳのハードマスクパターン１５３の上面を覆うことができ、埋め込みコンタクトパターンＢＣより広い幅を有することができる。言い換えれば、ランディングパッドＬＰの上部幅はビットライン構造体ＢＬＳの間の距離又はビットライン構造体ＢＬＳの幅より大きいことができる。このように、ランディングパッドＬＰの上部がビットライン構造体ＢＬＳ上に延長されるので、ランディングパッドＬＰの上面の面積が増加されることができる。
ランディングパッドＬＰの上面はビットライン構造体ＢＬＳの上面より上に位置することができ、ランディングパッドＬＰの下面はビットライン構造体ＢＬＳの上面より下に位置することができる。一例として、ランディングパッドＬＰの下面はビットライン構造体ＢＬＳの金属パターン１５１の上面より下に位置することができる。
ランディングパッドＬＰの上部は、平面視において長軸と短軸を有する楕円形状を有することができ、ランディングパッドＬＰの上部は第１方向Ｄ１及び第２方向Ｄ２に対して斜線方向で長軸を有することができる。実施形態によれば、ランディングパッドＬＰの上部は丸い斜方形、丸い台形、又は丸い四角形を有することができる。
ランディングパッドＬＰの各々はバリアー金属パターン１８１、及び金属パターン１８３を含むことができる。バリアー金属パターン１８１は導電性金属窒化物（例えば、窒化チタン、窒化タンタル、窒化タングステン等）を含むことができる。金属パターン１８３は金属（例えば、タングステン、チタニウム、タンタル等）を含むことができる。
バリアー金属パターン１８１と埋め込みコンタクトパターンＢＣとの間にチタニウムシリサイド、コバルトシリサイド、ニッケルシリサイド、タングステンシリサイド、白金シリサイド、又はモリブデンシリサイドのような金属シリサイド膜（図示せず）が介在されることができる。
リセス絶縁パターン１９０がランディングパッドＬＰの上部の間を満たすことができる。リセス絶縁パターン１９０の各々はラウンドになった下面を有することができ、リセス絶縁パターン１９０の下面はビットラインスペーサーＳＳの一部分と接触することができる。リセス絶縁パターン１９０の上面はランディングパッドＬＰの上面と共面をなすことができる。
リセス絶縁パターン１９０はランディングパッドＬＰ及びビットライン構造体ＢＬＳのハードマスクパターン１５３と直接接触することができる。リセス絶縁パターン１９０はシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含むことができる。リセス絶縁パターン１９０は単一膜又は多層膜で成されることができる。
データ格納パターンＤＳＰがランディングパッドＬＰ上に各々配置されることができる。データ格納パターンＤＳＰはランディングパッドＬＰ及び埋め込みコンタクトパターンＢＣを通じて第２不純物領域１ｂと各々電気的に連結されることができる。データ格納パターンＤＳＰの各々はランディングパッドＬＰの各々の下部とはずれて配置されることができ、ランディングパッドＬＰの各々の一部分と接触することができる。一例で、データ格納パターンＤＳＰは、平面視において蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状又はジグザグ（ｚｉｇｚａｇ）形状に配置されることができる。
一例によれば、データ格納パターンＤＳＰはキャパシタであり、下部及び上部電極の間に介在される誘電膜を含むことができる。これと異なり、データ格納パターンＤＳＰはメモリ要素に印加される電気パルスによって、２つの抵抗状態にスイッチングされることができる可変抵抗パターンであり得る。例えば、データ格納パターンＤＳＰは電流量に応じて結晶状態が変化する相変化物質（ｐｈａｓｅ－ｃｈａｎｇｅ ｍａｔｅｒｉａｌ）、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物、遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｏｘｉｄｅ）、磁性体物質（ｍａｇｎｅｔｉｃ ｍａｔｅｒｉａｌｓ）、強磁性（ｆｅｒｒｏｍａｇｎｅｔｉｃ）物質又は反強磁性（ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）物質を含むことができる。
図５Ａ乃至図１４Ａは本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。図５Ｂ乃至図１４Ｂは図５Ａ乃至図１４ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。図５Ｃ乃至図１４Ｃは図５Ａ乃至図１４ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。図６Ｄ乃至図１１Ｄは本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。
図５Ａ、図５Ｂ、及び図５Ｃを参照すれば、半導体基板１００に活性部ＡＣＴを定義する素子分離膜１０１が形成されることができる。
素子分離膜１０１を形成することは半導体基板１００上にエッチングマスク（図示せず）を形成すること、前記エッチングマスクを利用して半導体基板１００をエッチングしてトレンチを形成すること、及びトレンチを満たす絶縁膜を形成すること、前記絶縁膜を平坦化して半導体基板１００の上面を露出させることを含むことができる。素子分離膜１０１は絶縁材料を含むことができる。素子分離膜１０１は、例えばシリコン酸化物、シリコン窒化物、又はシリコン酸化窒化物のうち少なくとも１つを含むことができる。半導体基板１００はシリコン又はゲルマニウムのうち少なくとも１つを含むことができる。
一例によれば、活性部ＡＣＴは長方形（又はバー（ｂａｒ）形状）を有し、第１方向Ｄ１及び第２方向Ｄ２に沿って２次元に配列されることができる。活性部ＡＣＴは、平面視においてジグザグ形状に配列されることができ、第１方向Ｄ１及び第２方向Ｄ２に対して斜線方向に沿って長軸を有することができる。
半導体基板１００上に第１方向Ｄ１に延びる複数のワードライン構造体ＷＬＳが形成されることができる。
詳細に、活性部ＡＣＴ及び素子分離膜１０１をパターニングして第１方向Ｄ１に延びるゲートリセス領域１０２が形成されることができ、ゲートリセス領域１０２内にゲート絶縁膜１０３を介在してワードラインＷＬが形成されることができる。ゲートリセス領域１０２の下面は素子分離膜１０１の下面より上に位置することができる。ワードラインＷＬの上面は素子分離膜１０１の上面より下に位置することができる。
ゲート絶縁膜１０３は、例えば高誘電膜、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で選択された１つの単一膜又はこれらの組み合わせを含むことができる。ここで、高誘電膜は、例えばハフニウム酸化物、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩のうち少なくとも１つを含むことができる。
ゲートキャッピングパターン１０５はワードラインＷＬが形成されたゲートリセス領域１０２内に形成されることができる。ゲートキャッピングパターン１０５の上面は半導体基板１００の上面及び素子分離膜１０１の上面と実質的に同一なレベルに位置することができる。ゲートキャッピングパターン１０５は素子分離膜１０１と異なる絶縁物質で成されることができる。ゲートキャッピングパターン１０５は、例えばシリコン窒化膜、及び／又はシリコン酸化窒化膜を含むことができる。
ワードライン構造体ＷＬＳを形成した後、ワードライン構造体ＷＬＳの両側の活性部ＡＣＴ内に第１及び第２不純物領域１ａ、１ｂが形成されることができる。第１及び第２不純物領域１ａ、１ｂはイオン注入工程を遂行して形成されることができ、活性部ＡＣＴと反対の導電型を有することができる。第１不純物領域１ａは各活性部ＡＣＴの中心部分に提供されることができ、第２不純物領域１ｂは各活性部ＡＣＴの端部に提供されることができる。
図６Ａ、図６Ｂ、及び図６Ｃを参照すれば、半導体基板１００の上にパッド導電膜１１０が形成されることができる。パッド導電膜１１０は半導体基板１００の上面、素子分離膜１０１の上面、ワードライン構造体ＷＬＳの上面上に直接堆積されることができる。パッド導電膜１１０は不純物がドーピングされた半導体膜（例えば、ドーピングされたポリシリコン膜）で形成されることができる。
続いて、パッド導電膜１１０を貫通する第１パッド絶縁パターン１２１が形成されることができる。第１パッド絶縁パターン１２１を形成することは、パッド導電膜１１０上にマスクパターン（図示せず）を形成すること、前記マスクパターンをエッチングマスクとして利用してパッド導電膜１１０を異方性エッチングして素子分離膜１０１の上面を露出させるホールを形成すること、前記ホールを満たす絶縁膜を形成すること、及び絶縁膜を平坦化してパッド導電膜１１０の上面を露出させることを含むことができる。ここで、パッド導電膜１１０に対する異方性エッチング工程の時、ホールに露出される素子分離膜の上面の一部がリセスされてもよい。したがって、第１パッド絶縁パターン１２１の底面が半導体基板１００の上面及び素子分離膜１０１の上面より低いレベルに位置することができる。第１パッド絶縁パターン１２１の上面は平坦化工程によってパッド導電膜１１０の上面と実質的に共面をなすことができる。第１パッド絶縁パターン１２１は、例えばシリコン窒化膜、及び／又はシリコン酸化窒化膜を含むことができる。
第１パッド絶縁パターン１２１は、平面視においてジグザグ形状又は蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状に配列されることができる。第１パッド絶縁パターン１２１は第１方向Ｄ１に隣接する第２不純物領域１ｂの間に配置されることができる。また、第１パッド絶縁パターン１２１は互いに隣接するワードライン構造体ＷＬＳの間に配置されることができる。
一方、図６Ｄを参照すれば、第１パッド絶縁パターン１２１は第１方向Ｄ１及び第２方向Ｄ２に対して斜線である方向に延びるライン形状を有することができる。第１パッド絶縁パターン１２１の各々は互いに隣接する第２不純物領域１ｂの間を通過するように配置されることができる。
図７Ａ、図７Ｂ、及び図７Ｃを参照すれば、第１パッド絶縁パターン１２１を形成した後、パッド導電膜１１０をパターニングして複数のパッド導電パターン１１１が形成されることができる。パッド導電パターン１１１は第１方向Ｄ１及び第２方向Ｄ２に互いに離隔されるように形成されることができる。
パッド導電パターン１１１を形成することは、パッド導電膜１１０上に第１方向Ｄ１に延びるマスクパターン（図示せず）を形成すること、マスクパターンをエッチングマスクとして利用してゲートキャッピングパターン１０５の上面を露出させるようにパッド導電膜１１０を異方性エッチングしてライン開口部を形成することを含むことができる。パッド導電膜１１０に対する異方性エッチング工程の時、ライン開口部に露出されるゲートキャッピングパターン１０５の上面の一部がリセスされてもよい。
パッド導電パターン１１１を形成した後、パッド導電パターン１１１の間に絶縁材料を堆積し、パッド導電パターン１１１の上面が露出されるように平坦化工程を遂行することによって第２パッド絶縁パターン１２３が形成されることができる。第２パッド絶縁パターン１２３は、例えばシリコン窒化膜、及び／又はシリコン酸化窒化膜を含むことができる。
第２パッド絶縁パターン１２３の上面はパッド導電パターン１１１の上面及び第１パッド絶縁パターン１２１の上面と実質的に共面をなすことができる。第２パッド絶縁パターン１２３は第１方向Ｄ１に沿って延びるライン形状を有することができる。第２パッド絶縁パターン１２３はワードライン構造体ＷＬＳのゲートキャッピングパターン１０５上に各々配置されることができる。
パッド導電パターン１１１の各々は第１方向Ｄ１において第１パッド絶縁パターン１２１の間に配置されることができ、第２方向Ｄ２において第２パッド絶縁パターン１２３の間に配置されることができる。パッド導電パターン１１１の各々は、平面視において長方形状を有することができる。これと異なり、図７Ｄを参照すれば、パッド導電パターン１１１の各々は、平面視において斜方形状又は平行四辺形状を有することができる。
図８Ａ、図８Ｂ、図８Ｃ、及び図８Ｄを参照すれば、半導体基板１００の上に第１及び第２バッファ絶縁膜１３１、１３３、及び第１導電膜１３５が順に形成されることができる。
第１バッファ絶縁膜１３１はパッド導電パターンの上面、第１及び第２パッド絶縁パターン１２１、１２３の上面を覆うことができる。第２バッファ絶縁膜１３３は第１バッファ絶縁膜１３１より厚い。第１及び第２バッファ絶縁膜１３１、１３３は、例えばシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸化窒化膜を含むことができる。一例として、第１バッファ絶縁膜１３１はシリコン酸化膜であり、第２バッファ絶縁膜１３３はシリコン窒化膜であり得る。他の例として、第１バッファ絶縁膜１３１及び第２バッファ絶縁膜１３３のうち１つは省略されてもよい。
第１導電膜１３５は不純物がドーピングされた半導体膜（例えば、ドーピングされたポリシリコン膜）で形成されることができる。他の例で、第１導電膜１３５は省略されてもよい。
第１導電膜１３５上に第１マスクパターンＭＰ１が形成されることができる。第１マスクパターンＭＰ１は第１不純物領域１ａに対応する開口部を有することができる。開口部の各々は活性部ＡＣＴの幅より大きい幅を有することができる。
続いて、第１マスクパターンＭＰ１を利用して第１導電膜１３５、第１及び第２バッファ絶縁膜１３１、１３３を異方性エッチングしてパッド導電パターン１１１を露出させるオープニングＯＰが形成されることができる。オープニングＯＰは第１導電膜１３５及び第１及び第２バッファ絶縁膜１３１、１３３を順にエッチングして形成されるので、オープニングＯＰによってパッド導電パターン１１１の平坦な上面が露出されることができる。一例で、オープニングＯＰは円形又は楕円形状を有することができる。また、オープニングＯＰは、平面視においてジグザグ形状又は蜂の巣（ｈｏｎｅｙｃｏｍｂ）形状に配列されることができる。
オープニングＯＰは第１不純物領域１ａに各々対応することができる。オープニングＯＰを形成する時、パッド導電パターン１１１の上面の一部がリセスされてもよい。一方、他の例として、オープニングＯＰは図４Ｂに図示されたように、互いに隣接する一対の第２不純物領域１ｂに対応して形成されてもよい。
オープニングＯＰを形成した後、第１マスクパターンＭＰ１は除去されることができる。
図９Ａ、図９Ｂ、図９Ｃ、及び図９Ｄを参照すれば、オープニングＯＰを満たす第２導電膜１４５が形成されることができる。第２導電膜１４５はオープニングＯＰを満たすように導電物質を堆積した後、第１導電膜１３５の上面が露出されるように平坦化工程を遂行して形成されることができる。第２導電膜１４５は不純物がドーピングされた半導体膜（例えば、ドーピングされたポリシリコン膜）で形成されることができる。
第１及び第２導電膜１３５、１４５上に第３導電膜１５０及びハードマスク膜１５２が順に形成されることができる。
ハードマスク膜１５２上に第２マスクパターンＭＰ２が形成されることができる。第２マスクパターンＭＰ２は第２方向Ｄ２に延びるライン形状を有することができる。第２マスクパターンＭＰ２はワードライン構造体ＷＬＳ及びパッド導電パターン１１１を横切ることができる。
図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄを参照すれば、第２マスクパターンＭＰ２を利用してパッド導電パターン１１１、第１及び第２導電膜１３５、１４５、第３導電膜１５０、及びハードマスク膜１５２を順にエッチングすることができる。したがって、ビットライン構造体ＢＬＳ及びビットラインコンタクトパターン１４７が形成されることができ、パッド導電パターン１１１が分離されて第１及び第２導電パッド１１３ａ、１１３ｂが形成されることができる。このようにビットライン構造体ＢＬＳを形成することによって、ビットライン構造体ＢＬＳは順に積層されたポリシリコンパターン１４１、金属パターン１５１、及びハードマスクパターン１５３を含むことができる。ここで、ビットラインコンタクトパターン１４７の側壁はオープニングＯＰの側壁と離隔されることができ、第１導電パッド１１３ａの側壁はビットラインコンタクトパターン１４７の側壁に自己整列（セルフアライン）されることができる。
ビットライン構造体ＢＬＳ形成のためのエッチング工程の時、半導体基板１００の上面及び素子分離膜１０１の上面が露出されることができる。一部の実施形態で、ビットライン構造体ＢＬＳ形成のためのエッチング工程の時、第１導電パッド１１３ａと第２導電パッド１１３ｂとの間の距離が非対称であり、このような場合にも半導体基板１００の平坦な上面又は素子分離膜１０１の平坦な上面が露出されることができる。
ビットライン構造体ＢＬＳを形成するためのエッチング工程の時、ビットライン構造体ＢＬＳの両測でエッチング深さは実質的に同一であることができる。これと異なり、ビットライン構造体ＢＬＳが図４Ａに図示されたように誤整列（ミスアライメント）される場合、ビットライン構造体ＢＬＳの両測でエッチング深さが互いに異なることができる。このような場合にも、ビットライン構造体ＢＬＳの両側に同一な物質（パッド導電パターン（１１１）ポリシリコン）が存在するので、ビットライン構造体ＢＬＳの両測でエッチング深さの差は減少されることができる。したがって、後続工程で形成される埋め込みコンタクトパターンＢＣと第１導電パッド１１３ａとの間の離隔距離を確保することができる。また、第１及び第２導電パッド１１３ａ、１１３ｂを形成する時、半導体基板１００と素子分離膜１０１のエッチング選択性によって半導体基板１００の上面と素子分離膜１０１の上面が互いに異なるレベルに位置してもよい。
図１１Ａ、図１１Ｂ、図１１Ｃ、及び図１１Ｄを参照すれば、ビットライン構造体ＢＬＳの側壁上にビットラインスペーサーＳＳが形成されることができる。
ビットラインスペーサーＳＳはビットライン構造体ＢＬＳの一側壁に沿って第２方向Ｄ２に延びることができる。一例によれば、ビットラインスペーサーＳＳの一部分はオープニングＯＰを満たすことができる。
一例として、ビットラインスペーサーＳＳは第１及び第２スペーサー１６１、１６３を含むことができる。第２スペーサー１６３は第１スペーサー１６１に対してエッチング選択性を有する絶縁材料を含むことができる。一例として、第１スペーサー１６１はシリコン酸化膜であり、第２スペーサー１６３はシリコン窒化膜であり得る。他の例として、ビットラインスペーサーＳＳは第２スペーサー１６３上の第３スペーサーをさらに含んでもよい。
より詳細に、ビットラインスペーサーＳＳを形成することは、ビットライン構造体ＢＬＳをコンフォーマルに覆う第１及び第２スペーサー膜を順に堆積すること、第１及び第２スペーサー膜を順に異方性エッチングして第１及び第２スペーサー１６１、１６３を形成することを含むことができる。ここで、第２スペーサー膜を異方性エッチングする時、第２バッファ絶縁膜１３３がエッチング停止膜として利用されることができる。
第２スペーサー１６３を形成する前に、第１スペーサー膜が形成されたオープニングを満たすビットラインコンタクトスペーサー１６２が形成されることができる。ビットラインコンタクトスペーサー１６２は第２スペーサー１６３に対してエッチング選択性を有する絶縁物質で成されることができる。
ビットラインスペーサーＳＳを形成した後、ビットライン構造体ＢＬＳの間に第２方向Ｄ２に沿って延びるライン形状のギャップ領域ＧＲが形成されることができる。ギャップ領域ＧＲは第２バッファ絶縁膜１３３の上面を露出させることができる。
図１２Ａ、図１２Ｂ、及び図１２Ｃを参照すれば、ビットラインスペーサーＳＳ及びビットライン構造体ＢＬＳをエッチングマスクとして利用して第１及び第２バッファ絶縁膜１３１、１３３に対する異方性エッチング工程が遂行されることができる。
第１及び第２バッファ絶縁膜１３１、１３３を異方性エッチングすることによって、ビットライン構造体ＢＬＳの間に第２方向Ｄ２に沿って延びるライン形状のギャップ領域ＧＲが形成されることができる。ライン形状のギャップ領域ＧＲに第２導電パッド１１３ｂの上面が露出されることができる。
ライン形状のギャップ領域ＧＲ内にコンタクト導電膜が形成されることができる。コンタクト導電膜は第２導電パッド１１３ｂの上面と直接接触することができる。コンタクト導電膜は、例えばドーパントでドーピングされた半導体物質（ｅｘ、ドーピングされたシリコン等）、金属（ｅｘ、タングステン、アルミニウム、チタニウム及び／又はタンタル）、導電性金属窒化物（ｅｘ、チタニウム窒化物、タンタル窒化物及び／又はタングステン窒化物）、及び金属－半導体化合物（ｅｘ、金属シリサイド）のうち少なくとも１つを含むことができる。
一例で、コンタクト導電膜を形成することは不純物がドーピングされたポリシリコン膜を堆積すること及びビットライン構造体ＢＬＳの上面が露出されるように平坦化工程をポリシリコン膜に遂行することを含むことができる。コンタクト導電膜はライン形状のギャップ領域に満たされることができる。
ビットライン構造体ＢＬＳ及びコンタクト導電膜上に第１方向Ｄ１に延びる第３マスクパターン１７３が形成されることができる。第３マスクパターン１７３の各々は、平面視においてワードライン構造体ＷＬＳの間に配置されることができる。
第３マスクパターン１７３をエッチングマスクとして利用してコンタクト導電膜を異方性エッチングすることによって、ゲートキャッピングパターン１０５を露出させるコンタクトパターン１７１が形成されることができる。コンタクトパターン１７１はビットライン構造体ＢＬＳの間で第２方向Ｄ２に互いに離隔されることができる。コンタクト導電膜に対する異方性エッチング工程の時、ビットライン構造体ＢＬＳの一部及びビットラインスペーサーＳＳの一部がエッチングされてもよい。
図１３Ａ、図１３Ｂ、及び図１３Ｃを参照すれば、第２方向Ｄ２に隣接するコンタクトパターン１７１の間にフェンスパターン１７５が形成されることができる。フェンスパターン１７５は、平面視においてワードラインＷＬと重畳されることができる。フェンスパターン１７５はコンタクトパターン１７１に対してエッチング選択性を有する絶縁物質で形成されることができ、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物で形成されることができる。
フェンスパターン１７５を形成した後、コンタクトパターン１７１の上面をリセスしてコンタクト領域の下部を満たす埋め込みコンタクトパターンＢＣが形成されることができる。一例によれば、埋め込みコンタクトパターンＢＣの上面はビットライン構造体ＢＬＳのハードマスクパターン１５３の上面の下に位置することができる。このように形成された埋め込みコンタクトパターンＢＣは第２導電パッド１１３ｂの上面と各々接触されることができる。
図１４Ａ、図１４Ｂ、及び図１４Ｃを参照すれば、埋め込みコンタクトパターンＢＣと各々連結されるランディングパッドＬＰが形成されることができる。
ランディングパッドＬＰを形成することは、半導体基板１００の全面にバリアー金属膜１８１をコンフォーマルに堆積すること、バリアー金属膜１８１上にコンタクト領域を満たす金属膜１８３を形成すること、金属膜１８３上にマスクパターン（図示せず）を形成すること、及びマスクパターンをエッチングマスクとして利用して金属膜１８３及びバリアー金属膜１８１を順にエッチングしてパッドリセス領域を形成することを含むことができる。ランディングパッドＬＰを形成する時、埋め込みコンタクトパターンＢＣの上面とランディングパッドＬＰとの間にコンタクトシリサイドパターンが各々形成されてもよい。
パッドリセス領域を形成する時、ランディングパッドＬＰが互いに分離されるようにパッドリセス領域はビットライン構造体ＢＬＳの上面の下に位置する下面を有することができる。さらに、パッドリセス領域を形成する間に、ハードマスクパターン１５３の一部、ビットラインスペーサーＳＳの一部がエッチングされることができる。
ランディングパッドＬＰの各々はビットライン構造体ＢＬＳの間を満たす下部とビットライン構造体ＢＬＳの上端に延長される上部を含むことができる。ランディングパッドＬＰの上部は、平面視において楕円形状を有することができ、楕円形状のランディングパッドＬＰは第１及び第２方向Ｄ１、Ｄ２に対して斜線方向に沿って長軸を有するように形成されることができる。
その後、パッドリセス領域内に絶縁物質で成されたリセス絶縁パターン１９０が満たされることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態に実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことと理解しなければならない。
１００ 半導体基板
１０１ 素子分離膜
１０２ ゲートリセス領域
１０３ ゲート絶縁膜
１０５ ゲートキャッピングパターン
１１０ パッド導電膜
１１３ａ、１１３ｂ 導電パッド
１３１、１３３ バッファ絶縁膜
１４７ ビットラインコンタクトパターン
１６１、１６３ スペーサー
１６２ ビットラインコンタクトスペーサー
ＡＣＴ 活性部
ＢＬＳ ビットライン構造体
ＬＰ ランディングパッド
ＯＰ オープニング
ＳＳ ビットラインスペーサー
ＷＬＳ ワードライン構造体
本発明の実施形態による半導体メモリ装置の平面図である。 図１のＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。 図１のＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を示す。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 図２ＡのＰ部分を拡大した図面である。 本発明の実施形態による半導体メモリ装置の一部分を示す平面図である。 本発明の実施形態による半導体メモリ装置の一部分を示す平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図５ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図５ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図６ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図６ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図７ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図７ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図８ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図８ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図９ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図９ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１０ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１０ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１１ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の様々な実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１２ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１２ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１３ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１３ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。 本発明の実施形態による半導体メモリ装置の製造方法を説明するための平面図である。 図１４ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を各々示す。 図１４ＡのＣ－Ｃ’線及びＤ－Ｄ’線に沿って切断した断面を各々示す。

Claims (20)

  1. 半導体基板内に活性部を定義する素子分離膜と、
    前記半導体基板上で前記活性部を横切るビットライン構造体と、
    前記ビットライン構造体と前記活性部との間の第１導電パッドと、
    前記第１導電パッドと前記ビットライン構造体との間のビットラインコンタクトパターンと、
    前記第１導電パッドの第１側壁を覆う第１ビットラインコンタクトスペーサーと、
    前記第１導電パッドの第２側壁を覆う第２ビットラインコンタクトスペーサーと、を含み、
    前記第１導電パッドは、前記活性部の上面と接触する平坦な底面を有し、
    前記第１ビットラインコンタクトスペーサーの幅は、前記第２ビットラインコンタクトスペーサーの幅と異なる半導体メモリ装置。
  2. 前記第１導電パッドの前記底面は、前記素子分離膜の上面及び前記半導体基板の上面と同一なレベルに位置する請求項１に記載の半導体メモリ装置。
  3. 前記活性部を横切って第１方向に延び、前記半導体基板内に埋め込まれたワードライン構造体をさらに含み、
    前記ワードライン構造体の各々は、ワードライン、前記ワードライン上のゲートキャッピングパターン、及び前記半導体基板と前記ワードラインとの間のゲート絶縁パターンを含み、
    前記第１導電パッドの前記底面は、前記ゲートキャッピングパターンの上面と同一なレベルに位置する請求項１に記載の半導体メモリ装置。
  4. 前記第１及び第２ビットラインコンタクトスペーサーの底面は、実質的に同一なレベルに位置する請求項１に記載の半導体メモリ装置。
  5. 前記第１導電パッドの前記底面は、前記素子分離膜の上面の一部と接触する請求項１に記載の半導体メモリ装置。
  6. 前記第１及び第２ビットラインコンタクトスペーサーの各々は、前記第１導電パッドの前記底面より低いレベルに底面を有する請求項１に記載の半導体メモリ装置。
  7. 前記第１及び第２ビットラインコンタクトスペーサーの前記底面は、互いに異なるレベルに位置する請求項６に記載の半導体メモリ装置。
  8. 半導体基板内に活性部を定義する素子分離膜と、
    前記半導体基板上に配置され、平面視において前記活性部の間に配置される第１パッド絶縁パターンと、
    前記半導体基板上に配置され、第１方向に互いに隣接する前記第１パッド絶縁パターンの間に配置される第１導電パッドと、
    前記半導体基板上に配置され、前記第１導電パッドと前記第１パッド絶縁パターンの間に配置される第２導電パッドと、
    前記第１導電パッド上に配置され、前記活性部を横切って第２方向に延びるビットライン構造体と、
    前記ビットライン構造体と前記第１導電パッドとの間のビットラインコンタクトパターンと、
    前記第２導電パッド上の埋め込みコンタクトパターンと、を含み、
    前記第１及び第２導電パッドは、同一なレベルに位置する平坦な底面を有し、
    前記第１導電パッドは、前記ビットラインコンタクトパターンの側壁に整列された側壁を有する半導体メモリ装置。
  9. 前記第１導電パッドの第１側壁は、前記第２導電パッドのうちの１つから第１距離に離隔され、
    前記第１導電パッドの第２側壁は、前記第２導電パッドのうちの他の１つから第２距離に離隔され、
    前記第２距離は、前記第１距離と異なる請求項８に記載の半導体メモリ装置。
  10. 前記活性部を横切って前記第１方向に延び、前記半導体基板内に埋め込まれたワードライン構造体をさらに含み、
    前記ワードライン構造体の各々は、ワードライン、前記ワードライン上のゲートキャッピングパターン、及び前記半導体基板と前記ワードラインとの間のゲート絶縁パターンを含み、
    前記第１及び第２導電パッドの前記底面は、前記ゲートキャッピングパターンの上面と同一なレベルに位置する請求項８に記載の半導体メモリ装置。
  11. 前記第２導電パッドは、前記ワードライン構造体の一側で前記活性部と前記埋め込みコンタクトパターンとの間に配置される請求項１０に記載の半導体メモリ装置。
  12. 前記第２導電パッドの側壁は、前記第１パッド絶縁パターンと接触する請求項８に記載の半導体メモリ装置。
  13. 前記第１導電パッドの厚さは、前記第２導電パッドの厚さより小さい請求項８に記載の半導体メモリ装置。
  14. 前記ビットライン構造体の両側壁を覆うビットラインスペーサーをさらに含み、
    前記ビットラインスペーサーの一部分は、前記第１導電パッドと前記第２導電パッドとの間に配置される請求項８に記載の半導体メモリ装置。
  15. 前記第１導電パッドの前記側壁を覆うビットラインコンタクトスペーサーをさらに含み、
    前記ビットラインコンタクトスペーサーの底面は、前記第１導電パッドの前記底面より低いレベルに位置する請求項８に記載の半導体メモリ装置。
  16. 前記半導体基板上で前記第１方向に延びる第２パッド絶縁パターンをさらに含み、
    前記第１導電パッドは、前記第２方向に互いに隣接する前記第２パッド絶縁パターンの間に配置される請求項８に記載の半導体メモリ装置。
  17. 半導体基板内に活性部を定義する素子分離膜と、
    前記活性部を横切って第１方向に延び、前記半導体基板内に埋め込まれたワードライン構造体であって、当該ワードライン構造体の各々は、ワードライン、前記ワードライン上のゲートキャッピングパターン、及び前記半導体基板と前記ワードラインとの間のゲート絶縁パターンを含む、ワードライン構造体と、
    各々が前記半導体基板上に配置され、平面視において、前記第１方向に隣接する前記活性部の端部の間に配置される第１パッド絶縁パターンと、
    前記ワードライン構造体上で前記第１方向に延びる第２パッド絶縁パターンと、
    前記ワードライン構造体を横切って前記第１方向と交差する第２方向に延びるビットライン構造体と、
    前記ビットライン構造体と前記活性部との間の第１導電パッドと、
    前記ビットライン構造体と前記第１導電パッドとの間のビットラインコンタクトパターンと、
    前記半導体基板上に配置され、前記活性部の端部上に配置される第２導電パッドと、
    前記ビットライン構造体の両側壁上に配置されるビットラインスペーサーと、
    前記第２導電パッド上の埋め込みコンタクトパターンと、を含み、
    前記第１及び第２導電パッドの各々は、平坦な底面を有し、
    前記第１及び第２導電パッドの前記底面は、前記ゲートキャッピングパターンの上面と実質的に同一なレベルに位置し、
    前記第１導電パッドは、前記ビットラインコンタクトパターンの側壁及び前記ビットライン構造体の側壁に整列された側壁を有する半導体メモリ装置。
  18. 前記第１導電パッドの前記側壁を覆うビットラインコンタクトスペーサーをさらに含み、
    前記ビットラインコンタクトスペーサーの底面は、前記第１導電パッドの前記底面より低いレベルに位置する請求項１７に記載の半導体メモリ装置。
  19. 前記第１パッド絶縁パターンの底面は、前記第２パッド絶縁パターンの底面より低いレベルに位置し、
    前記第２パッド絶縁パターンは、前記ゲートキャッピングパターンの上面上に配置される請求項１７に記載の半導体メモリ装置。
  20. 前記第１及び第２パッド絶縁パターンの上面及び前記第１及び第２導電パッドの上面は、実質的に同一なレベルに位置する請求項１７に記載の半導体メモリ装置。
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