CN104412389A - 用于鳍式晶体管的高迁移率应变沟道 - Google Patents

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Abstract

本发明公开了用于将高迁移率应变沟道并入到鳍式晶体管(例如，诸如双栅极、三栅极等的FinFET)中的技术，其中将应力材料包覆到所述鳍状物的沟道区域上。在一个示例性实施例中，将硅锗(SiGe)包覆到硅鳍状物上以提供要求的应力，尽管也可以利用其它鳍状物和包覆材料。所述技术与典型的工艺流程兼容，并且包覆沉积可以发生在工艺流程内的多个位置处。在一些情况下，利用在所述沟道中压缩所述鳍状物和包覆层的源极/漏极压力源可以增强来自所述包覆层的内部应力。在一些情况下，可以提供可选的盖层以改进栅极电介质/半导体界面。在一个这种实施例中，在SiGe包覆层之上提供硅以改进栅极电介质/半导体界面。

Description

用于鳍式晶体管的高迁移率应变沟道
背景技术
FinFET是围绕半导体材料的薄带(通常被称为鳍状物)构造的晶体管。晶体管包括标准场效应晶体管(FET)节点，所述节点包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于栅极电介质下方的鳍状物的外侧。具体地，电流沿着鳍状物的两个侧壁(与衬底表面垂直的侧)流动或者在鳍状物的两个侧壁内流动，以及沿着鳍状物的顶部(与衬底表面平行的侧)流动。由于这种配置的导电沟道实质上沿着鳍状物的三个不同的外部平面区存在，所以这种FinFET设计有时也被称为三栅极FinFET。其它类型的FinFET配置也是可用的，例如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍状物的两个侧壁(而不沿着鳍状物的顶部)存在。存在与制作这种鳍式晶体管相关联的许多有意义的问题。
附图说明
图1至7和9至12示出了根据本发明的实施例的用于形成鳍式晶体管结构的方法。
图8a-8d示出了根据本发明的另一个实施例的图1至7和9至12中所示的方法的一部分。
图13a-13d示出了根据本发明的另一个实施例的图1至7和9至12中所示的方法的一部分。
图14a-14d各自示出了根据本发明的其它实施例的产生的鳍式晶体管结构。
图15示出了利用根据本发明的实施例进行配置的一个或多个集成电路结构来实施的计算系统。
具体实施方式
公开了用于将高迁移率应变沟道并入到鳍式晶体管(例如，诸如双栅极、三栅极等的FinFET)中的技术，其中将应力材料包覆到鳍状物的沟道区域上。在一个示例性实施例中，将硅锗(SiGe)包覆到硅鳍状物上以提供要求的应力，尽管也可以使用其它鳍状物和包覆材料。所示技术与典型工艺流程兼容，并且包覆沉积可以发生在工艺流程内的多个位置处。在一些情况下，利用在沟道中压缩鳍状物和包覆层的源极/漏极压力源可以增强来自包覆层的内部应力。在一些情况下，可以提供可选的盖层以改进栅极电介质/半导体界面。在一个这种实施例中，硅设置在SiGe包覆层之上以改进栅极电介质/半导体界面。根据本公开内容，许多变型和实施例将变得显而易见。
概述
如前所述，存在与制作FinFET相关联的许多有意义的问题。例如，现今已经利用源极/漏极SiGe压力源设计制造了很多代的高迁移率PMOS沟道。然而，源极/漏极SiGe压力源取决于间距，因此对于较小栅极间距，源极/漏极SiGe压力源中的相同锗浓度下的应力降低。应力的这种减小有效地限制了进一步改进沟道迁移率的能力，并且进一步限制了继续缩放到更小的间距。
因此，并且根据本发明的实施例，通过在硅沟道上沉积SiGe包覆层来将应力构造到硅沟道中。SiGe包覆工艺可以发生在流程中的各个时间，包括在鳍状物形成期间的沟槽蚀刻之后、在使浅沟槽隔离(STI)材料凹陷以暴露鳍状物之后、以及在去除牺牲栅极堆叠体之后(假设为替换金属栅极流程)。在这个意义上，包覆沉积工艺和总体工艺流程是高度兼容的。选择性和非选择性工艺布线均可以用于形成包覆层。在一些实施例中，可以利用在沟道区域中压缩硅鳍状物和SiGe包覆层的SiGe源极/漏极压力源来增强来自硅鳍状物上的沉积的SiGe包覆层的内部应力。在一些这种实施例中，SiGe包覆层可以具有例如在10-70％范围内的锗浓度。在一些这种实施例中，例如选择性或非选择性硅的可选盖层可以设置在SiGe包覆层之上以改进半导体沟道与栅极电介质层(其可以例如是高k电介质)之间的界面。
一旦形成了鳍状物并且SiGe包覆层已经设置在沟道区域中(其可以发生在工艺期间的一个或多个时间处)，可以执行FinFET晶体管工艺流程以制作例如高k金属栅极晶体管。任何数量的晶体管类型和/或形成工艺流程可以受益于本文中所提供的沟道应变技术，所述晶体管类型和/或形成工艺流程例如n沟道金属氧化物半导体(NMOS)晶体管、p沟道MOS(PMOS)晶体管、或同一流程内的PMOS和NMOS晶体管二者，无论被配置有薄栅极还是厚栅极，并且无论被配置有任何数量的几何形状。如将领会的，压缩应变SiGe对PMOS器件尤其具有吸引力，无论是单独的PMOS器件还是与诸如硅NMOS器件之类的NMOS器件结合。例如，本文中所提供的技术可以用于一起制作SiGe PMOS鳍状物和硅NMOS鳍状物。同样，如根据本公开内容将显而易见的，许多材料系统可以受益于本文中所描述的技术，并且所要求保护的发明并不是要限制于任何特定的一个材料系统或材料系统的集合。相反，可以在内部沟道应变有用的任何地方采用所述技术。
所述技术可以体现为例如任何数量的集成电路，例如存储器、处理器、利用晶体管制作的其它这种设备和其它有源结半导体器件，并且可以体现为适合于在制作集成电路的工厂中进行实践的方法。本文中所描述的技术的使用表现在结构方式上。例如，相较于传统鳍式晶体管，根据实施例形成的晶体管的截面图像，例如利用透射电子显微镜(TEM)提供的图像展示出鳍状物的沟道部分上的包覆层。
根据本公开内容，将高迁移率应变SiGe沟道并入到硅鳍状物上的变型将变得显而易见。例如，另一个实施例可以将高迁移率应变锗沟道并入到硅鳍状物上，并且另一个实施例可以将高迁移率应变锗沟道并入到SiGe鳍状物上。此外要注意，鳍状物可以由衬底产生(并且因此与衬底的材料相同)或者可以在衬底上形成鳍状物。一个这种示例性实施例将高迁移率应变锗沟道并入到硅衬底上形成的SiGe鳍状物上。在其它实施例中，注意，包覆层可以在鳍状物的顶部和两侧上(三栅极FinFET)，或者可以仅在鳍状物的两侧上(双栅极FinFET)
鳍状物结构
图1至7和9至12示出了根据本发明的实施例的用于形成鳍式晶体管结构的方法。如将领会的，图1至7中所示的视图中的每个视图是穿过沟道区并且与鳍状物垂直截取的截面侧视图，并且图9至12中所示的视图中的每个视图是穿过沟道区并且与鳍状物平行截取的截面侧视图。图8a-d展示了根据另一个实施例的并且将会依次论述的替代的方法。
图1中可以看到，提供了衬底。此处可以使用任何数量的适合的衬底，包括体衬底、绝缘体衬底上半导体(XOI，其中X是诸如Si、Ge或富Ge的Si之类的半导体材料)、以及多层结构，并且尤其是在后续栅极图案化工艺之前形成鳍状物的那些衬底。在一种特定的示例性情况下，衬底是体硅衬底。在另一种示例性情况下，衬底是绝缘体上硅(SOI)衬底。在另一种示例性情况下，衬底是体SiGe衬底。在另一种示例性情况下，衬底是在硅层上具有SiGe层的多层衬底。在另一种示例性情况下，衬底是绝缘体上SiGe(SiGeOI)的衬底。如将显而易见的，可以使用任何数量的配置。
图1进一步示出了衬底上的图案化的硬掩模，其可以通过利用标准光刻技术来执行，标准光刻技术包括硬掩模材料(例如，二氧化硅、氮化硅、和/或其它适合的硬掩模材料)的沉积、使暂时保留以保护将成为鳍状物的衬底的下层区的硬掩模的一部分上的抗蚀剂图案化、蚀刻以去除硬掩模的未掩蔽(无抗蚀剂)部分(例如，使用干法蚀刻、或其它适合的硬掩模去除工艺)、并且然后剥除经图案化的抗蚀剂材料，由此留下所示的经图案化的硬掩模。替代地，可以在不需要蚀刻的附加工艺中选择性地沉积硬掩模。
在一个示例性实施例中，由此产生的硬掩模是被配置有氧化物的底层和氮化硅的顶层的标准双层硬掩模并且包括三个位置，但是在其它实施例中，可以对硬掩模进行不同的配置，这取决于所制作的特定有源器件和要形成的鳍状物的数量。在具有硅衬底的一个特定示例性实施例中，利用原生氧化物的底层(硅衬底的氧化)和氮化硅(SiN)的顶层来实施硬掩模。如将显而易见的，可以使用任何数量的硬掩模配置。
图2中可以看到，将浅沟槽蚀刻到衬底中以形成多个鳍状物。可以利用标准光刻技术来执行浅沟槽蚀刻，标准光刻技术包括湿法或干法蚀刻、或蚀刻的组合(如果要求)。如将领会的，沟道的几何形状(宽度、深度、形状等)在不同实施例中可以不同，并且所要求保护的发明并不是要限制于任何特定的沟槽几何形状。在具有硅衬底和利用底部氧化层和顶部SiN层实施的双层硬掩模的一个特定示例性实施例中，使用干法蚀刻来形成位于衬底的顶表面之下大约至的沟槽。如将显而易见的，可以使用任何数量的沟槽配置。在形成鳍状物之后，可以去除硬掩模，如图3的示例性实施例中所示。硬掩模的这种完全去除允许包覆鳍状物的顶部以便形成三栅极结构。然而，在其它实施例中要注意，可以留下一些硬掩模，以使得仅包覆鳍状物的侧面(而不包覆顶部)，以便提供双栅极结构。尽管示出的实施例显示鳍状物具有不随着与衬底的距离的改变而改变的宽度，但是在另一个实施例中鳍状物的顶部可以比底部窄，在另一个实施例中鳍状物的顶部可以比底部宽，或具有任何其它宽度变型和均匀度(或非均匀度)。要进一步注意，宽度变型在一些实施例中可以是对称的，也可以是非对称的。同样，尽管鳍状物被示出为都具有相同的宽度，但是一些鳍状物可以比其它鳍状物宽和/或具有与其它鳍状物不同的形状。例如，在实施例中，要用于创建NMOS晶体管的鳍状物可以比要用于创建PMOS晶体管的鳍状物窄。如将领会的，其它配置也是可能的。
图4的示例性实施例中可以看到，然后可以沉积包覆层。在该示例性情况下，包覆沉积是非选择性的，因为整个鳍状物表面区域都被包覆。在同时存在PMOS和NMOS鳍式器件的一些这种非选择性情况下，注意，可能要求例如从NMOS区中蚀刻掉任何包覆材料。在一些实施例中，包覆层可以是例如适合于给定应用或所要求的任意成分的硅锗(SiGe)合金的外延生长。在另一个示例性实施例中，包覆层可以是锗的外延生长。如根据本公开内容将领会的，可以使用诸如化学气相沉积(CVD)、快速热CVD(RT-CVD)、气态源分子束外延(GS-MBE)等任何适合的外延沉积技术来提供包覆材料。
注意，在一些实施例中，包覆层没有诸如堆叠层错和位错之类的晶体缺陷。尽管在一些可接受的低程度下可以存在这种堆叠层错和位错，但是这种堆叠层错和位错超过阈值则可能对所要求的沟道应变产生不利影响。在这个意义上，在锗百分比与包覆层厚度之间存在折衷。这是因为，整体无位错(应变)厚度通常是成分与层厚度的乘积。例如，给定50％锗的SiGe包覆层，大约100埃或更少的包覆层厚度将完全应变，但是75％锗的SiGe包覆层在缺陷沉积开始之前可能被限制于仅大约或更少的包覆层厚度。因此，在一个特定实施例中，包覆层是没有诸如堆叠层错和位错之类的晶体缺陷的SiGe合金。如本文中所使用的并且根据一些这种实施例，“无晶体缺陷”是指包覆层中的缺陷按体积计算少于0.05％，或者不会导致不可接受的短路/开路(产量损失)和性能损失，如通过给定标准所测量的。此外要注意，包覆层临界厚度可以极大地变化，并且这些示例并不是要将所要求保护的发明限制于特定范围的层厚度。
图4中可以进一步看到，可以沉积可选的盖层以保护包覆层和/或改进栅极电介质/半导体界面。在一个这种实施例中，硅盖层沉积在SiGe包覆层之上。用于提供可选盖层的沉积技术可以例如与提供包覆层所使用的沉积技术相同(例如，CVD、RT-CVD、GS-MBE等)。盖层的厚度在不同实施例中也可以不同。在一些情况下，盖层具有至范围内的厚度。在其它情况下，盖层具有包覆层厚度的大约10％至50％的厚度。
在提供了包覆层和可选的盖层之后，在一些实施例中，流程可以以传统方式继续，或在其它实施例中以定制的或专有的方式继续。可以看到，图5至12假设没有提供可选的盖层。然而，根据本公开内容，包括盖层的配置将是显而易见的。
图5的示例性实施例中可以看到，随后使用任何数量的标准沉积工艺来利用氧化物材料(或其它适合的绝缘体材料)填充沟槽。在具有硅衬底和SiGe盖层的一个特定示例性实施例中，沉积的绝缘体材料是二氧化硅SiO2，但是也可以使用任何数量的适合的隔离氧化物/绝缘体材料来形成此处的浅沟槽隔离(STI)结构。通常，可以例如基于与盖层和/或可选盖层材料的原生氧化物的兼容性来选择用于填充沟槽的沉积的或生长的绝缘体材料。注意，栅极沟槽本质上可以是圆形或多边形，并且对沟槽“侧”的任何引用是要指代任何这种配置，并且不应该被解释为暗示特定几何形状的结构。例如，沟槽侧可以指代圆形沟槽上的不同位置、或多边形沟槽的分立的侧、或甚至是多边形沟槽的一个分立的侧上的不同位置。在更普遍的意义上，沟槽“表面”指代所有这种沟槽侧以及沟槽的基底(底部)。
图6展示了如何利用例如化学机械平面化(CMP)或能够使结构平面化的其它适合的工艺来使隔离氧化物(或其它适合的绝缘材料)平面化。在所示特定示例性实施例中，平面化留下了包覆层的至少一部分。在这个意义上，可以将包覆层用作蚀刻停止层。在硬掩模材料留在鳍状物的顶部上(用于双栅极配置)的其它实施例中，可以将第一层硬掩模(例如，衬垫氧化物)用作蚀刻停止层，并且如果要求也可以将第一层硬掩模用作栅极氧化物。在其它这种实施例中，可以完全去除衬垫氧化物，并且可以在铺设牺牲栅极材料之前沉积虚拟氧化物。在其它实施例中，此时(或在稍后的工艺中)可以沉积高k电介质材料用于栅极氧化物，如有时进行的。
图7展示了在使STI凹陷到低于鳍状物结构的顶部之后所产生的结构。可以使用任何适合的蚀刻工艺(例如，湿法和/或干法蚀刻)来使STI凹陷。这些凹陷区为晶体管的源极/漏极区提供了隔离。凹陷深度在不同实施例中可以不同，取决于诸如要求的栅极尺寸和总体鳍状物高度之类的因素。在一些示例性实施例中，STI凹陷深度是暴露的总体鳍状物高度的35％至85％，尽管其它实施例可以去除更多或更少的STI材料，这取决于适合于预期应用的STI凹陷深度。在具有硅衬底、SiGe包覆层和硅盖层的一个特定示例性实施例中，经平面化并且蚀刻的STI材料是SiO2。在具有硅衬底、锗包覆层和硅盖层的另一个特定示例性实施例中，经平面化并且蚀刻的STI材料是SiO2或氧化锗(GeO2)。在具有SiGe鳍状物、锗包覆层和硅盖层的另一个特定示例性实施例中，经平面化并且蚀刻的STI材料是SiO2或GeO2。在具有形成在硅衬底上的SiGe鳍状物、锗包覆层和硅盖层的另一个特定示例性实施例中，经平面化并且蚀刻的STI材料是SiO2或GeO2。如将领会的，这些示例性实施例中的每个实施例也可以被制成没有盖层，或具有可以包括硅或不包括硅的另一种适合的盖材料。
在一些实施例中，STI凹陷蚀刻工艺可以改变暴露的包覆层的厚度，以使包覆层的暴露的部分可以与包覆层的未暴露部分不同(例如，更薄)。在一些实施例中，初始包覆层厚度由于后续处理而产生了预期的变薄。此外要注意，在其它实施例中，包覆层可以被提供有非均匀厚度，以便由于后续处理而在特定位置处产生预期的变薄。那些特定位置中的初始厚度可以例如比后续处理中未暴露的区域的初始厚度要厚。
部分包覆层
图8a-8d示出了根据本发明的另一个实施例的图1至7和9至12中所示的方法的一部分。在该示例性情况下可以看到，直到STI凹陷之后才将包覆层提供到鳍状物上，由此有效地提供了部分包覆。例如在要求保存包覆材料并且因此减少材料花费和/或降低集成复杂度时，这种选择性沉积工艺可能是适合的。
在该示例性实施例中，形成了鳍状物，如图8a中所示，并且参考图1至3的先前的相关描述同样适用于此。然后，替代涂覆包覆层，流程继续到利用适合的绝缘体材料填充沟槽(如图8b中所示)并且进行平面化以去除任何过多的绝缘体材料(如图8c中所示)。为此，参考图5和6的先前的相关描述同样适用于此。然后工艺继续使STI凹陷，如先前参考图7所论述的(如图8d中所示)。一旦在要求的STI凹陷之后暴露鳍状物，然后可以提供包覆层，如图8d中所进一步示出的。参考图4的先前的相关描述同样适用于此。如根据本公开内容将领会的，如果要求，也可以在包覆层之上提供可选的盖层(例如，硅)，如先前所解释的。
由此产生的结构可以包括任何数量的鳍状物(一个或多个)，这些鳍状物由任何适合的隔离材料来隔离或包围。如先前所解释的，可以使用光刻技术由衬底材料制作鳍状物。在其它实施例中，可以例如外延生长鳍状物，例如题为“Epitaxial Fabrication of Fins for FinFET Devices”的美国专利No.8,017,463中所描述的。在这种情况下，在制造工艺中，有效地将鳍状物形成为层。通过形成鳍状物层，通过对用于形成鳍状物层的工艺参数的控制而不是光刻工艺来确定鳍状物厚度。例如，如果利用外延工艺来生长鳍状物，则鳍状物的厚度将由外延的生长动态来确定。鳍状物宽度由层形成而不是光刻技术来确定的FinFET可以提供改进的最小特征尺寸和封装密度。在其它实施例中，可以通过利用例如激光或能够精细切割半导体材料的其它适合的工具进行切割或烧蚀来去除材料从而制作鳍状物。由此产生的鳍状物的几何形状通常会随着所采用的形成技术而改变。
牺牲栅极堆叠体
如先前所解释的，图9至12中所示的视图中的每个视图是穿过沟道区并且与鳍状物平行截取的截面侧视图。根据一些实施例，这部分工艺利用去除金属栅极(RMG)工艺来有效地形成栅极堆叠体。在一些这种情况下，可以以传统方式执行RMG工艺，或在其它情况下可以以定制的或专用方式来执行RMG工艺。通常并且根据一些这种实施例，一旦形成被包覆的鳍状物，则可以将牺牲栅极材料沉积在被包覆的鳍状物上。在一些情况下，可以将牺牲栅极电介质材料沉积在被包覆的鳍状物上，并且然后将牺牲栅极材料沉积在牺牲栅极电介质材料上。然后，可以使沉积的牺牲栅极材料平面化以去除任何不需要的拓扑和/或过多的牺牲栅极材料。如通常所做的那样，然后可以在牺牲栅极材料层上提供硬掩模并使其图案化，然后是形成牺牲栅极堆叠体，例如形成图9中大体示出的牺牲栅极堆叠体的蚀刻工艺。
图9示出了根据本发明的一个特定示例性实施例的牺牲栅极材料的图案化。在一些情况下，可以例如根据由于对牺牲材料层的平面化的预图案化而产生的单个焦深并且利用标准光刻技术来执行该图案化，所述标准光刻技术包括牺牲栅极材料上的硬掩模材料(例如，SiO2、SiN、和/或其它适合的硬掩模材料)的沉积、使暂时留下以保护器件的下方栅极区的硬掩模的一部分上的抗蚀剂图案化、蚀刻以去除硬掩模的未掩蔽(无抗蚀剂)部分(例如，利用干法蚀刻、或其它适合的硬掩模去除工艺)、并且然后剥除经图案化的抗蚀剂，由此留下经图案化的栅极掩模。在具有硅衬底的一个特定示例性实施例中，利用SiN(利用至厚度)来实施硬掩模。如根据本公开内容将显而易见的，可以使用任何数量的适合的硬掩模配置。
根据一些示例性实施例，一旦完成了栅极图案硬掩模，可以执行蚀刻以向下去除未掩蔽的牺牲栅极材料(以及任何剩余的虚拟栅极电介质材料和/或衬垫氧化物)直到到达衬底并且略微进入衬底，以形成源极/漏极区。可以利用包括例如干法蚀刻或任何适合的蚀刻工艺或蚀刻的组合的标准光刻技术来实现蚀刻。注意，可以将栅极结构用作掩模来形成源极/漏极区。在一些实施例中，如传统做法，可以使用离子注入来对源极/漏极区进行掺杂。如将领会的，由此产生的栅极结构的几何形状(例如，宽度、深度、形状)以及源极/漏极区的形状和深度在不同实施例中可以不同，并且所要求保护的发明并不是要限制于任何特定器件几何形状。
该栅极图案化可以用于同时产生多个这种结构，其中，例如，要形成的所有晶体管都相同，或者一些晶体管是一种类型/配置(例如，PMOS)并且其余的晶体管是另一种类型/配置(例如，NMOS)。可以例如利用CVD或其它适合的工艺来执行栅极堆叠体材料的沉积。在一个特定示例性实施例中，衬底是体硅衬底，凹陷的STI材料是SiO2，鳍状物是硅(形成在衬底中)，包覆层是SiGe，并且牺牲栅极材料是多晶硅。然而，注意，牺牲栅极材料可以是任何适合的牺牲材料(例如，多晶硅、氮化硅、碳化硅等)。在包括牺牲栅极电介质材料的一些实施例中，牺牲栅极电介质材料可以例如是SiO2或任何其它适合的虚拟栅极绝缘体材料。
根据本发明的一些示例性实施例，一旦形成了牺牲栅极堆叠体，则可以进行RMG工艺和晶体管形成，如现在将要描述的。
RMG工艺和晶体管形成
图9至12进一步示出了根据本发明的实施例的RMG工艺流程和晶体管形成。可以看到，示出了一个晶体管，但是如将领会的，可以利用相同的工艺来形成任何数量的晶体管。此外，可以采用许多配置(例如，PMOS、NMOS、或二者，例如形成互补对的情况)来实施所形成的晶体管。总之，本文中所提供的技术可以与任何类型的晶体管技术或配置一起使用，并且所要求保护的发明并不是要限制于任何特定晶体管类型或配置。
图10示出了根据本发明的一个实施例的利用图9的图案化栅极结构形成的示例性晶体管结构的截面侧视图(与栅极垂直并且与鳍状物平行)。可以看到，沉积并各向异性地蚀刻间隔体材料以在栅极结构壁周围形成侧壁间隔体。在一些实施例中，间隔体可以例如是被沉积为大约至厚度的氮化物。
关于形成P+型掺杂的源极/漏极区用于PMOS(如图所示)，将沟槽蚀刻到衬底中(例如，通过反应离子蚀刻)。在该示例性配置中，通过先前形成的与每个源极/漏极区邻近的STI将蚀刻限制在一侧上，并且大体上并不各向同性地底切另一侧上的栅极结构。像这样，可以在沟槽的内部边缘上实现各向同性的蚀刻断面，而留下小部分轻掺杂的源极/漏极区(在间隔体材料下面，如图所示)。然后，可以生长外延源极/漏极，其填充沟槽并且延伸到沟槽上方，如图10所示。在一些实施例中，可以例如利用具有百分之10-40原子锗的硅锗的生长来填充沟槽。可以例如通过利用乙硼烷源进行原位掺杂来完成源极/漏极掺杂。仅在沟槽中生长外延源极/漏极，因为所有其它材料都被掩蔽或覆盖。源极/漏极被提高并且继续生长直到到达刻面。注意，在一些实施例中，如果制作具有PMOS和NMOS的互补器件，则在PMOS掺杂区形成期间可以由氧化物掩模覆盖NMOS侧。在一些实施例中可以使用源极/漏极注入。其它实施例可以仅采用NMOS源极/漏极形成，这可以包含未生长在表面上方的N+型掺杂区。可以使用任何数量的适合的源极/漏极材料、以及形成和掺杂技术。
在源极/漏极形成并掺杂之后，如果有必要，可以沉积蚀刻停止层(以在后续蚀刻期间保护掺杂的源极/漏极区)。然后，将层间电介质(ILD)沉积在结构之上。ILD可以例如是诸如氧化物(例如，SiO2)之类的任何适合的低介电常数材料，并且蚀刻停止层可以例如是氮化物(例如，SiN)。在一些情况下，ILD可以掺杂有磷、硼或其它材料，并且可以由高密度等离子体沉积形成。然后可以使ILD平面化直到牺牲栅极材料的上表面，由此去除硬掩模和蚀刻停止层(如果适用)以露出栅极，如图10所示。如将领会的，可选的蚀刻停止层可以通过用作张力层而在制作NMOS器件时有帮助，但是该蚀刻停止层可以通过产生不期望的应变而使PMOS器件劣化。
如图11中所示，在一些实施例中，可以从间隔体之间去除牺牲栅极材料，由此在先前提供的包覆层之上形成栅极沟槽(三栅极配置)。在其它实施例中，可以从间隔体之间去除牺牲栅极材料，由此在剩余衬垫氧化物或留在鳍状物顶部上的其它硬掩模材料之上形成栅极沟槽(双栅极配置)。可以例如通过多种适合的干法和/或湿法蚀刻技术中的任何蚀刻技术来完成牺牲栅极材料的去除。在具有PMOS和NMOS晶体管二者的一些应用中，注意，可以同时去除用于NMOS和PMOS器件的牺牲栅极材料，或者可以利用选择性蚀刻在不同时间去除用于NMOS和PMOS器件的牺牲栅极材料。如将领会的，可以使用任何数量的适合的蚀刻方案。
如图12中所示，在包覆层(或可选的盖层，如果存在，如图13a-b中所示)和暴露的栅极沟槽表面上直接沉积(例如，经由CVD或其它适合的工艺)高k栅极电介质层并且然后沉积栅极金属，并且使任何过多的栅极金属平面化以形成如图所示的金属栅极电极。栅极金属可以例如是钛、铂、钴、镍、钛镍、钯或其它适合的栅极金属或这种金属的组合。在一些硬掩模留在鳍状物的顶部(例如衬垫化合物)上的双栅极配置中，在去除牺牲栅极材料之后，也可以去除衬垫氧化物或其它硬掩模材料。然后，可以将高k栅极电介质直接沉积在包覆层(或可选的盖层，如果存在，如图13a-b中所示)和暴露的栅极沟槽表面上，并且按要求进行平面化或成形。高k栅极可以包括任何适合的栅极电介质材料(例如，氧化铪、氧化锆和氧化铝)。如有时进行的那样，可以使用任何数量的适合的高k栅极电介质和处理，取决于诸如所要求的隔离之类的因素。其它实施例可以采用具有与SiO2相等或低于SiO2(如果要求)的介电常数的栅极电介质。
在牺牲栅极堆叠体去除之后进行包覆
本文中所提供的技术的许多变型将是显而易见的。例如，在另一个实施例中，可以在去除牺牲栅极堆叠体材料之后添加包覆层。在图11中，例如，假设在去除工艺之后将包覆层涂覆到栅极沟槽的底部。在一个这种实施例中，包覆层可以是在去除牺牲多晶硅栅极和栅极氧化物之后形成在硅鳍状物顶部上的SiGe包覆层。在这种情况下，可以在栅极沟槽中的暴露的硅鳍状物区域上选择性地生长应变SiGe包覆层。另外，在一些这种实施例中，包覆层可以盖有硅，并且然后可以如本文所描述的那样或按要求继续进行高k/金属栅极处理。注意，SiGe包覆层和硅包覆层沉积可以是选择性的或非选择性的。
用于在去除牺牲栅极堆叠体材料之后添加包覆层的该选择的另一个变型包括在添加包覆膜之前添加鳍状物凹陷蚀刻以有效地使鳍状物变薄。可以利用任何适合的蚀刻工艺来执行该变薄(例如，各向同性的蚀刻)。这种选择可以使沟道中的鳍状物宽度变薄，并且使鳍状物的附加表面得到包覆。可以如本文所描述地再次对由此产生的变薄的被包覆的鳍状物进行包覆。在具有带有SiGe包覆层和硅盖层的硅鳍状物的一个这种示例性情况下，注意，SiGe和硅沉积可以是选择性的或非选择性的。
图10-13b中所示的示例性实施例中可以进一步看到，提供了STI，并且源极/漏极区具有提高的有刻面的尖头形状。如将领会的，其它实施例可以不包括这种特征。例如，图14a-14b各自示出了根据本发明的其它实施例的所产生的鳍式晶体管结构。图14a中所示的示例性实施例包括提高的并且相对平坦的源极/漏极区，并且所述源极/漏极区包括底切间隔体和栅极电介质区的尖端区，而图14b中所示的示例性实施例包括与鳍状物顶部相对齐平并且仅底切间隔体和栅极堆叠体区的源极/漏极区。许多变型和特征可以集成到所述结构中，这取决于诸如所要求的性能和工厂能力之类的因素。此外例如，间隔体的宽度在不同情况下可以不同，并且在一种特定示例性情况下，间隔体的宽度是栅极长度的一半，尽管也可以使用任何其它适合的间隔体宽度。可以例如利用接触金属(或金属系列)来实施源极/漏极(S/D)金属，然后可以沉积所述接触金属，并且可以执行后续反应(退火)以形成例如金属硅化物和/或金属锗化物源极和漏极接触部。如将进一步领会的，接触部可以被实施为包括硅化物/锗化物层、粘合层和/或金属衬垫层中的一个或多个的堆叠体。示例性接触金属包括钛、铂、钴、镍、钛镍、锆或任何适合的导电接触金属或它们的合金。绝缘体材料可以例如是SiO2，但是在其它实施例中，绝缘体材料可以是提供所要求的绝缘并且可以进一步提供结构完整性的低k或高k电介质材料。
如根据本公开内容将进一步领会的，可以利用本发明的实施例实施任何数量的其它晶体管特征。例如，源极/漏极区可以或可以不包括形成在相应的源极/漏极区与沟道区之间的区域中的尖端区。同样，源极/漏极区可以是应变的或非应变的。在这个意义上，晶体管结构具有应变的还是非应变的S/D区、或S/D尖端区或无S/D尖端区都与本发明的各种实施例不特别相关，并且这种实施例并不是要限制于任何特定的这种结构特征。相反，任何数量的鳍式晶体管结构和类型都可以受益于如本文中所描述地在沟道区中采用SiGe或锗包覆层。图14a-b中所示的示例性实施例也各自包括可选的盖层，但是其它这种实施例可以不包括盖层。同样，其它这种实施例可以包括具有沟道包覆层的一些晶体管，并且相同管芯上的其它晶体管可以被配置为没有包覆层。
因此，图1-14b示出了各种示例性晶体管结构和制作工艺，其中在硅或SiGe鳍状物的沟道区域上提供诸如应变SiGe或锗之类的包覆材料。例如，应变包覆可以存在于鳍状物的两侧和顶部上(例如三栅极配置中)、或仅存在于鳍状物的两侧上(例如双栅极配置中)、或仅存在于鳍状物的顶部。根据本公开内容，许多变型和修改将是显而易见的。利用建立的半导体工艺(例如，CVD、MBE、光刻技术和/或其它这种适合的工艺)，可以利用任何适合的尺寸和其它要求的层参数来实施各种层和特征。通常，结构的特定层和尺寸将取决于诸如要求的器件性能、工厂能力和使用的半导体材料之类的因素。特定器件材料、特征和特性仅被提供用于示例，并且不是要限制所要求保护的发明，所要求保护的发明可以利用任何数量的器件配置和材料系统。
模拟示出了鳍状物和包覆层中的预期应力状态以及由于该应力状态而产生的空穴迁移率。例如，在一个示例性实施例中，确定用于硅鳍状物结构上的SiGe包覆的模拟的应力。特别地，对于具有50％硅和50％锗(Si50Ge50)的SiGe包覆层，在SiGe中沿着电流流动产生大的压缩应力状态(例如，SiGe～-3.6GPa并且Si～0.65GPa)。此外，在SiGe包覆中产生明显的垂直应力(例如，SiGe～-1.8GPa并且Si～1.8GPa)。在该示例性情况下，应力状态在侧壁上介于单轴与双轴之间。在一些情况下，可以将预期迁移率响应确定为包覆层中的锗分数的函数。例如，预期迁移率小于纯单轴应力，但是大于双轴应力SiGe。对于大于大约30％的锗百分比，存在大的预期空穴迁移率。
注意，沿着电流流动方向和垂直于栅极长度的应力在不同实施例中可以不同。例如，对于一个实施例，假设在替换金属栅极位置处使硅鳍状物变薄，并且然后提供应变SiGe包覆层。在另一个实施例中，假设硅鳍状物非选择性地包覆有SiGe(在工艺前期)。第一实施例(具有变薄的鳍状物)的应变没有第二实施例(具有前期包覆工艺)的应变高，但是仍然足够高并且使集成更加容易，这是由于在工艺流程的后期添加诸如锗或SiGe之类的包覆层。
除了源极/漏极区中的SiGe之外，还要注意如本文中所描述的沟道区域中的锗或SiGe包覆的附加的性质。例如，假设硅鳍状物非选择性地包覆有Si50Ge50薄膜，并且进一步假设源极/漏极区也被提供有Si50Ge50。如先前所表明的，模拟表明在SiGe包覆中沿着电流流动产生大的压缩应力状态(例如，SiGe～-3.6GPa)，并且在SiGe包覆中产生明显的垂直应力(例如，SiGe～-1.8GPa)。根据指示在SiGe包覆中沿着电流流动产生较大压缩应力状态(例如，SiGe～-4.9GPa)并且在SiGe包覆中产生垂直应力(例如，SiGe～-2.6GPa)的模拟，SiGe源极/漏极区的添加进一步增强了应力。在去除牺牲栅极堆叠体材料之后，应变方案可以进一步改变。例如，在去除多晶硅之后，模拟指示在SiGe包覆中沿着电流流动产生较大压缩应力状态(例如，SiGe～-5.1GPa)，并且在SiGe包覆中产生垂直应力的略微下降(例如，SiGe～-1.8GPa)。
示例性系统
图15示出了利用根据本发明的实施例进行配置的一个或多个集成电路结构来实施的计算系统。可以看到，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006(该示例中示出两个)，通信芯片1006中的每个通信芯片可以物理地和电气地耦合到母板1002或集成在母板1002中。如将领会的，母板1002可以例如是任何印刷电路板，无论是主板还是安装在主板上的子板或系统1000的仅有的板等。取决于其应用，计算系统1000可以包括一个或多个其它部件，所述一个或多个其它部件可以或可以不与主板1002物理地和电气地耦合。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动、光盘(CD)、数字通用光盘(DVD)等)。包括在计算系统1000中的任何部件可以包括一个或多个集成电路结构，所述一个或多个集成电路结构被配置有具有如本文中所描述的被包覆的沟道的晶体管。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或集成到处理器1004中)。
通信芯片1006能够进行用于到和来自计算设备1000的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片1006可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及它们的衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长范围的无线通信。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的一些实施例中，处理器1004的集成电路管芯包括具有如本文中所描述的SiGe或锗包覆沟道的一个或多个晶体管。术语“处理器”可以指代任何设备或设备的一部分，其处理例如来自寄存器和/或存储器的电子数据，以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片1006的集成电路管芯包括具有如本文中所描述的SiGe或锗包覆沟道的一个或多个晶体管。如根据本公开内容将领会的，注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。此外要注意，处理器1004可以是具有这种无线能力的芯片集。总之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片集可以具有集成到其中的多种功能。
在各种实施方式中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码照相机、便携式音乐播放器或数字视频录像机。在其它实施方式中，系统1000可以是处理数据或采用如本文中所描述的具有包覆的沟道的晶体管器件(例如，被配置有SiGe或锗包覆沟道的PMOS器件)的任何其它电子设备。如根据本公开内容将领会的，本发明的各种实施例可以用于通过允许使用具有应力增强的沟道和提高的迁移率的晶体管来在任何工艺节点(例如，微米范围、次微米范围以及更低)处改进所制作的产品的性能。
许多实施例将变得显而易见，并且本文中所描述的特征可以组合到任何数量的配置中。本发明的另一个示例性实施例提供了半导体器件。器件包括衬底上的鳍状物，鳍状物包括半导体材料并且具有沟道区以及与沟道区相邻的相应的源极/漏极区。器件还包括在鳍状物的沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层。器件还包括包覆层之上的栅极电介质层、栅极电介质层上的栅极电极、以及源极/漏极区中的每个源极/漏极区中的源极/漏极材料。在一些情况下，器件还包括包覆层与栅极电介质层之间的盖层。在一个这种情况下，盖层是硅或包括硅。在一些情况下，源极/漏极材料是SiGe。在一些情况下，鳍状物是硅或SiGe。在一些情况下，包覆层和鳍状物的至少其中之一包括10％-90％的锗。在一些情况下，衬底包括第一材料并且鳍状物包括与第一材料不同的第二材料。在一些情况下，衬底包括硅层并且鳍状物是SiGe，并且包覆层是锗。在一些情况下，包覆层覆盖鳍状物的侧部和顶部。许多变型将是显而易见的。例如，另一个实施例提供了包括如该段落中所限定的各种半导体器件的移动计算设备。
本发明的另一个实施例提供了半导体器件。在该示例性情况下，器件包括衬底上的鳍状物，鳍状物包括半导体材料并且具有沟道区以及与沟道区相邻的相应的源极/漏极区，其中鳍状物是硅或硅锗(SiGe)。器件还包括在鳍状物的沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层。器件还包括包覆层上的盖层，其中盖层是硅或者包括硅。器件还包括包覆层之上的栅极电介质层、栅极电介质层上的栅极电极、以及源极/漏极区中的每个源极/漏极区中的源极/漏极材料，其中源极/漏极材料是SiGe。在一些情况下，包覆层和鳍状物的至少其中之一包括10％-90％的锗。在一些情况下，衬底包括第一材料并且鳍状物包括与第一材料不同的第二材料。在一些情况下，衬底包括硅层并且鳍状物是SiGe，并且包覆层是锗。在一些情况下，鳍状物是硅并且包覆层是SiGe。在一些情况下，包覆层覆盖鳍状物的侧部和顶部以提供三栅极晶体管。另一个实施例提供了包括如该段落中所限定的各种半导体器件的通信设备。
本发明的另一个实施例提供了移动计算系统。系统包括印刷电路板、操作地耦合到印刷电路板的处理器、操作地耦合到印刷电路板并且与处理器通信的存储器、以及操作地耦合到印刷电路板并且与处理器通信的无线通信芯片。处理器、无线通信芯片和/或存储器的至少其中之一包括半导体器件。半导体器件包括衬底上的鳍状物，鳍状物包括半导体材料并且具有沟道区以及与沟道区相邻的相应的源极/漏极区。半导体器件还包括在鳍状物的沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层。半导体器件还包括包覆层之上的栅极电介质层、栅极电介质层上的栅极电极、以及源极/漏极区中的每个源极/漏极区中的源极/漏极材料。在一些情况下，半导体器件还包括包覆层与栅极电介质层之间的盖层，其中盖层是硅或包括包括。在一些情况下，鳍状物是硅，并且包覆层是SiGe，并且源极/漏极材料是SiGe。在一个这种情况下，包覆层的SiGe与鳍状物的SiGe不同。在一些情况下，衬底包括第一材料并且鳍状物包括与第一材料不同的第二材料。在一些情况下，衬底包括硅层并且鳍状物是SiGe，并且包覆层是锗。在一些情况下，包覆层覆盖鳍状物的侧部和顶部。
出于说明和描述的目的，已经呈现了本发明的示例性实施例的前述描述。其并不是详尽的或者是要将本发明限制为所公开的明确的形式。根据本公开内容，许多修改和变型都是可能的。本发明的范围并不是要由该具体实施方式限制，而是要由所附权利要求来限制。

Claims (24)

1.一种半导体器件，包括：
衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区以及与所述沟道区相邻的相应的源极/漏极区；
在所述鳍状物的所述沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；
所述包覆层之上的栅极电介质层；
所述栅极电介质层上的栅极电极；以及
所述源极/漏极区中的每个源极/漏极区中的源极/漏极材料。
2.根据权利要求1所述的半导体器件，还包括所述包覆层与所述栅极电介质层之间的盖层。
3.根据权利要求2所述的半导体器件，其中，所述盖层包括硅。
4.根据权利要求1所述的半导体器件，其中，所述源极/漏极材料是SiGe。
5.根据权利要求1所述的半导体器件，其中，所述鳍状物是硅或SiGe。
6.根据权利要求1所述的半导体器件，其中，所述包覆层和所述鳍状物的至少其中之一包括10％-90％的锗。
7.根据权利要求1所述的半导体器件，其中，所述衬底包括第一材料并且所述鳍状物包括与所述第一材料不同的第二材料。
8.根据权利要求1所述的半导体器件，其中，所述衬底包括硅层，并且所述鳍状物是SiGe，并且所述包覆层是锗。
9.根据权利要求1所述的半导体器件，其中，所述包覆层覆盖所述鳍状物的侧部和顶部。
10.一种移动计算设备，其包括根据权利要求1至9中的任一项所述的半导体器件。
11.一种半导体器件，包括：
衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区以及与所述沟道区相邻的相应的源极/漏极区，其中，所述鳍状物是硅或硅锗(SiGe)；
在所述鳍状物的所述沟道区的一个或多个表面上的锗或SiGe的包覆层；
所述包覆层上的盖层，其中，所述盖层包括硅；
所述盖层上的栅极电介质层；
所述栅极电介质层上的栅极电极；以及
所述源极/漏极区中的每个源极/漏极区中的源极/漏极材料，其中，所述源极/漏极材料是SiGe。
12.根据权利要求11所述的半导体器件，其中，所述包覆层和所述鳍状物的至少其中之一包括10％-90％的锗。
13.根据权利要求11所述的半导体器件，其中，所述衬底包括第一材料并且所述鳍状物包括与所述第一材料不同的第二材料。
14.根据权利要求11所述的半导体器件，其中，所述衬底包括硅层，并且所述鳍状物是SiGe，并且所述包覆层是锗。
15.根据权利要求11所述的半导体器件，其中，所述鳍状物是硅并且所述包覆层是SiGe。
16.根据权利要求11所述的半导体器件，其中，所述包覆层覆盖所述鳍状物的侧部和顶部，以便提供三栅极晶体管。
17.一种通信设备，其包括根据权利要求11至16中的任一项所述的半导体器件。
18.一种移动计算系统，包括：
印刷电路板；
操作地耦合到所述印刷电路板的处理器；
操作地耦合到所述印刷电路板并且与所述处理器通信的存储器；以及
操作地耦合到所述印刷电路板并且与所述处理器通信的无线通信芯片；
其中，所述处理器、所述无线通信芯片和/或所述存储器的至少其中之一包括半导体器件，所述半导体器件包括：
衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区以及与所述沟道区相邻的相应的源极/漏极区；
在所述鳍状物的所述沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；
所述包覆层之上的栅极电介质层；
所述栅极电介质层上的栅极电极；以及
所述源极/漏极区中的每个源极/漏极区中的源极/漏极材料。
19.根据权利要求18所述的系统，其中，所述半导体器件还包括所述包覆层与所述栅极电介质层之间的盖层，并且所述盖层包括硅。
20.根据权利要求18所述的系统，其中，所述鳍状物是硅，所述包覆层是SiGe，并且所述源极/漏极材料是SiGe。
21.根据权利要求20所述的系统，其中，所述包覆层SiGe与所述鳍状物SiGe不同。
22.根据权利要求18所述的系统，其中，所述衬底包括第一材料并且所述鳍状物包括与所述第一材料不同的第二材料。
23.根据权利要求18所述的系统，其中，所述衬底包括硅层，并且所述鳍状物是SiGe，并且所述包覆层是锗。
24.根据权利要求18所述的系统，其中，所述包覆层覆盖所述鳍状物的侧部和顶部。
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