DE112015007241T5 - Begrenztes und skalierbares helmelement - Google Patents

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Abstract

Eine Ausführungsform aufweist ein System auf, das Folgendes umfasst: ein erstes und ein en ersten Kontakt, die einem Transistor entsprechen und auf einer ersten Finne vorliegen; ein zweites Gate und einen zweiten Kontakt, die einem Transistor entsprechen und auf einer zweiten Finne vorliegen, ein Zwischenschichtdielektrikum (ILD), das kollinear in Bezug auf den ersten und den zweiten Kontakt und zwischen diesen vorliegt; wobei (a) das erste und das zweite Gate kollinear vorliegen und der erste und der zweite Kontakt kollinear vorliegen; (b) das ILD eine Ausnehmung aufweist, die eine Deckschicht umfasst, die zumindest eines von einem Oxid und einem Nitrid aufweist. Weitere Ausführungsformen sind hierin beschrieben.

Description

  • Gebiet der Erfindung
  • Ausführungsformen der vorliegenden Erfindung betreffen das Gebiet von Halbleitervorrichtungen und insbesondere von nicht planaren Transistoren.
  • Hintergrund
  • Ein FinFET ist ein Transistor, der um einen dünnen Halbleitermaterialstreifen (als „Finne“ bezeichnet) herum aufgebaut ist. Der Transistor umfasst die herkömmlichen Feldeffekttransistor- (FET-) Knoten/Komponenten: ein Gate, ein Gate-Dielektrikum, eine Source-Region und eine Drain-Region. Der leitfähige Kanal der Vorrichtung liegt an den Außenseiten der Finne unterhalb des Gate-Dielektrikums. Konkret fließt Strom entlang beider „Seitenwände“ der Finne sowie entlang der Oberseite der Finne. Da der leitfähige Kanal im Wesentlichen entlang der drei verschiedenen äußeren planaren Bereiche der Finne vorliegt, wird ein solcher FinFET typischerweise als „Tri-Gate“-FinFET bezeichnet. Es gibt weitere Arten von FinFET (wie z.B. „Doppel-Gate“-FinFET, in welchen der leitfähige Kanal nur entlang beider „Seitenwände“ der Finne und nicht entlang der Oberseite der Finne vorliegt).
  • Figurenliste
  • Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung gehen aus den beigefügten Ansprüchen, der nachstehenden ausführlichen Beschreibung eines oder mehrerer Ausführungsbeispiele und den entsprechenden Figuren hervor. Wenn geeignet, wurden Bezugszeichen in den verschiedenen Figuren wiederholt, um einander entsprechende oder analoge Elemente zu bezeichnen.
    • 1(a)-(b) zeigen herkömmliche Bearbeitungsschritte zur Entfernung von Metall-Gates (RMG-Bearbeitungsschritte);
    • 2(a)-(i) zeigen ein Helmelementverfahren in einer Ausführungsform. 2(j) zeigt einen herkömmlichen RMG-Bearbeitungsschritt;
    • 3(a)-(b) zeigen ein Helmelementverfahren in einer Ausführungsform;
    • 4 zeigt ein FinFET-System in einer Ausführungsform;
    • 5 zeigt ein FinFET-System in einer Ausführungsform;
    • 6 und 7 zeigen Systeme, die Ausführungsformen aufweisen, und
    • 8 weist ein Verfahren in einer Ausführungsform auf.
  • Ausführliche Beschreibung
  • Nachstehend wird auf die Zeichnungen verwiesen, in welchen ähnliche Strukturen ähnliche Bezugszeichensuffixe aufweisen können. Um die Strukturen verschiedener Ausführungsformen klarer darzustellen, sind die hierin enthaltenen Zeichnungen schematische Darstellungen von Halbleiter-/Schaltungsstrukturen. Demnach können die tatsächlichen gefertigten integrierten Schaltungsstrukturen beispielsweise in einer Mikrofotografie anders aussehen und dennoch weiterhin die beanspruchten Strukturen der dargestellten Ausführungsformen umfassen. Außerdem zeigen die Zeichnungen möglicherweise nur jene Strukturen, die für das Verständnis der dargestellten Ausführungsformen nützlich sind. Es kann sein, dass zusätzliche Strukturen, die auf dem Gebiet der Erfindung bekannt sind, nicht dargestellt sind, um die Zeichnungen klar zu halten. Beispielsweise ist nicht notwendigerweise jede Schicht einer Halbleitervorrichtung dargestellt. Bezeichnungen wie „eine Ausführungsform“, „verschiedene Ausführungsformen“ und dergleichen geben an, dass eine derartige beschriebene Ausführungsformen bzw. derartig beschriebene Ausführungsformen bestimmte Merkmale, Strukturen oder Eigenschaften aufweisen können, dass aber nicht jede Ausführungsform notwendigerweise die bestimmten Merkmale, Strukturen oder Eigenschaften aufweist. Manche Ausführungsformen können einige, alle oder keines der für andere Ausführungsformen beschriebenen Merkmale aufweisen. „Erste/r/s“, „zweite/r/s“, „dritte/r/s“ und dergleichen beschreiben einen gewöhnlichen Gegenstand und geben an, dass auf unterschiedliche Exemplare ähnlicher Gegenstände verwiesen wird. Solche Adjektive implizieren nicht, dass derart beschriebene Gegenstände in einer bestimmten zeitlichen, räumlichen Reihenfolge, Rangordnung oder auf andere Weise geordnet vorliegen müssen. „Verbunden“ kann angeben, dass Elemente in direktem physischem oder elektrischem Kontakt miteinander stehen, während „gekoppelt“ angeben kann, dass Elemente zusammenwirken oder miteinander interagieren, wobei sie in direktem physischem oder elektrischem Kontakt stehen können oder nicht.
  • US-Patent Nr. 9,184,294 , erteilt an Intel Corp., Santa Clara, Kalifornien, USA, betrifft ein Verfahren zur Ausbildung eines Gate-Stapels unter Anwendung eines Verfahrens zur Entfernung von Metall-Gates RMG-Verfahren). Im Allgemeinen kann nach Ausbilden von Finnen ein Opfer-Gate-Material auf Finnen abgeschieden werden (welche in in dem oben angeführten Patent beschriebenen Ausführungsformen ummantelt sein können, aber nicht notwendigerweise ummantelt sein müssen, wobei das Verfahren dann dennoch als RMG-Verfahren erachtet wird). In manchen Fällen kann ein Opfer-Gate-Dielektrikummaterial auf den Finnen abgeschieden werden, wonach das Opfer-Gate-Material auf dem Opfer-Gate-Dielektrikummaterial abgeschieden wird. Das abgeschiedene Opfer-Gate-Material kann dann planarisiert werden, um etwaige unerwünschte Topologie und/oder überschüssiges Opfer-Gate-Material zu entfernen. Eine Hartmaske kann, wie dies typischerweise getan wird, dann auf der Opfer-Gate-Materialschicht bereitgestellt und strukturiert werden, gefolgt von einem Ätzverfahren, das zur Ausbildung von Opfer-Gate-Stapeln (1(a)) führt.
  • Das Strukturieren des Opfer-Gate-Materials kann beispielsweise aufgrund der Planarisierung der Opfermaterialschicht vor dem Strukturieren aus einer einzigen Fokustiefe und unter Anwendung von herkömmlicher Fotolithografie ausgeführt werden, aufweisend das Abscheiden von Hartmaskenmaterialien (wie z.B. SiO2, SiN und/oder anderen geeigneten Hartmaskenmaterialien) auf dem Opfer-Gate-Material, das Strukturieren von Resist auf einem Abschnitt der Hartmaske, die vorübergehend verbleibt, um die darunterliegende Gate-Region der Vorrichtung zu schützen, das Ätzen zur Entfernung der unmaskierten (ohne Resist) Abschnitte der Hartmaske (z.B. mittels Trockenätzen oder durch ein anderes geeignetes Hartmaskenentfernungsverfahren) und dann das Strippen des strukturierten Resists, wodurch die strukturierte Gate-Maske zurückbleibt (1(a)). Die Hartmaske kann mit SiN (z.B. 100 Å bis 500 Å dick) umgesetzt werden, wobei eine beliebige Anzahl geeigneter Hartmaskenkonfigurationen verwendet werden kann.
  • Ist die Gate-Strukturhartmaske vollständig, kann Ätzen ausgeführt werden, um das nicht maskierte Opfer-Gate-Material (und etwaiges verbleibendes Schein-Gate-Dielektrikummaterial und/oder Kontaktoxid) bis hinunter zu dem Substrat und etwas in das Substrat hineinreichend zu entfernen, um die Source/Drain-Regionen gemäß einigen Ausführungsbeispielen auszubilden. Das Ätzen kann mittels herkömmlicher Fotolithographie erfolgen und kann beispielsweise Trockenätzen oder ein anderes geeignetes Ätzverfahren oder eine Kombination von Ätzvorgängen umfassen. Es ist anzumerken, dass die Source/Drain-Regionen unter Verwendung der Gate-Struktur als Maske ausgebildet werden können. In manchen Ausführungsformen kann Ionenimplantation angewandt werden, um die Source/Drain-Regionen wie herkömmlich zu dotieren. Die Geometrie der resultierenden Gate-Struktur (z.B. Breite, Tiefe, Form) sowie die Form und Tiefe der Source/Drain-Regionen können unter den verschiedenen Ausführungsformen variieren.
  • Das Gate-Strukturieren kann genutzt werden, um gleichzeitig eine Vielzahl solcher Strukturen zu erzeugen, wobei beispielsweise alle Transistoren, die ausgebildet werden sollen, gleich sind oder einige Transistoren von einem Typ/einer Konfiguration (z.B. PMOS) sind und die restlichen von einem anderen Typ/einer anderen Konfiguration (z.B. NMOS). Das Abscheiden von Gate-Stapel-Materialien kann beispielsweise unter Anwendung von CVD oder einem anderen geeigneten Verfahren erfolgen. In einem Beispiel ist das Substrat ein Siliciumvolumssubstrat, das ausgenommene STI-Material ist SiO2, die Finnen bestehen aus Silicium (in dem Substrat ausgebildet), der Mantel besteht aus SiGe und das Opfer-Gate-Material ist Polysilicium. Das Opfer-Gate-Material kann ein beliebiges geeignetes Opfermaterial sein (z.B. Polysilicium, Siliciumnitrid, Siliciumcarbid etc.). In Vorrichtungen, die ein Opfer-Gate-Dielektrikummaterial aufweisen, kann das Opfer-Gate-Dielektrikummaterial beispielsweise SiO2 oder ein beliebiges anderes Schein-Gate-Isolationsmaterial sein. Nach Ausbildung der Opfer-Gate-Stapel kann ein RMG-Verfahren und das Ausbilden eines Transistors durchgeführt werden. Das Endergebnis eines solchen RMG-Verfahrens, wie es in dem oben angeführten Patent erläutert ist, ist in 1(b) dargestellt.
  • Demnach zeigt 1(a) eine erste Stufe einer FinFET-Vorrichtung vor Abschluss des RMG-Verfahrens, und 1(b) zeigt ein Endergebnis des RMG-Verfahrens. Konkret zeigt 1(a) (im rechten Winkel auf das Gate und parallel zu Finne 1) eine Opfer-Gate-Schicht 2 zwischen Hartmaske 3 und Mantelschicht 4. Das RMG-Verfahren wird fortgesetzt, um mehrere „Schein-Gates“ (alle wie die Vorrichtung aus 1(a)) zu erzeugen, wodurch letztlich die Transistorstruktur aus 1(b) erhalten wird, sobald alle Schein-Gates durch aktives Gate-Material ersetzt wurden. 1(b) zeigt eine Querschnittsseitenansicht (im rechten Winkel auf die Gates und parallel zur Finne 1) einer beispielhaften Transistorstruktur, die durch das RMG-Verfahren ausgebildet wird. Abstandhalter 5 liegen benachbart in Bezug auf Gate-Stapel 6, Deckschicht, Mantelschicht und S/D-Knoten vor. Ein Zwischenschichtdielektrikum (ILD) 7 trennt die Abstandhalter von den S/D-Metallkontakten. Das oben angeführte Patent und insbesondere 1(a) und 1(b) können in Bezug auf Details bezüglich des RMG-Verfahrens (ein Verfahren, das Fachleuten auf dem Gebiet der Erfindung bekannt ist) näher betrachtet werden.
  • Wenngleich RMG-Verfahren sehr erfolgreich sind, hat der Anmelder Herausforderungen in Zusammenhang mit Reduktionen der kritischen Dimensionen (CD) festgestellt. Manche Verfahren werden beispielsweise angewandt, um Schutzschichten (z.B. „Helmelemente“) über Abschnitten, beispielsweise des ILD, während des Entfernens des Opfer-Gate-Materials abzuscheiden. Es kann wesentlich sein, das ILD zu erhalten, um eine spätere Bearbeitung von Source/Drain- (S/D-) Kontakten zu ermöglichen. Der Anmelder hat festgestellt, dass Schutzschichtverfahren, die auf konformer Atomlagenabscheidung (ALD) oder physikalischer Dampfabscheidung (PVD) beruhen, um bestimmte Bereiche während des Ätzens von Opfer-Gate-Material zu schützen, besonders von einer Reduktion der CD betroffen sein werden.
  • Konkret unterliegt konforme ALD Einschränkungen in Bezug auf die Dimensionen von Strukturen, beispielsweise des 10-nm Knotens und kleinerer Knoten. Die Art dieser Abscheidung verlangt, dass die Schutzschicht, die zum Abschirmen von ILD 7 während des Entfernens des Schein-Gate-Materials (z.B. Polysilicium) 2 genutzt wird, an den Seiten des ILD 7 vorliegt, wo es unerwünscht sein könnte und zu einer dramatischen Steigerung des Aspektverhältnisses führt, wodurch das Ätzen unwirksam wird. PVD wird herkömmlicherweise genutzt, um Übergangsmetallnitride als Helmelemente über ILD 7 abzuscheiden; dieses Verfahren erfordert jedoch ein hohes Aspektverhältnis und ist anfällig für das Einschnüren von Strukturen (z.B. dort, wo Wände einer Ausnehmung mit hohem Aspektverhältnis einander berühren und eine Fuge bilden). Die PVD-Schicht wird nicht nur ganz oben auf dem ILD 7 in voller Dicke abgeschieden, sondern auch an den Seiten des obersten Teils des ILD, das geschützt werden soll. Das führt zur Einschnürung des Grabens. Zusätzlich dazu erfordert dieses Verfahren ein hohes Ausgangsaspektverhältnis (>2,5:1 für Höhe:Breite oder Höhe:Länge), um funktionsfähig zu sein.
  • Eine Ausführungsform hilft jedoch bei der Behandlung dieser Probleme, wenn mehrere Materialien vorliegen, aber nur manche Materialien geätzt werden müssen (z.B. das Schützen von ILD 7, während Polysilicium 2 geätzt wird). In einer Ausführungsform wird eine Schutzabdeckung/ein Helmelement verwendet, die/das aus einer Vielzahl von Materialien (wie Übergangsmetalloxiden und Übergangsmetallnitriden) bestehen kann, die beständig gegenüber aggressivem Trockenätzen sind (z.B. Ätzen zur Entfernung von Schein-Gate-Materialien in einem RMG-Verfahren). Zu solchen Übergangsmetallen gehören beispielsweise Scandium, Titan, Vanadium, Chrom, Mangan, Eisen, Cobalt, Nickel, Kupfer, Zink, Yttrium, Zirconium, Niobium, Molybdän, Technetium, Ruthenium, Rhodium, Palladium, Silber, Cadmium, Hafnium, Tantal, Wolfram, Rhenium, Osmium, Iridium, Platin, Gold, Quecksilber, Rutherfordium, Dubnium, Seaborgium, Bohrium, Hassium, Meitnerium, Ununnilium, Unununium und Ununbium.
  • Eine weitere Stärke der hierin beschriebenen Ausführungsformen besteht darin, dass sie es einem Designer ermöglichen, die Dicke dieser Abdeckung unabhängig von der kritischen Dimension der Struktur auszuwählen, da die Abdeckung durch Ausnehmen und Polieren ausgebildet ist (und nicht durch konforme Abscheidungen, die gegenüber Aspektverhältnissen empfindlich sind).
  • Ein weiterer Vorteil besteht darin, dass verschiedene Ausführungsformen keine hohen Aspektverhältnisse erfordern und auch bei Aspektverhältnissen von <1:1 (für Höhe:Breite oder Höhe:Länge) funktionieren, wie hierin gezeigt wird. In der Folge sind solche Ausführungsformen in hohem Maß skalierbar und können für 10-nm- und 7-nm-Knoten und darüber hinaus verwendet werden. Beispielsweise hat der Anmelder festgestellt, dass das Ätzen in Bereichen mit hohem Aspektverhältnis sehr herausfordernd ist (weshalb das Ätzen aggressiv sein muss). In der Folge werden auch die anderen Strukturen angegriffen, die während des aggressiven Ätzens freiliegen und nicht geätzt werden sollen. Ein herkömmliches PVD-Helmelement kann beispielsweise verwendet werden, um solche Strukturen zu schützen, aber ein Helmelement erfordert ein hohes Aspektverhältnis, um bevorzugt auf solchen Strukturen abgeschieden zu werden. Im Gegensatz dazu muss eine Ausführungsform kein hohes Aspektverhältnis haben. Anders ausgedrückt ist ein hohes Aspektverhältnis für herkömmliche Helmelemente erforderlich, damit diese abgeschieden werden, ist aber für eine Ausführungsform nicht erforderlich. Es ist anzumerken, dass das unmittelbar oberhalb erwähnte Aspektverhältnis das Aspektverhältnis für die Struktur ist, die geschützt werden soll (z.B. ILD), aber nicht für jene Struktur, die geätzt werden soll (Silicium).
  • 2(a)-(i) zeigen ein Verfahren in einer Ausführungsform. 2(a) beginnt mit einem flachen Wafer mit abwechselnden Reihen von ILDO 7 und Schein-Polysilicium 2 (abgedeckt von einer Nitridhartmaske 3). Diese Ansicht verläuft parallel zu der Finne. Wie hierin verwendet, bezieht sich „ILDO“ auf ILD in einer zu den Gates benachbarten Schicht, aber andere Ausführungsformen sind nicht derart eingeschränkt und können ILD in anderen Schichten aufweisen (z.B. ILD1).
  • 2(a) ist analog zu 1(a), wobei jedoch Elemente wie die Finne nicht dargestellt sind, um erfinderische Aspekte der Ausführungsform besser zu veranschaulichen. Abstandhalter und dergleichen (siehe 1(b)) sind beispielsweise auch aus Gründen der Klarheit nicht dargestellt. In 2(b) werden ILDO-Reihen 7 unter Anwendung von Trocken- oder Nassätzen (z.B. von verdünnter Flusssäure) vertieft. In 2(c) sind diese Ausnehmungen mit einer oder mehreren Deckschichten gemäß verschiedenen Ausführungsformen gefüllt.
  • In einer Ausführungsform weisen die Schichten eine Doppelschicht aus einem Oxid von einem ersten Übergangsmetall (Übergangsmetalloxid 1) und einem Oxid von einem zweiten Übergangsmetall (Übergangsmetalloxid 2) auf. Dies ist in 2(c) und 2(d) dargestellt (wobei Übergangsmetalloxid 1 = HfOx und als Schicht 20 dargestellt ist) sowie in 2(e) (wobei Übergangsmetalloxid 2 = TiOx und als Schicht 21 dargestellt ist). In anderen Ausführungsformen ist jedoch das Übergangsmetalloxid 2 = TiOx, das mit ZrOx dotiert ist. In weiteren Ausführungsformen ist das Übergangsmetalloxid 2 = TiN.
  • In weiteren Ausführungsformen weist Schicht 20 ein Oxid von einem Übergangsmetall (Übergangsmetalloxid 1) auf und Schicht 21 weist ein Nitrid von einem Übergangsmetall (Übergangsmetallnitrid) auf.
  • In weiteren Ausführungsformen (z.B. 3(a)) fehlt Schicht 21 und Schicht 20 bildet eine Einfachschicht, die ein Oxid (oder ein Nitrid) von einem Übergangsmetall aufweist.
  • In 2(f) und 2(g) wird nach Füllen der Ausnehmung mit diesen Deckmaterialien (Schichten 20, 21) die Überlagerung auf dem Polysilicium/der Hartmaske 3 (sowie Abschnitten der Maske selbst) wegpoliert (mittels chemischem mechanischem Polieren/Planarisieren (CMP)) und der Wafer ist am Ende planar. In der Folge wird das ILDO vor etwaiger Schädigung in der nachgelagerten Bearbeitung geschützt (z.B. während der Entfernung des Schein-Gate-Materials unter Verwendung von aggressiven Ätzmitteln). Wie in 2(g) dargestellt, wird in einer Ausführungsform das Helmelement/die Schutzabdeckung nur auf ILDO bewahrt (oder anders ausgedrückt auf der zu schützenden Struktur).
  • 2(h) zeigt die Entfernung von Schein-Gate-Material zur Ausbildung einer Ausnehmung 23. Es ist darauf hinzuweisen, wie in 2(i) Abschnitte 24 die Entfernung des Schein-Gate-Materials aufzeigen, während Abschnitt 25 ein weiterhin intaktes und nicht übermäßig vertieftes ILD unter den Deckabschnitten 26 (analog zu Abschnitt 20 in 2(g)) und 27 (analog zu Abschnitt 21 in 2(g)) aufzeigt. Im Gegensatz dazu zeigt 2(j), dass bei Entfernung von Schein-Silicium (Bereiche 30) auch in Bereich 28 eine signifikante Entfernung erfolgt, wodurch ein verkürzter ILD-Abschnitt 29 zurückbleibt, wodurch nachgelagerte Bearbeitung (z.B. S/D-Kontaktausbildung) komplizierter wird.
  • Es ist anzumerken, dass das Ausbilden der Deckschicht(en) (2(c)-2(e)) und/oder Deckelemente (Reste der Schichten 20, 21 in 2(f) und 2(g)) für kleinere Technologieknoten verwendet werden kann, da die Ausbildung der Schutzelemente nicht konform ist und letztlich durch CMP erzeugt wird. Im Gegensatz dazu bewirken ältere Helmelementverfahren (z.B. konforme Abscheidung) eine Einschnürung, wenn der Polysilicium-Abstand geschrumpft wird (z.B. wäre es für konforme CVD schwierig, zwischen die Polysiliciumabschnitte 2 zu gelangen, wenn die CD reduziert wird, wodurch es sehr schwierig wird, das ILD 7 zu schützen).
  • Es ist ferner anzumerken, dass durch eine Ausführungsform, die ein dickes Übergangsmetalloxid/-nitrid umfasst, das sich selbst in Bezug auf die Struktur ausrichtet, die eines Schutzes bedarf (d.h., es wurde keine Maskierung vorgenommen, um die Elemente 20, 21 über dem ILD 7 in 2(g) auszurichten), eine Ausführungsform das Minimieren der Topografie während der nachgelagerten Bearbeitung ermöglicht. Beispielsweise erfolgt bei herkömmlichen Helmelementverfahren die PVD auf der zu schützenden Region, wodurch es zur Entstehung von Topografie kommt. In einer Ausführungsform liegt jedoch nach Durchführung von CMP keine Topografie auf dem Wafer vor (d.h., dessen Oberseite ist flach).
  • Zusätzlich dazu stellen diese Oxid- und/oder Nitridabdeckungen harte Polierstopps für viele Oxid- und Nitridaufschlämmungen bereit, sodass die Aufrechterhaltung dieses Schutzes ermöglicht wird, bis ein Zugang zu der darunter liegenden Struktur erforderlich ist. Die Abdeckung kann dann durch nicht selektives Polieren entfernt werden, wodurch die entstehende Topografie im Vergleich zu aktuellen Schutzregimes stark reduziert wird.
  • 3(a)-(b) zeigen ein Schutzabdeckungsverfahren in einer Ausführungsform. 3(a) ist analog zur planarisierten 2(g), wenngleich anstelle der Schichten 20, 21 in 2(g) in 3(a) eine einzelne Deckschicht 31 verwendet wird, um ILD 32 während der Entfernung von Polysilicium 33 zu schützen. Schicht 31 weist eine verdickte HfOx-Schicht (vertikale Höhe 72) auf, während Schichten 20, 21 in 2(g) jeweils relativ dünner sind (20, 21 entsprechen kollektiv der vertikalen Höhe 71). 3(b) zeigt, wie die Abdeckung 31 ILD32 schützt, selbst nachdem Polysilicium zur Ausbildung von Ausnehmung 34 entfernt wurde.
  • 4 zeigt ein FinFET-System in einer Ausführungsform. System 100 weist die Finnen 10, 10', 11, 11', 12, 12', 13, 13', 14, 14', 15, 15' auf. Diese Finnen sind an die S/D-Kontaktflächen 40, 41, Gate 6 und Abstandshalter 5 gekoppelt. Bei der Herstellung von System 100 können verschiedene Abschnitte der aktiven Komponenten voneinander getrennt oder isoliert werden. Beispielsweise kann Abschnitt 42 von Abschnitt 43 elektrisch isoliert sein. Diese Isolation kann deshalb erfolgen, weil das ILD zwischen den Abschnitten 42, 43 an Positionen 44, 45, 46 ausgebildet ist. In einem solchen Szenario kann die Abdeckung (z.B. die Schichten 20, 21 aus 2(e)), die ILD-Abschnitte während der Ausbildung der Gate-Abschnitte 50, 51, 52 geschützt haben, beispielsweise während der Herstellung von Kontaktabschnitten 47, 48, 49 entfernt worden sein. Wird kein Kontakt ausgebildet (Bereich 46), kann die Abdeckung jedoch nicht entfernt werden und kann dann in der Fertigproduktform von System 100 weiterhin vorliegen. Außerdem können sogar in Bereichen, in welchen ein Kontakt ausgebildet wurde, Elemente der Abdeckung vorliegen, die verbleiben, wie z.B. Abschnitt 53 (siehe auch 5).
  • 8 weist Verfahren 800 auf. Verfahren 800 weist das Ausbilden einer ersten, zweiten und dritten Ersatz-Gate-Säule über einer Halbleiterfinne (Block 801); das Ausbilden eines ersten Zwischenschichtdielektrikums (ILD) zwischen der ersten und der zweiten Säule und eines zweiten ILD zwischen der zweiten und der dritten Säule (Block 802); das Ausnehmen eines ersten Abschnitts der ersten ILD zur Ausbildung einer ersten Ausnehmung zwischen der ersten und der zweiten Säule und das Ausnehmen eines zweiten Abschnitts des zweiten ILD zur Ausbildung einer zweiten Ausnehmung zwischen der zweiten und der dritten Säule (Block 803); das Ausbilden eines ersten Oxids in der ersten Ausnehmung und eines zweiten Oxids in der zweiten Ausnehmung, wobei das erste und das zweite Oxid in direktem Kontakt miteinander stehen (Block 804); das Planarisieren des ersten und des zweiten Oxids, während sich das erste und das zweite Oxid in der ersten bzw. zweiten Ausnehmung befinden, wobei die planarisierten ersten und zweiten Oxide nicht in direktem Kontakt miteinander stehen (Block 805); das Entfernen eines Abschnitts von zumindest einer von der ersten, der zweiten und der dritten Ersatz-Gate-Säule, während das planarisierte erste Oxid und das planarisierte zweite Oxid in der ersten und zweiten Vertiefung vorliegen, um einen Hohlraum zu bilden (Block 806); und das Ausbilden eines Gates in dem Hohlraum (Block 807) auf.
  • Verschiedene Ausführungsformen weisen ein Halbleitersubstrat auf. Ein solches Substrat kann ein Halbleitervolumsmaterial sein, das Teil eines Wafers ist. In einer Ausführungsform ist das Halbleitersubstrat ein Halbleitervolumsmaterial als Teil eines Chips, der von einem Wafer vereinzelt wurde. In einer Ausführungsform ist das Halbleitersubstrat ein Halbleitermaterial, das über einem Isolationsmaterial ausgebildet wurde, wie z.B. einem Halbleiter-auf-Isolator- (SOI-) Substrat. In einer Ausführungsform ist das Halbleitersubstrat eine abstehende Struktur, wie z.B. eine Finne, die sich über einem Halbleitervolumsmaterial erstreckt.
  • Bezugnehmend auf 6 ist ein Blockdiagramm eines Beispielsystems gezeigt, unter dessen Verwendung Ausführungsformen verwendet werden können. Aus der Zeichnung geht hervor, dass es sich bei System 900 um ein Smartphone oder eine andere drahtlose Kommunikationsvorrichtung oder eine beliebige andere IoT-Vorrichtung handeln kann. Ein Basisbandprozessor 905 ist konfiguriert, um verschiedenartige Signalverarbeitung in Bezug auf Kommunikationssignale durchzuführen, die von dem System übertragen oder durch dieses empfangen werden sollen. Der Basisbandprozessor 905 ist seinerseits an einen Anwendungsprozessor 910 gekoppelt, bei dem es sich um eine Haupt-CPU des Systems zur Ausführung eines Betriebssystems und anderer Systemsoftware handeln kann, zusätzlich zu Benutzeranwendungen wie vielen bekannten Social-Media- und Multimedia-Apps. Der Anwendungsprozessor 910 kann ferner konfiguriert sein, um eine Vielzahl weiterer Rechenoperationen für die Vorrichtung durchzuführen.
  • Der Anwendungsprozessor 910 kann wiederum mit einer Benutzerschnittstelle/Anzeige 920 (z.B. einem Touchscreen-Display) gekoppelt sein. Zusätzlich dazu kann der Anwendungsprozessor 910 mit einem Speichersystem gekoppelt sein, das einen nicht flüchtigen Speicher umfasst, und zwar einen Flash-Speicher 930 und einen Systemspeicher, nämlich DRAM 935. In manchen Ausführungsformen kann der Flash-Speicher 930 einen sicheren Abschnitt 932 umfassen, in dem geheime Daten und andere sensible Informationen gespeichert sein können. Wie ebenfalls ersichtlich ist, ist der Anwendungsprozessor 910 auch an eine Aufnahmevorrichtung 945 gekoppelt, wie z.B. eine oder mehrere Bildaufnahmevorrichtungen, die Videobilder und/oder Fotos aufzeichnen können.
  • Eine universelle integrierte Schaltkreiskarte (UICC) 940 umfasst ein Teilnehmeridentitätsmodul (SIM), das in manchen Ausführungsformen einen sicheren Speicher 942 aufweist, um Benutzerinformationen sicher zu speichern. Das System 900 kann ferner einen Sicherheitsprozessor 950 (z.B. Trusted Platform Modul (TPM)) aufweisen, der an den Anwendungsprozessor 910 gekoppelt ist. Eine Vielzahl von Sensoren 925, die einen oder mehrere mehrachsige Beschleunigungsmesser aufweist, kann an Anwendungsprozessor 910 gekoppelt sein, um das Eingeben einer Vielzahl abgefühlter Informationen zu ermöglichen, wie z.B. Bewegungs- und andere Umgebungsinformationen. Zusätzlich dazu kann eine oder können mehrere Authentifizierungsvorrichtungen 995 verwendet werden, um beispielsweise biometrische Benutzereingaben zu empfangen, um diese in Authentifizierungsoperationen zu verwenden.
  • Wie ferner dargestellt ist, ist eine kontaktlose Near-Field-Communication-(NFC-) Schnittstelle 960 bereitgestellt, die in einem NFC-Nahfeld über eine NFC-Antenne 965 kommuniziert. Wenngleich separate Antennen dargestellt sind, ist klar, dass in manchen Anwendungen eine Antenne oder ein anderer Antennensatz bereitgestellt sein kann, um verschiedene drahtlose Funktionen zu ermöglichen.
  • Eine integrierte Leistungsverwaltungsschaltung (PMIC) 915 ist an den Anwendungsprozessor 910 gekoppelt, um Leistungsverwaltung auf Plattformebene durchzuführen. Zu diesem Zweck kann die PMIC 915 Leistungsmanagementanfragen an den Anwendungsprozessor 910 ausgeben, um nach Wunsch in bestimmte Niedrigleistungszustände einzutreten. Außerdem kann die PMIC 915 auf Grundlage von Einschränkungen der Plattform auch den Leistungspegel anderer Komponenten des Systems 900 steuern.
  • Um die Übertragung und den Empfang von Kommunikation beispielsweise in einem oder mehreren IoT-Netzwerken zu ermöglichen, können verschiedene Schaltungen zwischen Basisbandprozessor 905 und einer Antenne 990 gekoppelt sein. Konkret können ein Hochfrequenz- (HF-) Transceiver 970 und ein Wireless-Local-Area-Network- (WLAN-) Transceiver 975 vorliegen. Im Allgemeinen kann der HF-Transceiver 970 verwendet werden, um drahtlose Daten und Anrufe gemäß einem bestimmten Drahtloskommunikationsprotokoll, wie z.B. 3G- oder 4G-Drahtloskommunikationsprotokoll, beispielsweise gemäß einem Code Division Multiple Access (CDMA), Global System for Mobile Communication (GSM), Long Term Evolution (LTE) oder einem anderen Protokoll zu empfangen und zu übertragen. Zusätzlich dazu kann ein GPS-Sensor 980 vorliegen, wobei Standortinformationen dem Sicherheitsprozessor 950 für hierin beschriebene Verwendungen bereitgestellt werden, wenn Kontextinformationen in einem Koppelverfahren verwendet werden soll. Andere drahtlose Kommunikationen, wie z.B. der Empfang oder die Übertragung von Funksignalen (z.B. AM/FM) und anderen Signalen, können ebenfalls bereitgestellt sein. Zusätzlich dazu können über den WLAN-Transceiver 975 lokale drahtlose Kommunikationen, wie z.B. gemäß dem Bluetooth™- oder IEEE-802.11-Standard, ebenfalls umgesetzt werden.
  • Ausführungsformen können in einem Umfeld verwendet werden, wo IoT-Vorrichtungen tragbare Vorrichtungen oder andere IoT-Vorrichtungen mit kleinem Formfaktor aufweisen. Bezugnehmend auf 7 ist ein Blockdiagramm eines tragbaren Moduls 1300 gemäß einer anderen Ausführungsform gezeigt. In einer speziellen Ausführung kann das Modul 1300 ein Intel® Curie™-Modul sein, das zahlreiche Komponenten aufweist, die innerhalb eines kleinen Moduls angepasst sind, das als tragbare Vorrichtung oder als Teil einer tragbaren Vorrichtung ausgeführt sein kann. Es ist zu erkennen, dass das Modul 1300 einen Kern 1310 aufweist (in anderen Ausführungsformen kann selbstverständlich mehr als ein Kern vorliegen). Ein solcher Kern kann ein In-Order Core mit relativ geringer Komplexität sein, beispielsweise auf Grundlage eines Intel Architecture® Quark™ Designs. In manchen Ausführungsformen kann der Kern 1310 als TEE, wie hierin beschrieben, ausgeführt sein. Der Kern 1310 ist an verschiedene Komponenten gekoppelt, einschließlich eines Sensorhub 1320, der konfiguriert sein kann, um mit einer Vielzahl von Sensoren 1380 zu interagieren, wie z.B. einem oder mehreren biometrischen, Bewegungs-, Umfeld- oder anderen Sensoren. Eine Stromzufuhrschaltung 1330 ist vorhanden, ebenso wie ein nicht flüchtiger Speicher 1340. In einer Ausführungsform kann diese Schaltung eine wiederaufladbare Batterie und eine Aufladeschaltung aufweisen, die in einer Ausführungsform Ladeleistung drahtlos empfangen können. Eine oder mehrere Eingangs-/Ausgangs-(IO-) Schnittstellen 1350, wie z.B. eine oder mehrere Schnittstellen, die mit einem oder mehreren von USB/SPI/I2C/GPIO-Protokollen kompatibel ist/sind, kann/können vorhanden sein. Zusätzlich dazu liegt ein drahtloser Transceiver 1390 vor, bei dem es sich um einen Bluetooth™-Niederenergie- oder einen anderen drahtlosen Transceiver mit geringer Reichweite handeln kann, um drahtlose Kommunikation wie hierin beschrieben zu ermöglichen. Es ist zu verstehen, dass ein tragbares Modul in anderen Ausführungen viele andere Formen einnehmen kann. Tragbare und/oder IoT-Vorrichtungen weisen im Vergleich mit einer typischen Allzweck-CPU oder GPU einen kleinen Formfaktor, geringere Leistungsanforderungen, eingeschränkte Befehlssätze, einen relativ geringen Rechendurchsatz oder eine beliebige der angeführten Eigenschaften auf.
  • In Anbetracht der Allgegenwart von Transistoren wie jenen aus 4 und 5 kann jede der Komponenten aus 6 (z.B. DRAM 935, Prozessor 910) und 7 (z.B. Sensor 1380, Speicher 134) Ausführungsformen der Abdeckung aufweisen oder durch Ausführungsformen des Abdeckverfahrens hergestellt werden.
  • Die nachstehenden Beispiele betreffen weitere Ausführungsformen.
  • Beispiel 1 weist ein System auf, das Folgendes umfasst: ein erstes Gate und einen ersten Kontakt, die beide auf einer ersten Finne vorliegen, und einen Zwischenschichtdielektrikum- (ILD-) Abschnitt zwischen dem ersten und dem zweiten Kontakt, wobei (a) das erste und zweite Gate entlang einer ersten Achse ausgerichtet sind, die im Wesentlichen im rechten Winkel auf die erste und zweite Finne verläuft, (b) der erste und zweite Kontakt und der ILD-Abschnitt entlang einer zweiten Achse ausgerichtet sind, die im Wesentlichen parallel zu der ersten Achse verläuft; und (c) der ILD-Abschnitt eine Ausnehmung aufweist, die eine Deckschicht umfasst, die zumindest eines von einem Oxid und einem Nitrid aufweist.
  • In Beispiel 2 kann der Gegenstand aus Beispiel 1 gegebenenfalls aufweisen, dass die Ausnehmung eine zusätzliche Deckschicht aufweist, die in direktem Kontakt mit der Oxiddeckschicht steht.
  • In Beispiel 3 kann der Gegenstand aus den Beispielen 1 bis 2 gegebenenfalls aufweisen, dass die Oxiddeckschicht eine parabolische untere Oberfläche aufweist.
  • In Beispiel 4 kann der Gegenstand aus den Beispielen 1 bis 3 gegebenenfalls aufweisen, dass die erste und die zweite Finne auf einem Substrat vorliegen, und eine horizontale Ebene, die im rechten Winkel auf ein Substrat steht, die Oxiddeckschicht und das erste Gate schneidet.
  • Beispiel 5 weist ein Verfahren auf, das Folgendes umfasst: das Ausbilden einer ersten, zweiten und dritten Ersatz-Gate-Säule über einer Halbleiterfinne; das Ausbilden eines ersten Zwischenschichtdielektrikums (ILD) zwischen der ersten und der zweiten Säule und eines zweiten ILD zwischen der zweiten und der dritten Säule; das Ausnehmen eines ersten Abschnitts der ersten ILD zur Ausbildung einer ersten Ausnehmung zwischen der ersten und der zweiten Säule und das Ausnehmen eines zweiten Abschnitts des zweiten ILD zur Ausbildung einer zweiten Ausnehmung zwischen der zweiten und der dritten Säule; das Ausbilden eines ersten Oxids in der ersten Ausnehmung und eines zweiten Oxids in der zweiten Ausnehmung, wobei das erste und das zweite Oxid in direktem Kontakt miteinander stehen; das Planarisieren des ersten und des zweiten Oxids, während sich das erste und das zweite Oxid in der ersten bzw. zweiten Ausnehmung befinden, wobei die planarisierten ersten und zweiten Oxide nicht in direktem Kontakt miteinander stehen; das Entfernen eines Abschnitts von zumindest einer von der ersten, der zweiten und der dritten Ersatz-Gate-Säule, während das planarisierte erste Oxid und das planarisierte zweite Oxid in der ersten und zweiten Vertiefung vorliegen, um einen Hohlraum zu bilden; und das Ausbilden eines Gate in dem Hohlraum.
  • In Beispiel 6 kann der Gegenstand aus Beispiel 5 gegebenenfalls Folgendes aufweisen: das Entfernen von zumindest einem Abschnitt des planarisierten ersten Oxids und zumindest einem Abschnitt des ersten ILD zur Ausbildung eines zusätzlichen Hohlraums und das Ausbilden eines Kontakts für einen Transistorknoten in dem zusätzlichen Hohlraum, wobei der Transistorknoten Source oder Drain aufweist.
  • In Beispiel 7 kann der Gegenstand aus den Beispielen 5 bis 6 gegebenenfalls Folgendes aufweisen: das Ausbilden einer Deckschicht in der ersten und der zweiten Ausnehmung und das Planarisieren der Deckschicht und das Ausbilden von planarisierten ersten und zweiten Abschnitten der Deckschicht in der ersten und der zweiten Ausnehmung, wobei der planarisierte erste und der planarisierte zweite Abschnitt der Deckschicht nicht in direktem Kontakt miteinander stehen.
  • In Beispiel 8 kann der Gegenstand aus den Beispielen 5 bis 7 gegebenenfalls das Entfernen von zumindest einem Abschnitt des planarisierten ersten Abschnitts der Deckschicht zur Ausbildung des zusätzlichen Hohlraums aufweisen.
  • In Beispiel 9 kann der Gegenstand aus den Beispielen 5 bis 8 gegebenenfalls aufweisen, dass die Deckschicht zumindest eines von einem Oxid und einem Nitrid aufweist.
  • Beispiel 10 weist ein System auf, das Folgendes umfasst: eine erste Gate-Säule, eine erste Source-Kontaktsäule und eine erste Drain-Kontaktsäule, die alle auf einer ersten Halbleiterfinne vorliegen; eine zweite Gate-Säule, eine zweite Source-Kontaktsäule und eine zweite Drain-Kontaktsäule, die alle auf einer zweiten Halbleiterfinne vorliegen; und einen ersten Zwischenschichtdielektrikum- (ILD-) Abschnitt, der kollinear in Bezug auf die erste und die zweite Source-Kontaktsäule und zwischen diesen vorliegt, und einen zweiten ILD-Abschnitt, der kollinear in Bezug auf die erste und die zweite Drain-Kontaktsäule und zwischen diesen vorliegt, wobei (a) die erste Gate-Säule kollinear in Bezug auf die zweite Gate-Säule vorliegt, die erste Source-Kontaktsäule kollinear in Bezug auf die zweite Source-Kontaktsäule vorliegt und die erste Drain-Kontaktsäule kollinear in Bezug auf die zweite Drain-Kontaktsäule vorliegt; (b) der erste ILD-Abschnitt eine erste Ausnehmung aufweist und der zweite ILD-Abschnitt eine zweite Ausnehmung aufweist; und (c) die erste Ausnehmung eine erste Oxiddeckschicht aufweist und die zweite Ausnehmung eine zweite Oxiddeckschicht aufweist.
  • Beispielsweise zeigt 4 eine erste Gate-Säule 6, eine erste Source-Kontaktsäule 40 und eine erste Drain-Kontaktsäule 41, die alle auf einer ersten Halbleiterfinne 12, 12' vorliegen; eine zweite Gate-Säule 6', eine zweite Source-Kontaktsäule 40' und eine zweite Drain-Kontaktsäule 41', die alle auf einer zweiten Halbleiterfinne 13, 13' vorliegen; und einen ersten Zwischenschichtdielektrikum-(ILD-) Abschnitt 46, der kollinear in Bezug auf die erste und die zweite Source-Kontaktsäule und zwischen diesen vorliegt, und einen zweiten ILD-Abschnitt 44, der kollinear in Bezug auf die erste und die zweite Drain-Kontaktsäule und zwischen diesen vorliegt, wobei (a) die erste Gate-Säule kollinear (siehe Achse 61) in Bezug auf die zweite Gate-Säule vorliegt, die erste Source-Kontaktsäule kollinear (siehe Achse 62) in Bezug auf die zweite Source-Kontaktsäule vorliegt und die erste Drain-Kontaktsäule kollinear (siehe Achse 62) in Bezug auf die zweite Drain-Kontaktsäule vorliegt; (b) der erste ILD-Abschnitt eine erste Ausnehmung aufweist und der zweite ILD-Abschnitt eine zweite Ausnehmung aufweist; und (c) die erste Ausnehmung eine erste Oxiddeckschicht (Schicht 20) aufweist und die zweite Ausnehmung eine zweite Oxiddeckschicht (Schicht 20) aufweist.
  • In Beispiel 11 kann der Gegenstand aus Beispiel 10 gegebenenfalls aufweisen, dass die erste Oxiddeckschicht nicht in direktem Kontakt mit der zweiten Oxiddeckschicht steht.
  • In Beispiel 12 kann der Gegenstand aus den Beispielen 10 bis 11 gegebenenfalls aufweisen, dass die erste Ausnehmung eine erste zusätzliche Deckschicht aufweist, die mit der ersten Oxiddeckschicht in direktem Kontakt steht, und die zweite Ausnehmung eine zweite zusätzliche Deckschicht aufweist, die mit der zweiten Oxiddeckschicht in direktem Kontakt steht.
  • Beispielsweise kann die zusätzliche Deckschicht Schicht 21 aufweisen.
  • In Beispiel 13 kann der Gegenstand aus den Beispielen 10 bis 12 gegebenenfalls aufweisen, dass die erste zusätzliche Deckschicht eine im Wesentlichen planare erste obere Oberfläche aufweist und die zweite zusätzliche Deckschicht eine im Wesentlichen planare zweite obere Oberfläche aufweist; und die im Wesentlichen planare erste obere Oberfläche koplanar in Bezug auf die im Wesentlichen planare zweite obere Oberfläche vorliegt.
  • In Beispiel 14 kann der Gegenstand aus den Beispielen 10 bis 13 gegebenenfalls aufweisen, dass die erste zusätzliche Deckschicht zumindest eines von einem Oxid und einem Nitrid aufweist und die zweite zusätzliche Deckschicht zumindest eines von einem Oxid und einem Nitrid aufweist.
  • In Beispiel 15 kann der Gegenstand aus den Beispielen 10 bis 14 gegebenenfalls aufweisen, dass die erste Oxiddeckschicht eine parabolische untere Oberfläche aufweist.
  • In Beispiel 16 kann der Gegenstand aus den Beispielen 10 bis 15 gegebenenfalls aufweisen, dass die untere Oberfläche laterale Abschnitte aufweist, die über einem mittleren Abschnitt der unteren Oberfläche vorliegen.
  • In Beispiel 17 kann der Gegenstand aus den Beispielen 10 bis 16 gegebenenfalls einen dritten ILD-Abschnitt zwischen der ersten Source-Kontaktsäule und der ersten Drain-Kontaktsäule aufweisen, wobei der dritte ILD-Abschnitt eine dritte Ausnehmung aufweist und die dritte Ausnehmung eine dritte Oxiddeckschicht aufweist.
  • Siehe beispielsweise Bereich 53 in 5.
  • In Beispiel 18 kann der Gegenstand aus den Beispielen 10 bis 17 gegebenenfalls aufweisen, dass eine vertikale Achse die dritte Ausnehmung und die erste Halbleiterfinne schneidet.
  • Siehe beispielsweise Achse 64 in 5.
  • In Beispiel 19 kann der Gegenstand aus den Beispielen 10 bis 18 gegebenenfalls die dritte Ausnehmung aufweisen, die eine dritte zusätzliche Deckschicht aufweist, die zumindest eines von einem Oxid und einem Nitrid aufweist.
  • In Beispiel 20 kann der Gegenstand aus den Beispielen 10 bis 19 gegebenenfalls eine horizontale Ebene aufweisen, die die erste und die dritte Oxiddeckschicht schneidet.
  • In Beispiel 21 kann der Gegenstand aus den Beispielen 10 bis 20 gegebenenfalls eine horizontale Ebene aufweisen, die die erste, die zweite und die dritte Oxiddeckschicht schneidet.
  • In Beispiel 22 kann der Gegenstand aus den Beispielen 10 bis 21 gegebenenfalls eine horizontale Ebene aufweisen, die die erste und die zweite Oxiddeckschicht und die erste Gate-Säule schneidet.
  • In Beispiel 23 kann der Gegenstand aus den Beispielen 10 bis 22 gegebenenfalls die erste und die zweite Oxiddeckschicht aufweisen, die jeweils ILDO aufweisen.
  • Die obenstehende Beschreibung der erfindungsgemäßen Ausführungsformen ist zu Veranschaulichungs- und Erläuterungszwecken angeführt. Sie ist nicht umfassend und soll auch die Erfindung nicht auf genau die offenbarten Formen einschränken. Diese Beschreibung und die nachstehenden Ansprüche umfassen Bezeichnungen, wie links, rechts, oben, unten, über, unter, obere/r/s, untere/r/s, erste/r/s, zweite/r/s etc., die nur zu erläuternden Zwecken verwendet werden und nicht als einschränkend auszulegen sind. Beispielsweise beziehen sich Bezeichnungen, die relative vertikale Positionen beschreiben, auf eine Situation, in der eine Vorrichtungsseite (oder aktive Oberfläche) eines Substrat oder einer integrieren Schaltung die „obere“ Oberfläche dieses Substrats ist; das Substrat kann eigentlich in einer beliebigen Ausrichtung vorliegen, so dass eine „obere“ Seite eines Substrats weiter unten vorliegen kann als die „untere“ Seite in einem herkömmlichen terrestrischen Bezugssystem und dennoch durch die Bedeutung der Bezeichnung „obere/r/s“ abgedeckt sein. Die Bezeichnung „auf“ gibt, wie hierin (einschließlich in den Ansprüchen) verwendet, nicht an, dass eine erste Schicht „auf“ einer zweiten Schicht direkt auf und in unmittelbarem Kontakt mit der zweiten Schicht vorliegt, wenn das nicht konkret so angegeben ist; es kann auch eine dritte Schicht oder eine andere Struktur zwischen der ersten und der zweiten Schicht auf der ersten Schicht vorliegen. Die Ausführungsformen einer hierin beschriebenen Vorrichtung oder eines hierin beschriebenen Gegenstands können in einer Reihe verschiedener Positionen und Ausrichtungen gefertigt, verwendet oder geliefert werden. Fachleuten auf dem Gebiet der Erfindung ist klar, dass viele Modifikationen und Variationen im Lichte der oben angeführten Lehre möglich sind. Fachleute auf dem Gebiet der Erfindung erkennen gleichwertige Kombinationen und Ersatz für verschiedene Komponenten, die in den Figuren dargestellt sind. Der Schutzumfang der Erfindung soll deshalb nicht durch diese ausführliche Beschreibung, sondern durch die beigefügen Ansprüche eingeschränkt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 9184294 [0005]

Claims (23)

  1. System, das Folgendes umfasst: ein erstes Gate und einen ersten Kontakt die beide auf einer ersten Finne angeordnet sind; ein zweites Gate und einen zweiten Kontakt, die beide auf einer zweiten Finne angeordnet sind; und einen Zwischenschichtdielektrikum- (ILD-) Abschnitt zwischen dem ersten und dem zweiten Kontakt; wobei (a) das erste und zweite Gate entlang einer ersten Achse ausgerichtet sind, die im Wesentlichen im rechten Winkel auf die erste und zweite Finne verläuft, wobei (b) der erste und zweite Kontakt und der ILD-Abschnitt entlang einer zweiten Achse ausgerichtet sind, die im Wesentlichen parallel zu der ersten Achse verläuft; und wobei (c) der ILD-Abschnitt eine Ausnehmung aufweist, die eine Deckschicht umfasst, die zumindest eines von einem Oxid und einem Nitrid aufweist.
  2. System nach Anspruch 1, wobei die Ausnehmung eine zusätzliche Deckschicht aufweist, die in direktem Kontakt mit der Oxiddeckschicht steht.
  3. System nach Anspruch 1, wobei die Oxiddeckschicht eine parabolische untere Oberfläche aufweist.
  4. System nach Anspruch 1, wobei die erste und zweite Finne auf einem Substrat vorliegen, und eine horizontale Ebene, die im rechten Winkel auf ein Substrat steht, die Oxiddeckschicht und das erste Gate schneidet.
  5. Verfahren, das Folgendes umfasst: das Ausbilden einer ersten, zweiten und dritten Ersatz-Gate-Säule über einer Halbleiterfinne; das Ausbilden eines ersten Zwischenschichtdielektrikums (ILD) zwischen der ersten und der zweiten Säule und eines zweiten ILD zwischen der zweiten und der dritten Säule; das Ausnehmen eines ersten Abschnitts des ersten ILD zum Ausbilden einer ersten Ausnehmung zwischen der ersten und der zweiten Säule und das Ausnehmen eines zweiten Abschnitts des zweiten ILD zum Ausbilden einer zweiten Ausnehmung zwischen der zweiten und der dritten Säule; das Ausbilden eines ersten Oxids in der ersten Ausnehmung und eines zweiten Oxids in der zweiten Ausnehmung, wobei das erste und zweite Oxid in direktem Kontakt miteinander stehen; das Planarisieren des ersten und zweiten Oxids, während sich das erste und zweite Oxid in der ersten bzw. zweiten Ausnehmung befinden, wobei die planarisierten ersten und zweiten Oxide nicht in direktem Kontakt miteinander stehen; das Entfernen eines Abschnitts von zumindest einer von der ersten, zweiten und dritten Ersatz-Gate-Säule, während sich das planarisierte erste und zweite Oxid in der ersten bzw. zweiten Ausnehmung befinden, um einen Hohlraum zu bilden; und das Ausbilden eines Gates in dem Hohlraum.
  6. Verfahren nach Anspruch 5, das Folgendes umfasst: das Entfernen von zumindest einem Abschnitt des planarisierten ersten Oxids und zumindest einem Abschnitt des ersten ILD zum Ausbilden eines zusätzlichen Hohlraums; und das Ausbilden eines Kontakts für einen Transistorknoten in dem zusätzlichen Hohlraum; wobei der Transistorknoten Source oder Drain aufweist.
  7. Verfahren nach Anspruch 5, das Folgendes umfasst: das Ausbilden einer Deckschicht in der ersten und zweiten Ausnehmung und das Planarisieren der Deckschicht und das Ausbilden von planarisierten ersten und zweiten Abschnitten der Deckschicht in der ersten und der zweiten Ausnehmung, wobei der planarisierte erste und zweite Abschnitt der Deckschicht nicht in direktem Kontakt miteinander stehen.
  8. Verfahren nach Anspruch 7, das das Entfernen von zumindest einem Abschnitt des planarisierten ersten Abschnitts der Deckschicht zum Ausbilden eines zusätzlichen Hohlraums umfasst.
  9. Verfahren nach Anspruch 7, wobei die Deckschicht zumindest eines von einem Oxid und einem Nitrid aufweist.
  10. System, das Folgendes umfasst: eine erste Gate-Säule, eine erste Source-Kontaktsäule und eine erste Drain-Kontaktsäule, die alle auf einer ersten Halbleiterfinne vorliegen; eine zweite Gate-Säule, eine zweite Source-Kontaktsäule und eine zweite Drain-Kontaktsäule, die alle auf einer zweiten Halbleiterfinne vorliegen; und einen ersten Zwischenschichtdielektrikum- (ILD-) Abschnitt, der kollinear in Bezug auf und zwischen der ersten und zweiten Source-Kontaktsäule vorliegt, und einen zweiten ILD-Abschnitt, der kollinear in Bezug auf und zwischen der ersten und zweiten Drain-Kontaktsäule vorliegt; wobei (a) die erste Gate-Säule kollinear in Bezug auf die zweite Gate-Säule vorliegt, die erste Source-Kontaktsäule kollinear in Bezug auf die zweite Source-Kontaktsäule vorliegt und die erste Drain-Kontaktsäule kollinear in Bezug auf die zweite Drain-Kontaktsäule vorliegt; (b) der erste ILD-Abschnitt eine erste Ausnehmung aufweist und der zweite ILD-Abschnitt eine zweite Ausnehmung aufweist; und (c) die erste Ausnehmung eine erste Oxiddeckschicht aufweist und die zweite Ausnehmung eine zweite Oxiddeckschicht aufweist.
  11. System nach Anspruch 10, wobei die erste Oxiddeckschicht nicht in direktem Kontakt mit der zweiten Oxiddeckschicht steht.
  12. System nach Anspruch 11, wobei die erste Ausnehmung eine erste zusätzliche Deckschicht aufweist, die mit der ersten Oxiddeckschicht in direktem Kontakt steht, und die zweite Ausnehmung eine zweite zusätzliche Deckschicht aufweist, die mit der zweiten Oxiddeckschicht in direktem Kontakt steht.
  13. System nach Anspruch 12, wobei: die erste zusätzliche Deckschicht eine im Wesentlichen planare erste obere Oberfläche aufweist und die zweite zusätzliche Deckschicht eine im Wesentlichen planare zweite obere Oberfläche aufweist; und die im Wesentlichen planare erste obere Oberfläche koplanar in Bezug auf die im Wesentlichen planare zweite obere Oberfläche vorliegt.
  14. Verfahren nach Anspruch 13, wobei die erste zusätzliche Deckschicht zumindest eines von einem Oxid und einem Nitrid aufweist und die zweite zusätzliche Deckschicht zumindest eines von einem Oxid und einem Nitrid aufweist.
  15. System nach Anspruch 14, wobei die erste Oxiddeckschicht eine untere Oberfläche aufweist, die eine parabolische Form aufweist.
  16. System nach Anspruch 15, wobei die untere Oberfläche laterale Abschnitte aufweist, die über einem mittleren Abschnitt der unteren Oberfläche vorliegen.
  17. System nach Anspruch 11, das einen dritten ILD-Abschnitt zwischen der ersten Source-Kontaktsäule und der ersten Drain-Kontaktsäule umfasst, wobei der dritte ILD-Abschnitt eine dritte Ausnehmung aufweist und die dritte Ausnehmung eine dritte Oxiddeckschicht aufweist.
  18. System nach Anspruch 17, wobei eine vertikale Achse die dritte Ausnehmung und die erste Halbleiterfinne schneidet.
  19. Verfahren nach Anspruch 18, wobei die dritte Ausnehmung eine dritte zusätzliche Deckschicht aufweist, die zumindest eines von einem Oxid und einem Nitrid aufweist.
  20. System nach Anspruch 19, wobei eine horizontale Ebene die erste und die dritte Oxiddeckschicht schneidet.
  21. System nach Anspruch 19, wobei eine horizontale Ebene die erste, zweite und dritte Oxiddeckschicht schneidet.
  22. System nach Anspruch 11, wobei eine horizontale Ebene die erste und zweite Oxiddeckschicht und die erste Gate-Säule schneidet.
  23. System nach Anspruch 11, wobei der erste und der zweite ILD-Abschnitt jeweils ILDO aufweisen.
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