CN109075194A - 受限且可伸缩的防护帽 - Google Patents

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Abstract

实施例包括一种系统，其包括：第一栅极和第一接触，它们对应于晶体管并且在第一鳍上；第二栅极和第二接触，它们对应于晶体管并且在第二鳍上；与第一和第二接触共线并且在第一和第二接触之间的层间电介质（ILD）；其中（a）第一和第二栅极是共线的并且第一和第二接触是共线的；（b）该ILD包括凹进部，其包括包含氧化物和氮化物中的至少一种的盖层。在本文中描述了其他实施例。

Description

受限且可伸缩的防护帽
技术领域
本发明的实施例处在半导体器件的领域，并且特别地处在非平面晶体管的领域。
背景技术
FinFET是围绕薄的半导体材料条带（被称为“鳍”）构建的晶体管。晶体管包括标准场效应晶体管（FET）节点/部件：栅极、栅极电介质、源极区和漏极区。器件的导电沟道驻留在栅极电介质下面的鳍的外侧上。具体来说，电流沿着鳍的两个“侧壁”并且沿着鳍的顶侧流动。因为导电沟道基本上沿着鳍的三个不同的外平面区驻留，所以这样的FinFET通常被称为“三栅极” FinFET。存在其他类型的FinFET（诸如“双栅极” FinFET，在其中导电沟道主要仅沿着鳍的两个侧壁驻留而不沿着鳍的顶侧驻留）。
附图说明
根据所附权利要求、一个或多个示例实施例的以下详细描述以及对应的图，本发明的实施例的特征和优点将变得显而易见。在适当考虑的情况下，已经在各图当中重复参考标记以指示对应或相似的元件。
图1（a）-（b）描述常规的移除金属栅极（RMG）处理阶段；
图2（a）-（i）描绘一个实施例中的防护帽（helmet）工艺。图2（j）描绘常规的RMG处理阶段；
图3（a）-（b）描绘一个实施例中的防护帽工艺；
图4描绘一个实施例中的FinFET系统；
图5描绘一个实施例中的FinFET系统；
图6和7描绘包括实施例的系统；以及
图8包括一个实施例中的方法。
具体实施方式
现在将参考绘图，在绘图中相似的结构可以被设有相似的后缀参考标号。为了更清楚地示出各种实施例的结构，包括在本文中的绘图是半导体/电路结构的图解表示。因此，制造的集成电路结构例如在显微照片中的实际外观可能看起来不同，同时仍并入所说明的实施例的要求保护的结构。此外，绘图可能仅仅示出对理解所说明的实施例有用的结构。可以不包括本领域中已知的附加结构以维持绘图的清晰度。例如，没必要示出半导体器件的每个层。“一个实施例”、“各种实施例”等等指示（一个或多个）实施例，因此所描述的可以包括特定特征、结构或特性，但是不是每个实施例都必然包括该特定特征、结构或特性。一些实施例可能具有针对其他实施例描述的特征中的一些、所有或没有一个。“第一”、“第二”、“第三”等等描述共同对象，并且指示正被提到的相似对象的不同实例。这样的形容词不意味着如此描述的对象必须在时间上、在空间上、按排序、或者按任何其他方式处于给定的顺序。“连接的”可以指示元件彼此直接物理或电接触，并且“耦合”可以指示元件彼此协作或相互作用，但是它们可能或者可能不直接物理或电接触。
转让给美国加利福尼亚州圣克拉拉的英特尔公司的美国专利号9,184,294解决了一种用于使用移除金属栅极（RMG）工艺来形成栅极堆叠的工艺。一般来说，一旦鳍被形成，就可以将牺牲栅极材料沉积在鳍上（中所述鳍在上面提到的专利中描述的实施例中被包覆，但是不一定需要被包覆以仍被认为是RMG工艺）。在某些情况下，可以将牺牲栅极介电材料沉积在鳍上，然后将牺牲栅极材料沉积在牺牲栅极介电材料上。然后可以将所沉积的牺牲栅极材料平面化以移除任何不期望的拓扑和/或过量的牺牲栅极材料。然后可以在牺牲栅材料层上提供硬掩模并对其进行图案化，如通常做的那样，之后是导致牺牲栅极堆叠的形成（图1（a））的蚀刻工艺。
牺牲栅极材料的图案化可以被实施，例如从单个焦深（这归因于牺牲材料层的预图案化平面化），并且使用标准光刻，其包括硬掩模材料（例如诸如SiO2、SiN和/或其他适当的硬掩模材料）在牺牲栅极材料上的沉积、将抗蚀剂图案化在硬掩模的一部分上（该部分将临时保留以保护器件的下层栅极区）、蚀刻以移除硬掩模的未掩蔽（没有抗蚀剂）的部分（例如使用干法蚀刻或其他适当的硬掩模移除工艺），然后剥去经过图案化的抗蚀剂，从而留下经图案化的栅极掩模（图1（a））。可以利用SiN（例如100 Å至500 Å厚）来实施硬掩模，但是可以使用任何数目的适当的硬掩模配置。
根据一些示例实施例，一旦栅极图案硬掩模完成，就可以实施蚀刻以将未掩蔽的牺牲栅极材料（以及任何剩余的虚设栅极介电材料和/或衬垫氧化物）向下移除到衬底并且稍微到衬底中以形成源极/漏极区。可以利用标准光刻来完成蚀刻，并且该蚀刻可以包括例如干法蚀刻或任何适当的蚀刻工艺或蚀刻的组合。要注意，可以使用栅极结构作为掩模来形成源极/漏极区。在一些实施例中，如常规所做的那样，可以使用离子注入来对源极/漏极区进行掺杂。结果得到的栅极结构的几何结构（例如宽度、深度、形状）以及源极/漏极区的形状和深度可以从一个实施例到下一个实施例不等。
该栅极图案化可以被用来同时产生多个这样的结构，在这种情况下例如要被形成的所有晶体管将是相同的，或者一些晶体管是一种类型/配置（例如PMOS）且剩余的是另一种类型/配置（例如NMOS）。可以例如使用CVD或其他适当的工艺来实施栅极堆叠材料的沉积。在一个示例中，衬底是体硅衬底，凹进的STI材料是SiO2，鳍是（形成在衬底中的）硅，覆层（cladding）是SiGe，并且牺牲栅极材料是多晶硅。该牺牲栅极材料可以是任何适当的牺牲材料（例如多晶硅、氮化硅、碳化硅等等）。在包括牺牲栅极介电材料的器件中，该牺牲栅极介电材料可以是例如SiO2或任何其他适当的虚设栅极绝缘体材料。一旦形成牺牲栅极堆叠，就可以发生RMG工艺和晶体管形成。在图1（b）中示出如在上面提到的专利中描述的这样的RMG工艺的最终结果。
因此，图1（a）示出在RMG工艺完成之前的FinFET的开始阶段，并且图1（b）示出RMG工艺的最终结果。具体来说，图1（a）（垂直于栅极并且平行于鳍1）示出硬掩模3和包覆层（cladding layer）4之间的牺牲栅极层2。该RMG工艺继续以生成多个“虚设栅极”（所有都类似图1（a）的器件），一旦用有源栅极材料替换了那些虚设栅极，就最终产生图1（b）的晶体管结构。图1（b）图示利用RGM工艺形成的示例晶体管结构的横截面侧视图（垂直于栅极且平行于鳍1）。间隔件5邻近栅极堆叠6、盖层（cap layer）、包覆层和S/D节点。层间电介质（ILD）7使间隔件与S/D金属接触分离。可以仔细研究上面提到的专利以用于关于RMG工艺（本领域普通技术人员已知的工艺），并且特别是关于图1（a）和1（b）的细节。
虽然RMG工艺遇到了大的成功，但申请人已经确定，随着临界尺寸（CD）的减小，挑战就在前方。例如，某些工艺被用于在牺牲栅极材料的移除期间在例如ILD的部分上沉积保护层（例如，“防护帽”）。保护ILD以允许源极/漏极（S/D）接触的后续处理是极重要的。申请人已经确定，用来在牺牲栅极材料的蚀刻期间保护某些区域的依赖于共形原子层沉积（ALD）或物理气相沉积（PVD）的保护层工艺将随着CD减小而特别受影响。
具体来说，共形ALD受到存在于例如10nm节点或更小节点中的特征的尺寸所强加的限制。这种沉积的性质意味着，在虚设栅极材料（例如多晶硅）2的移除期间用来屏蔽ILD7的保护层将存在于ILD 7的侧上，在那里它可能不是期望的并且在那里它将导致大幅度的纵横比增加，从而致使蚀刻失效。PVD通常用于在ILD 7上沉积过渡金属氮化物作为防护帽，然而，这种技术需要高的纵横比并且易受到特征挤压（例如，在高纵横比凹进部的壁触摸并形成缝的情况下）。PVD层也以全厚度不仅沉积在ILD 7的非常顶部，而且还沉积在ILD的要被保护的最上面的部分的侧上。这导致沟槽的挤压。此外，这种方法需要高的起始纵横比（>2.5:1，对于高度：宽度或高度：长度）以便是有望实现的。
然而，实施例帮助解决其中存在多种材料但仅仅需要蚀刻某些材料（例如，在蚀刻多晶硅2的同时保护ILD 7）的这些问题。实施例采用了可以由广泛选择的材料（诸如过渡金属氧化物和过渡金属氮化物）制成的保护盖/防护帽，该材料对于侵略性的干法刻蚀（例如，在RMG工艺中用于移除虚设栅极材料的蚀刻）是能恢复原状的。这样的过渡金属包括：例如钪、钛、钒、铬、锰、铁、钴、镍、铜、锌、钇、锆、铌、钼、锝、钌、铑、钯、银、镉、铪、钽、钨、铼、锇、铱、铂、金、汞、钅卢、钅杜、钅喜、钅波、钅黑、钅麦、钅达、钅仑和Uub（Ununbium）。
本文中描述的实施例的另一长处是它们允许设计者独立于特征的临界尺寸来选择该盖的厚度，因为该盖是通过凹进和抛光（而不是通过对纵横比敏感的共形沉积）形成的。
另一个优点是，各个实施例不需要高的纵横比并且甚至可以工作于<1：1的纵横比（对于高度：宽度或者高度：长度），如在本文中示出的那样。因此，这样的实施例是高度可伸缩性，并且可以是所使用的10 nm和7 nm节点及以上。例如，申请人已经确定，在高AR区中的蚀刻是非常具有挑战性的（因此蚀刻需要有侵略性）。因此，在侵略性蚀刻期间暴露的不期望被蚀刻的其他特征被攻击。传统的PVD防护帽例如可以用来保护这样的特征，但是这样的防护帽需要高的AR来优先地沉积在这样的特征上。相反，一个实施例不必具有高的AR。换句话说，高的AR是传统防护帽所需要的以进行沉积，但是对于一个实施例来说是不需要的。请注意，紧接地在上面被解决的AR是应该被保护的特征（例如ILD）的AR，而不是设想被蚀刻的特征（硅）的AR。
图2（a）-（i）描绘了一个实施例中的工艺。图2（a）以具有ILD0 7和虚设多晶硅2（被氮化物硬掩模3覆盖）的交替线的平坦晶片开始。该视图是平行于鳍得到的。如在本文中使用的“ILD0”意味着邻近栅极的层中的ILD，但其他实施例并不如此限制并且可以包括其他层中的ILD（例如，ILD1）。
图2（a）类似于图1（a），然而，没有示出类似鳍的项以更好地说明实施例的发明的方面。例如，为了清楚起见还省略了间隔件等等（参见图1（b））。在图2（b）中，使用干法或湿法蚀刻（例如稀释的氢氟酸）来使ILD0 线7凹进。在图2（c）中，根据各个实施例，这些凹进部被填充有一个或多个盖层。
在一个实施例中，该层包括第一过渡金属的氧化物（过渡金属氧化物1）和第二过渡金属的氧化物（过渡金属氧化物2）的双层。这在图2（c）和2（d）（在这里过渡金属氧化物1=HfOx，被描绘为层20）中以及2（e）（在这里过渡金属氧化物2=TiOx，被描绘为层21）中被描绘。然而，在其他实施例中，过渡金属氧化物2=掺杂有ZrOx的TiOx。在还有的其他实施例中，过渡金属氧化物2=TiN。
在还有的其他实施例中，层20包括过渡金属的氧化物（过渡金属氧化物1）并且层21包括过渡金属的氮化物（过渡金属氮化物）。
在还有的其他实施例（例如图3（a））中，层21被省略并且层20构成具有过渡金属的氧化物（或氮化物）的单层。
在图2（f）和2（g）中，一旦凹进部被填充有这些盖材料（层20、21），多晶硅/硬掩模3上的覆盖层（overburden）（以及掩模其自身的部分）就被抛光掉（使用化学机械抛光/平面化（CMP））并且晶片在端部是平面的。因此，ILD0被保护以免在下游处理（例如，在使用侵略性蚀刻剂移除虚设栅极材料期间）中受任何损伤。如图2（g）中所示的，一个实施例保护仅在ILD0的顶部上（或者换句话说，在要被保护的特征的顶部上）的防护帽/盖。
图2（h）示出虚设栅极材料的移除以形成凹进部23。要注意，在图2（i）中部分24如何示出虚设栅极材料的移除，而部分25示出在盖部分26（类似于图2（g）中的部分20）和27（类似于图2（g）中的部分21）下面的仍然完整且没有过度凹进的ILD，相比之下，图2（j）示出当虚设硅被移除时（区域30），在区域28处也发生了显著的移除，留下缩短的ILD部分29，这将使下游处理（例如，S/D接触形成）复杂化。
请注意，（一个或多个）盖层（图2（c）-2（e））和/或盖元件（在图2（f）和图2（g）中找到的层20、21的剩余部分）的形成可以与较小的技术节点一起使用，因为保护元件的形成不是共形的，并且最终利用CMP来产生。相比之下，随着多晶硅间距的缩小，较老的防护帽工艺（例如，共形沉积）被夹断（例如，随着CD减小，共形CVD将难以位于多晶硅部分2之间，由此使得ILD 7的保护非常困难）。
请进一步注意，通过结合自对准至需要保护的特征的厚过渡金属氧化物/氮化物（即，在图2（g）中，没有进行掩蔽来使元件20、21对准在ILD 7上），实施例允许使在下游处理期间的外形（topography）最小化。例如，利用传统防护帽工艺，PVD去到要被保护的区的顶部上，由此引起外形。然而，在一个实施例中，在CMP完成之后，在晶片上不存在外形——（即顶部是平坦的）。
另外，这些氧化物和/或氮化物盖为许多氧化物和氮化物浆料提供硬抛光停止，从而允许保留这种保护直到需要接入下层特征为止的能力。然后可以通过非选择性抛光来移除盖，与当前的保护方案相比，该非选择性抛光大大减轻引入的外形。
图3（a）-（b）描绘一个实施例中的防护帽工艺。图3（a）类似于平面化的图2（g），尽管作为对图2（g）中层20、21的替代，图3（a）使用单个盖层31来在多晶硅33的移除期间保护ILD 32。层31包括加厚的HfOx层（垂直高度72），而图2（g）中的层20、21中的每一个都是相对更较的（20、21共同地是垂直高度71）。图3（b）示出盖31如何保护ILD 32，即使在多晶硅被移除以形成凹进部34之后。
图4描绘一个实施例中的FinFET系统。系统100包括鳍10、10'、11、11'、12、12'、13、13'、14、14'、15、15'。这些鳍耦合至S/D接触衬垫40、41、栅极6和间隔件5。在创建系统100时，可以使有源部件的不同部分彼此分开或隔离。例如，部分42可以与部分43电隔离。该隔离可以由于在部分42、43之间在位置44、45、46处形成ILD而发生。在这样的情境中，已经在例如接触部分47、48、49的创建期间移除了在栅极部分50、51、52的形成期间保护ILD部分的盖（例如，来自图2（e）的层20、21）。然而，在没有形成接触（区域46）的情况下，盖可以不被移除并且可以仍存在于系统100的已完成的产品形式中。此外，即使在其中形成接触的区域中，也可能存在留下盖的元件，诸如例如部分53（也参见图5）。
图8包括工艺800。工艺800包括在半导体鳍上形成第一、第二和第三替换栅极柱（replacement gate column）（框801）；在第一和第二柱之间形成第一层间电介质（ILD）且在第二和第三柱之间形成第二ILD（框802）；使第一ILD的第一部分凹进以在第一和第二柱之间形成第一凹进部，并且使第二ILD的第二部分凹进以在第二和第三柱之间形成第二凹进部（框803）；在第一凹进部内形成第一氧化物以及在第二凹进部内形成第二氧化物，第一和第二氧化物彼此直接接触（框804）；在第一和第二氧化物在第一和第二凹进部内的同时使第一和第二氧化物平面化，经平面化的第一和第二氧化物彼此不直接接触（框805）；在经平面化的第一和第二氧化物在第一和第二凹进部内的同时移除第一、第二和第三替换栅极柱中的至少一个的一部分，以形成空隙（框806）；以及在空隙内形成栅极（框807）。
各种实施例包括半导体衬底。这样的衬底可以是作为晶片的一部分的体半导体材料。在一个实施例中，该半导体衬底是作为已经从晶片单片化的芯片的一部分的体半导体材料。在一个实施例中，该半导体衬底是在诸如绝缘体上半导体（SOI）衬底的绝缘体上面形成的半导体材料。在一个实施例中，该半导体衬底是在体半导体材料上面延伸的突出结构，诸如鳍。
现在参考图6，示出的是实施例可以与其一起使用的示例系统的框图。如所看到的，系统900可以是智能电话或其他无线通信器或任何其他IoT设备。基带处理器905被配置成执行关于要从系统发射或要被系统接收的通信信号的各种信号处理。进而，基带处理器905耦合至应用处理器910，除了诸如许多公知的社会媒体和多媒体应用程序之类的用户应用之外，该应用处理器910可以是用来执行OS和其他系统软件的系统的主要CPU。应用处理器910可以进一步被配置成执行针对设备的各种各样的其他计算操作。
进而，应用处理器910可以耦合至用户接口/显示器920（例如触摸屏显示器）。此外，应用处理器910可以耦合至包括非易失性存储器（即闪速存储器930）和系统存储器（即DRAM 935）的存储器系统。在一些实施例中，闪速存储器930可以包括安全部分932，可以将机密和其他敏感信息存储在其中。如进一步看到的，应用处理器910还耦合至捕获设备945，诸如可以记录视频和/或静止图像的一个或多个图像捕获设备。
通用集成电路卡（UICC）940包括用户身份模块，在一些实施例中其包括用来存储安全用户信息的安全存储装置942。系统900可以进一步包括安全处理器950（例如，可信平台模块（TPM）），其可以耦合至应用处理器910。多个传感器925（包括一个或多个多轴加速度计）可以耦合至应用处理器910，以实现各种各样被感测信息（诸如运动和其他环境信息）的输入。此外，一个或多个认证设备995可以被用来接收例如用户生物统计学输入以用于在认证操作中使用。
如进一步图示的，提供在NFC近场中经由NFC天线965进行通信的近场通信（NFC）非接触接口960。虽然示出单独的天线，但是要理解的是在一些实现方式中可以提供一个天线或不同的天线集以实现各种无线功能。
功率管理集成电路（PMIC）915耦合至应用处理器910以执行平台级功率管理。为此，PMIC 915可以根据需要向应用处理器910发出功率管理请求以进入某些低功率状态。此外，基于平台约束，PMIC 915还可以控制系统900的其他部件的功率级。
为了诸如在一个或多个IoT网络中实现要被发射和接收的通信，可以在基带处理器905和天线990之间耦合各种电路。具体来说，可能存在射频（RF）收发器970和无线局域网（WLAN）收发器975。一般来说，RF收发器970可以被用来根据给定的无线通信协议（诸如3G或4G无线通信协议），诸如根据码分多址（CDMA）、全球移动通信系统（GSM）、长期演进（LTE）或其他协议来接收和发射无线数据和呼叫。此外，可以存在GPS传感器980，其中当要在配对过程中使用上下文信息时，将位置信息提供给安全处理器950以便如本文中描述的那样使用。还可以提供其他无线通信，诸如无线电信号（例如AM/FM）和其他信号的接收或传输。此外，经由WLAN收发器975，还可以实现本地无线通信，诸如根据Bluetooth™或IEEE 802.11标准。
可以在其中IoT设备可以包括可穿戴设备或其他小的形状因子IoT设备的环境中使用实施例。现在参考图7，示出的是根据另一实施例的可穿戴模块1300的框图。在一个特定实现方式中，模块1300可以是Intel® Curie™模块，其包括在单个小模块内适应的多个部件，该单个小模块可以被实施为可穿戴设备的所有或一部分。如所看到的，模块1300包括核1310（当然在其他实施例中可以呈现多于一个核）。这样的核可以是相对低复杂性的有序核，诸如基于Intel Architecture® Quark™设计。在一些实施例中，核1310可以实现如本文中描述的TEE。核1310耦合至包括传感器集线器1320的各个部件，该传感器集线器1320可以被配置成与多个传感器1380（诸如一个或多个生物统计学的、运动环境的或其他传感器）交互。存在功率递送电路1330，连同非易失性存储装置1340。在一个实施例中，该电路可以包括可再充电电池和再充电电路，在一个实施例中其可以无线地接收充电功率。可以存在一个或多个输入/输出（I/O）接口1350（诸如与USB/SPI/I2C/GPIO协议中的一个或多个兼容的一个或多个接口）。此外，存在无线收发器1390（其可以是Bluetooth™低能量或其他短程无线收发器）以实现如本文中描述的无线通信。要理解的是，在不同实现方式中，可穿戴模块可以采取许多其他形式。与典型通用CPU或GPU相比，可穿戴和/或IoT设备具有小的形状因子、低的功率要求、有限的指令集、相对慢的计算吞吐量、或上面中的任一个。
考虑到诸如图4和5的那些的晶体管的普遍性，图6（例如，DRAM 935、处理器910）和图7（例如，传感器1380、存储装置134）的部件中的任一个或所有可以包括盖的实施例或可以利用盖工艺的实施例制成。
下面的实施例关于另外的实施例。
示例1包括一种系统，其包括：第一栅极和第一接触，二者都在第一鳍上；第二栅极和第二接触，二者都在第二鳍上；以及在第一和第二接触之间的层间电介质（ILD）部分；其中（a）第一和第二栅极沿着基本上与第一和第二鳍正交的第一轴对准，（b）第一和第二接触和ILD部分沿着基本上平行于第一轴的第二轴对准；以及（c）该ILD部分包括凹进部，其包括包含氧化物和氮化物中的至少一种的盖层。
在示例2中，示例1的主题可以可选地包括其中该凹进部包括直接接触氧化物盖层的附加盖层。
在示例3中，示例1-2的主题可以可选地包括其中该氧化物盖层包括抛物线状的底表面。
在示例4中，示例1-3的主题可以可选地包括其中第一和第二鳍在衬底上，并且与衬底正交的水平平面与氧化物盖层和第一栅极相交。
示例5包括一种方法，其包括：在半导体鳍上形成第一、第二和第三替换栅极柱；在第一和第二柱之间形成第一层间电介质（ILD）以及在第二和第三柱之间形成第二ILD；使第一ILD的第一部分凹进以在第一和第二柱之间形成第一凹进部，以及使第二ILD的第二部分凹进以在第二和第三柱之间形成第二凹进部；在第一凹进部内形成第一氧化物以及在第二凹进部内形成第二氧化物，第一和第二氧化物彼此直接接触；在第一和第二氧化物在第一和第二凹进部内的同时使第一和第二氧化物平面化，经平面化的第一和第二氧化物彼此不直接接触；在经平面化的第一和第二氧化物在第一和第二凹进部内的同时移除第一、第二和第三替换栅极柱中的至少一个的一部分，以形成空隙；以及在空隙内形成栅极。
在示例6中，示例5的主题可以可选地包括：移除经平面化的第一氧化物的至少一部分和第一ILD的至少一部分以形成附加空隙；以及在附加空隙内形成用于晶体管节点的接触；其中该晶体管节点包括源极和漏极中的一个。
在示例7中，示例5-6的主题可以可选地包括在第一和第二凹进部内形成加盖层（capping layer）；以及使加盖层平面化并且在第一和第二凹进部内形成加盖层的经平面化的第一和第二部分，加盖层的经平面化的第一和第二部分彼此不直接接触。
在示例8中，示例5-7的主题可以可选地包括移除加盖层的经平面化的第一部分的至少一部分以形成附加空隙。
在示例9中，示例5-8的主题可以可选地包括其中该加盖层包括氧化物和氮化物中的至少一种。
示例10包括一种系统，其包括：第一栅极柱、第一源极接触柱和第一漏极接触柱，它们所有都在第一半导体鳍上；第二栅极柱、第二源极接触柱和第二漏极接触柱，它们所有都在第二半导体鳍上；以及与第一和第二源极接触柱共线并且在第一和第二源极接触柱之间的第一层间电介质（ILD）部分，以及与第一和第二漏极接触柱共线并且在第一和第二漏极接触柱之间的第二ILD部分；其中（a）第一栅极柱与第二栅极柱共线，第一源极接触柱与第二源极接触柱共线，并且第一漏极接触柱与第二漏极接触柱共线；（b）第一ILD部分包括第一凹进部并且第二ILD部分包括第二凹进部；以及（c）第一凹进部包括第一氧化物盖层并且第二凹进部包括第二氧化物盖层。
例如，图4示出第一栅极柱6、第一源极接触柱40和第一漏极接触柱41，它们所有都在第一半导体鳍12、12’上；第二栅极柱6’、第二源极接触柱40’和第二漏极接触柱41’，它们所有都在第二半导体鳍13、13’上；以及与第一和第二源极接触柱共线并且在第一和第二源极接触柱之间的第一层间电介质（ILD）部分46以及与第一和第二漏极接触柱共线并且在第一和第二漏极接触柱之间的第二ILD部分44；其中（a）第一栅极柱与第二栅极柱共线（参见轴61），第一源极接触柱与第二源极接触柱共线（参见轴62），并且第一漏极接触柱与第二漏极接触柱共线（参见轴62）；（b）第一ILD部分包括第一凹进部并且第二ILD部分包括第二凹进部；以及（c）第一凹进部包括第一氧化物盖层（层20）并且第二凹进部包括第二氧化物盖层（层20）。
在示例11中，示例10的主题可以可选地包括其中该第一氧化物盖层不直接接触第二氧化物盖层。
在示例12中，示例10-11的主题可以可选地包括其中该第一凹进部包括直接接触第一氧化物盖层的第一附加盖层，并且第二凹进部包括直接接触第二氧化物盖层的第二附加盖层。
例如，该附加盖层可以包括层21。
在示例13中，示例10-12的主题可以可选地包括：该第一附加盖层包括基本上平面的第一顶表面并且该第二附加盖层包括基本上平面的第二顶表面；以及基本上平面的第一顶表面与基本上平面的第二顶表面共面。
在示例14中，示例10-13的主题可以可选地包括其中该第一附加盖层包括氧化物和氮化物中的至少一种，并且第二附加盖层包括氧化物和氮化物中的至少一种。
在示例15中，示例10-14的主题可以可选地包括其中该第一氧化物盖层包括在形状方面为抛物线状的底表面。
在示例16中，示例10-15的主题可以可选地包括其中该底表面包括在底表面的中间部分上面的横向部分。
在示例17中，示例10-16的主题可以可选地包括在第一源极接触柱和第一漏极接触柱之间的第三ILD部分；其中该第三ILD部分包括第三凹进部并且该第三凹进部包括第三氧化物盖层。
例如，参见图5中的区域53。
在示例18中，示例10-17的主题可以可选地包括其中垂直轴与第三凹进部和第一半导体鳍相交。
例如，参见图5中的轴64。
在示例19中，示例10-18的主题可以可选地包括其中该第三凹进部包括第三附加盖层，其包括氧化物和氮化物中的至少一种。
在示例20中，示例10-19的主题可以可选地包括其中水平平面与第一和第三氧化物盖层相交。
在示例21中，示例10-20的主题可以可选地包括其中水平平面与第一、第二和第三氧化物盖层相交。
在示例22中，示例10-21的主题可以可选地包括其中水平平面与第一和第二氧化物盖层以及第一栅极柱相交。
在示例23中，示例10-22的主题可以可选地包括其中第一和第二ILD部分中的每一个都包括ILD0。
为了说明和描述的目的已经呈现了本发明的实施例的前述描述。不意图使其成为详尽的或将本发明限于所公开的确切形式。该描述和所附的权利要求包括仅用于描述性目的并且不被解释为限制性的术语，诸如左、右、顶、底、在……之上、在……之下、上、下、第一、第二等等。例如，指定相对垂直位置的术语指的是在其中衬底或集成电路的器件侧（或有源表面）是该衬底的“顶”表面的情况；衬底可以实际上处于任何取向以使得在标准的地面参考系中衬底的“顶”侧可以比“底”侧更低，并且仍落在术语“顶”的含义内。如在本文中（包括在权利要求中）使用的术语“在……上”不指示，在第二层“上”的第一层是直接在第二层上并且与第二层直接接触，除非明确地声明是这样；在第一层以及该第一层上的第二层之间可能存在第三层或其他结构。可以以许多位置和取向来制造、使用或运送本文中描述的设备或物品的实施例。相关领域中的技术人员可以领会到，根据上面的教导，许多修改和变化是可能的。本领域技术人员将会认识到针对在图中示出的各种部件的各种等同组合和替换。因此，意图不由该详细描述来限制本发明的范围，而是相反由附于此的权利要求来限制本发明的范围。

Claims (23)

1.一种系统，其包括：
第一栅极和第一接触，二者都在第一鳍上；
第二栅极和第二接触，二者都在第二鳍上；以及
在第一和第二接触之间的层间电介质（ILD）部分；
其中（a）第一和第二栅极沿着基本上与第一和第二鳍正交的第一轴对准，（b）第一和第二接触和ILD部分沿着基本上平行于第一轴的第二轴对准；以及（c）该ILD部分包括凹进部，其包括包含氧化物和氮化物中的至少一种的盖层。
2.根据权利要求1所述的系统，其中该凹进部包括直接接触氧化物盖层的附加盖层。
3.根据权利要求1所述的系统，其中该氧化物盖层包括抛物线状的底表面。
4.根据权利要求1所述的系统，其中第一和第二鳍在衬底上，并且与衬底正交的水平平面与氧化物盖层和第一栅极相交。
5.一种方法，其包括：
在半导体鳍上形成第一、第二和第三替换栅极柱；
在第一和第二柱之间形成第一层间电介质（ILD）以及在第二和第三柱之间形成第二ILD；
使第一ILD的第一部分凹进以在第一和第二柱之间形成第一凹进部，以及使第二ILD的第二部分凹进以在第二和第三柱之间形成第二凹进部；
在第一凹进部内形成第一氧化物以及在第二凹进部内形成第二氧化物，第一和第二氧化物彼此直接接触；
在第一和第二氧化物在第一和第二凹进部内的同时使第一和第二氧化物平面化，经平面化的第一和第二氧化物彼此不直接接触；
在经平面化的第一和第二氧化物在第一和第二凹进部内的同时移除第一、第二和第三替换栅极柱中的至少一个的一部分，以形成空隙；以及
在空隙内形成栅极。
6.根据权利要求5所述的方法，包括：
移除经平面化的第一氧化物的至少一部分和第一ILD的至少一部分以形成附加空隙；以及
在附加空隙内形成用于晶体管节点的接触；
其中该晶体管节点包括源极和漏极中的一个。
7.根据权利要求5所述的方法，包括：
在第一和第二凹进部内形成加盖层；以及
使加盖层平面化并且在第一和第二凹进部内形成加盖层的经平面化的第一和第二部分，加盖层的经平面化的第一和第二部分彼此不直接接触。
8.根据权利要求7所述的方法，包括移除加盖层的经平面化的第一部分的至少一部分以形成附加空隙。
9.根据权利要求7所述的方法，其中该加盖层包括氧化物和氮化物中的至少一种。
10.一种系统，其包括：
第一栅极柱、第一源极接触柱和第一漏极接触柱，它们所有都在第一半导体鳍上；
第二栅极柱、第二源极接触柱和第二漏极接触柱，它们所有都在第二半导体鳍上；以及
与第一和第二源极接触柱共线并且在第一和第二源极接触柱之间的第一层间电介质（ILD）部分，以及与第一和第二漏极接触柱共线并且在第一和第二漏极接触柱之间的第二ILD部分；
其中（a）第一栅极柱与第二栅极柱共线，第一源极接触柱与第二源极接触柱共线，并且第一漏极接触柱与第二漏极接触柱共线；（b）第一ILD部分包括第一凹进部并且第二ILD部分包括第二凹进部；以及（c）第一凹进部包括第一氧化物盖层并且第二凹进部包括第二氧化物盖层。
11.根据权利要求10所述的系统，其中该第一氧化物盖层不直接接触第二氧化物盖层。
12.根据权利要求11所述的系统，其中该第一凹进部包括直接接触第一氧化物盖层的第一附加盖层，并且第二凹进部包括直接接触第二氧化物盖层的第二附加盖层。
13.根据权利要求12所述的系统，其中：
该第一附加盖层包括基本上平面的第一顶表面并且该第二附加盖层包括基本上平面的第二顶表面；以及
基本上平面的第一顶表面与基本上平面的第二顶表面共面。
14.根据权利要求13所述的系统，其中该第一附加盖层包括氧化物和氮化物中的至少一种，并且第二附加盖层包括氧化物和氮化物中的至少一种。
15.根据权利要求14所述的系统，其中该第一氧化物盖层包括在形状方面为抛物线状的底表面。
16.根据权利要求15所述的系统，其中该底表面包括在底表面的中间部分上面的横向部分。
17.根据权利要求11所述的系统，包括在第一源极接触柱和第一漏极接触柱之间的第三ILD部分；其中该第三ILD部分包括第三凹进部并且该第三凹进部包括第三氧化物盖层。
18.根据权利要求17所述的系统，其中垂直轴与第三凹进部和第一半导体鳍相交。
19.根据权利要求18所述的系统，其中该第三凹进部包括第三附加盖层，其包括氧化物和氮化物中的至少一种。
20.根据权利要求19所述的系统，其中水平平面与第一和第三氧化物盖层相交。
21.根据权利要求19所述的系统，其中水平平面与第一、第二和第三氧化物盖层相交。
22.根据权利要求11所述的系统，其中水平平面与第一和第二氧化物盖层以及第一栅极柱相交。
23.根据权利要求11所述的系统，其中第一和第二ILD部分中的每一个都包括ILD0。
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