CN104934474A - 组合FinFET及其形成方法 - Google Patents

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Abstract

鳍式场效应晶体管(FinFET)实施例包括从半导体衬底向上延伸的鳍和栅极堆叠件。该鳍包括沟道区。栅极堆叠件设置在沟道区的侧壁上方并且覆盖沟道区的侧壁。沟道区包括至少两种不同的半导体材料。本发明还提供了组合FinFET及其形成方法。

Description

组合FinFET及其形成方法
技术领域
本发明涉及集成电路器件，更具体地，涉及组合FinFET及其形成方法。
背景技术
随着集成电路(IC)的尺寸不断按比例缩小以及对IC速度的要求不断提高，晶体管在具有越来越小的尺寸的同时需要具有更高的驱动电流。因此研发了鳍式场效应晶体管(FinFET)。在典型的FinFET中，在衬底上方形成垂直的鳍结构。这个垂直的鳍结构用于在横向方向上形成源/漏极区以及在鳍中形成沟道区。在垂直方向上，在鳍的沟道区上方形成栅极以形成FinFET。随后，可以在FinFET上方形成层间电介质(ILD)和多个互连层。
在诸如智能手机、PDA、笔记本电脑等当前电子应用中需要低功耗和高速的电路。与传统的衬底/鳍材料(例如，硅)相比，其他半导体材料(例如，锗、硅锗或其他III族/IV族/V族元素)具有更高的迁移率与较低的有效质量，这有益于场效应晶体管(FET)的驱动电流。因此，这些其他半导体材料对于下一代FET来说是具有前景的材料。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种鳍式场效应晶体管(FinFET)，包括：鳍，从半导体衬底向上延伸；以及栅极堆叠件，设置在所述鳍的沟道区的侧壁上方并且覆盖所述鳍的沟道区的侧壁，其中，所述沟道区包括至少两种不同的半导体材料。
在上述FinFET中，其中，所述至少两种不同的半导体材料中的一种具有第一垂直尺寸，而所述沟道区具有第二垂直尺寸，并且其中，所述第一垂直尺寸与所述第二垂直尺寸的比率至少为约0.6。
在上述FinFET中，其中，所述至少两种不同的半导体材料中的一种中的锗的原子百分比至少为约10％。
在上述FinFET中，其中，所述至少两种不同的半导体材料中的一种为锗、硅锗、砷化铟镓或硅锗锡。
在上述FinFET中，其中，所述至少两种不同的半导体材料中的一种为硅、硅锗或硅锗锡。
在上述FinFET中，其中，所述鳍包括至少三种不同的半导体材料。
在上述FinFET中，其中，所述沟道区还包括相互扩散区。
在上述FinFET中，其中，所述至少两种不同的半导体材料中的一种的第一水平尺寸比所述至少两种不同的半导体材料中的两种材料之间的界面的第二水平尺寸宽。
根据本发明的另一方面，提供了一种半导体器件，包括：第一半导体带，位于衬底上方；第二半导体带，位于所述第一半导体带上方，其中，所述第一半导体带和所述第二半导体带包括不同的半导体材料；沟道区，其中，所述沟道区包括所述第二半导体带和所述第一半导体带的至少一部分，并且其中，所述第二半导体带的第一垂直尺寸与所述沟道区的第二垂直尺寸的比率至少为0.6；以及栅极堆叠件，位于所述沟道区的侧壁上方并且覆盖所述沟道区的侧壁。
在上述半导体器件中，其中，所述第一半导体带包括第一半导体材料，而所述第二半导体带包括第二半导体材料，其中，所述第一半导体材料具有比所述第二半导体材料高的迁移率，并且其中，所述第二半导体材料具有比所述第一半导体材料低的界面陷阱密度。
在上述半导体器件中，其中，所述半导体器件还包括：第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带设置在所述第一STI区与所述第二STI区之间。
在上述半导体器件中，其中，所述半导体器件还包括：第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带设置在所述第一STI区与所述第二STI区之间，其中，所述第一STI区的顶面低于所述第一半导体带的顶面。
在上述半导体器件中，其中，所述半导体器件还包括：第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带设置在所述第一STI区与所述第二STI区之间，其中，所述第一STI区的顶面低于所述第二STI区的顶面。
在上述半导体器件中，其中，所述半导体器件还包括：第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带设置在所述第一STI区与所述第二STI区之间，其中，所述第一STI区和所述第二STI区的顶面基本平齐。
在上述半导体器件中，其中，所述半导体器件还包括：第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带设置在所述第一STI区与所述第二STI区之间，其中，所述第一STI区的顶面是凹形的。
在上述半导体器件中，其中，所述半导体器件还包括：第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带设置在所述第一STI区与所述第二STI区之间，其中，所述第一STI区的顶面是凸形的。
根据本发明的又一方面，提供了一种用于形成半导体器件的方法，包括：在衬底上方形成第一半导体带；在所述第一半导体带上方形成第二半导体带，其中，所述第二半导体带由不同于所述第一半导体带的半导体材料形成；在所述衬底上方形成第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带和第二半导体带设置在所述第一STI区与所述第二STI区之间，并且其中，所述第二半导体带的顶面与所述第一STI区的顶面以及所述第二STI区的顶面基本平齐；使所述第一STI区的顶面和所述第二STI区的顶面凹进，以使所述第一半导体带的顶面高于所述第一STI区的顶面和所述第二STI区的顶面；以及在所述第一半导体带和所述第二半导体带的通过使所述第一STI区的顶面和所述第二STI区的顶面凹进而暴露的侧壁上方形成栅极堆叠件，并且所述栅极堆叠件沿着所述第一半导体带和所述第二半导体带的通过使所述第一STI区的顶面和所述第二STI区的顶面凹进而暴露的所述侧壁延伸。
在上述方法中，其中，形成所述第二半导体带包括在所述第一半导体带上方外延生长所述第二半导体带。
在上述方法中，其中，使所述第一STI区的顶面和所述第二STI区的顶面凹进包括将与氢氟酸或三氟化氮组合的氨用作反应溶液的化学蚀刻工艺。
在上述方法中，其中，使所述第一STI区的顶面和所述第二STI区的顶面凹进包括使所述顶面均凹进以使所述第二半导体带和所述第一半导体带的暴露部分共具有第一垂直尺寸，其中，所述第二半导体带的第二垂直尺寸与所述第一垂直尺寸的比率至少为0.6。
附图说明
当结合附图阅读时，从以下详细描述可更好地理解本公开的各方面。应注意，根据工业中的标准实践，各个部件没有按比例绘制。事实上，为了清楚地讨论，可以任意增大或减小各个部件的尺寸。
图1至12B示出了根据一些实施例的制造组合FinFET的各个中间步骤的立体图和截面图；
图13A至13B示出了根据一些可选实施例的组合FinFET的截面图；
图14至17示出了根据一些可选实施例的制造组合FinFET的各个中间步骤的立体图；以及
图18至21B示出了根据一些其他可选实施例的制造组合FinFET的各个中间步骤的立体图。
具体实施方式
以下公开提供了用于实现所提供主题不同特征的许多不同实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括形成在第一和第二部件之间的附加部件以使第一和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复编号和/或字母。这种重复是出于简化和清楚的目的，但其自身并不表明所讨论的各个实施例之间和/或配置之间的关系。。
而且，空间相关的术语，诸如“在…之下”、“在…下面”、“下方的”、“在…正上方”、“上面的”等可以被用于此，以便于说明书来描述如附图中所示的一个元件或部件相对于另外的(多个)元件或(多个)部件的关系。除去附图中所描绘的方位，空间相关的术语旨在包含使用中或运转着的装置的不同方位。可以以别的方式标定设备方向(旋转90度或在其他方向上)，并且于此所使用的空间相关描述符可以同样地被相应解释。
不同实施例包括具有一个或多个鳍的组合鳍式场效应晶体管(FinFET)结构。每个鳍的沟道区均包括两种或多种不同的半导体材料。例如，每个鳍的沟道区均可以包括设置在第二半导体材料上方的第一半导体材料。第一半导体材料的高度与沟道区的高度的比率可以大于约0.6。第一半导体材料可以包括锗(Ge)、硅锗(SiGe)、砷化铟镓(InGaAs)或其他III族/IV族/V族半导体材料，其可以具有比第二半导体材料更高的本征迁移率。第二半导体材料可以是硅，其可以具有比第一半导体材料更低的Dit(界面陷阱密度)。通过在鳍的沟道区中包含两种不同的半导体材料，可以通过第二半导体材料的较低的Dit来平衡高迁移率半导体材料的固有的较高的Dit，这可以导致组合FinFET器件中较好的总体电性能。
图1至图12B是根据一些示例性实施例的在制造FinFET中的中间阶段的立体图和截面图。图1示出了初始结构的立体图。初始结构包括具有衬底20的晶圆100。衬底20可以是诸如块状衬底、绝缘体上硅(SOI)衬底等的半导体衬底。在不同实施例中，衬底20可以包括具有相对较低的Dit的半导体材料(诸如，硅)。可以在衬底20的上方设置衬垫(pad)层10和12。衬垫层10可以包括氧化物(例如，氧化硅)，而衬垫层12可以包括氮化物(例如，氮化硅)。在随后的工艺步骤中，在形成浅沟槽隔离(STI)区(例如，图3中示出的STI区22)期间，衬垫层10和12可以充当部分衬底20的蚀刻停止层和保护层。
图2和3示出了从衬底20的顶面(标识为表面20A)延伸到衬底20中的STI区22的形成。在图2中，例如使用光刻和蚀刻的组合对衬底20和衬垫层10和12进行图案化以形成开口14。位于开口14之间的衬底20的部分被称为半导体带21。
开口14可以填充有介电材料(诸如，氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)或另一低k介电材料)。可以使用诸如化学汽相沉积(CVD)等的任意合适的工艺来进行开口14的填充。可对介电材料执行退火工艺。将衬垫层12用作蚀刻停止层，可以使用化学机械抛光(CMP)或回蚀刻工艺来使介电材料的顶面平整。在CMP/回蚀刻之后可以去除衬垫层12。随后，可以将阱和反穿通(APT)掺杂剂注入到衬底20和介电材料内。衬垫层10在注入期间可以充当保护层，并且在注入之后可以将衬垫层10去除。图3示出了形成在各半导体带21之间的完整的STI区22。半导体带21的顶面和STI区22的顶面可以基本上彼此平齐。
图4至图6示出了用半导体带23(图6中标记为23A和23B)代替半导体带21的顶部。图4至图6示出了在晶圆100中形成n沟道半导体带23A和p沟道半导体带23B。例如，选择用于n沟道生长的半导体带21A的上部被去除，以形成如由图4所示的凹槽15A。半导体带21A的凹进可以包括光刻与蚀刻的组合。在光刻之后，可以在半导体带21B上方形成硬掩模16A(例如，氧化硅或氮化硅层)以在n沟道的外延生长期间(参见图5)保护半导体带21B。
接下来，如由图5所示，执行外延以在凹槽15A中外延生长半导体带23A。半导体带23A可以包括具有相对较高迁移率的半导体材料，诸如，锗、砷化铟镓或其他III/IV/V族半导体材料。在一些实施例中，半导体带23A包括纯锗或锗与其他材料的化合物(例如，SiGe，SiGeSn等)。在这种实施例中，半导体带23A中锗的原子百分比可以至少为约10％。在其他实施例中，半导体带23A包括分别以铟、镓和砷的原子百分比任意组合的砷化铟镓。在n沟道半导体带23A的外延期间，可随着外延的进行，原位掺杂n型杂质。在生长了n沟道半导体带23A之后，可以去除硬掩模16A，并且可以执行CMP以使n沟道半导体带23A的顶面与STI区22的顶面平齐。图5示出了在使n沟道半导体带23A的顶面平齐之后的完整结构。
图6示出用p沟道半导体带23B代替半导体带21B的顶部。可以使用与图4和图5所示的工艺类似的工艺来使半导体带21B凹进并且外延生长p沟道半导体带23B。可以使用类似于硬掩模16A的硬掩模(未示出)来在p沟道半导体带23B的形成期间掩蔽半导体带21A/23A。在p沟道半导体带23B的外延期间，随着外延的进行，可以原位掺杂p型杂质。
P沟道半导体带23B可以包括具有相对较高迁移率的半导体材料，诸如锗，砷化铟镓或其他III/IV/V族半导体材料。在一些实施例中，半导体带23B包括纯锗或锗与其他材料的化合物(例如，SiGe，SiGeSn等)。在这种实施例中，半导体带23B中的锗的原子百分比可以为至少约10％。在其他实施例中，半导体带23B包括分别以铟、镓和砷的原子百分比任意组合的砷化铟镓。在一些实施例中，n沟道半导体带23A和p沟道23B的应力效应可以不同。在生长了p沟道半导体带23B之后，可以去除硬掩模，并且可以执行CMP以使p沟道半导体带23B的顶面与STI区22以及n沟道半导体带23A的顶面平齐。
因此，从衬底20向上延伸形成鳍21/23。尽管图6示出了n沟道半导体带23A和p沟道半导体带23B的特定结构，但是其他实施例可以根据FinFET布局设计包括不同结构的n沟道和/或p沟道半导体带23A/23B。
然后，使STI区22凹进，以使半导体带23的顶部高于STI区22的顶面。使STI区22凹进还可以使部分半导体带21暴露，并且半导体带21的顶面可以高于STI区22的顶面。使STI区22凹进可以包括例如将与氢氟酸(HF)或三氟化氮(NF3)组合的氨(NH3)用作具有或者不具有等离子体的反应溶液的化学蚀刻工艺。当将HF用作反应溶液时，HF的稀释比例可以在约1:50至约1:100之间。
因此，在鳍21/23中形成沟道区24。在完整的FinFET结构中，栅极包裹并且覆盖沟道区24的侧壁(见图12B)。每个沟道区均可以包括两种不同的半导体材料：半导体带23的材料(例如，高迁移率的半导体材料)和半导体带21的材料(例如，低Dit材料)。图7中示出了产生的结构。
图8示出了栅极堆叠件28形成在沟道区24的顶面和侧壁上。栅极堆叠件28包括伪氧化物30和位于伪氧化物30上方的伪栅极32。尽管还可以使用诸如金属硅化物、金属氮化物等的材料，但也可以例如使用多晶硅来形成伪栅极32。栅极堆叠件28还可以包括位于伪栅极32上方的硬掩模34。硬掩模34可以包括例如氮化硅或氧化硅。在一些实施例中，栅极堆叠件28横跨多个半导体鳍21/23和/或STI区22。栅极堆叠件28的纵长(lengthwise)方向还可以基本上垂直于半导体鳍21/23的纵长方向。
接下来，还如图8中所示，在栅极堆叠件28的侧壁上形成栅极间隔件36。在一些实施例中，栅极间隔件36由氧化硅、氮化硅等形成。此外，栅极间隔件36可以具有多层结构，例如，具有位于氧化硅层上方的氮化硅层。
参见图9，执行蚀刻步骤，以蚀刻半导体鳍21/23中未被栅极堆叠件28和栅极间隔件36所覆盖的部分。由此在STI区22之间形成凹槽38。凹槽38位于栅极堆叠件28的相对两侧上。在形成凹槽38之后，可以对半导体带21的暴露表面执行轻掺杂漏极(LDD)工艺和退火工艺。
接下来，如图10中所示，通过在凹槽38中选择性生长半导体材料来形成外延区40。在一些实施例中，外延区40包括硅(不含锗)、锗(不含硅)、硅锗、硅磷等。外延区40还可以由纯锗或基本纯的锗(例如，锗原子百分比大于约95％)形成。在用外延区40填充凹槽38之后，外延区40的进一步外延生长使外延区40横向扩展，并且可以开始形成小平面(facet)。此外，由于外延区40的横向生长，STI区22的部分顶面可以位于外延区40的下面并且与部分外延区40对准。
在外延步骤之后，可以用p型或n型杂质注入到外延区40，以形成源极区和漏极区(还使用参考标号40来表示)。可选地，在生长外延区40以形成源极区和漏极区时，可以原位掺杂p型或n型杂质。源极区和漏极区40位于栅极堆叠件28的相对两侧上，并且可以位于STI区22的部分表面上面并且与STI区22的部分表面重叠。随后可以去除硬掩模34。
图11示出了在形成缓冲氧化物层42、接触蚀刻停止层(CESL)44与层间电介质(ILD)46之后的晶圆100。在一些实施例中，缓冲氧化物层42包括氧化硅，而CESL 44包括氮化硅、碳氮化硅等。例如可以使用原子层沉积(ALD)形成缓冲氧化物层42和CESL 44。ILD 46可以包括例如使用可流动化学汽相沉积(FCVD)形成的可流动氧化物。可以执行CMP以使ILD 46的顶面、栅极堆叠件28的顶面和栅极间隔件36的顶面彼此平齐。尽管图6A中未详细示出，但是缓冲氧化物层42和CESL 44可以在栅极间隔件36的侧壁上以及栅极间隔件36与栅极堆叠件28的顶面上延伸。
图12A示出了在用栅极堆叠件54(例如，包括界面层48、栅极电介质50和导电栅极52)代替栅极堆叠件28(包括伪栅极32和伪氧化物30)之后的晶圆100的立体图。例如，可以去除伪栅极32和伪氧化物30以在栅极间隔件36之间形成凹槽(未示出)。可以在凹槽中形成界面层48(例如，氧化物)。接下来，栅极电介质50在凹槽中和沟道区24(见图12B)的顶面和侧壁上以及栅极间隔件36的顶面和侧壁上形成为毯状层。根据一些实施例，栅极电介质50包括氧化硅、氮化硅或它们的多层。在可选实施例中，栅极电介质50包括高k介电材料。在这种实施例中，栅极电介质50可以具有大于约7.0的k值，并且可以包括金属氧化物或铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的硅酸盐以及它们的组合物。栅极电介质50的形成方法可以包括分子束沉积(MBD)、ALD、等离子体增强CVD(PECVD)等。接下来，通过用导电材料填充剩余的凹槽来在栅极电介质50上方形成导电栅极52。导电栅极52可以包括含金属的材料，诸如，氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、钌(Ru)、铝(Al)、它们的组合或者它们的多层。在填充导电栅极52之后，执行CMP以去除栅极电介质50和导电栅极52的过量部分。因此，产生的界面层48、导电栅极52和栅极电介质50的剩余部分形成如图12A中所示的产生的FinFET的栅极堆叠件54。然后可以使用任意合适的工艺在ILD 46中形成例如包含镍(Ni)、钨(W)等的源/漏极接触件(未示出)，以与源极/漏极区40电连接。
图12B示出从经过图12A中的线12B-12B’的垂直面所截取的截面图，其中垂直面截穿栅极54并且在栅极54的纵长方向上延伸。栅极堆叠件54围绕在鳍21/23(标记为21/23A至21/23D)的沟道区24周围。在完整的FinFET结构中，沟道区24被限定为由栅极堆叠件54围绕的鳍21/23的部分。沟道区24包括至少两种不同的半导体材料：半导体带21的材料(例如，诸如硅的低Dit材料)和半导体带23的材料(例如，诸如锗或砷化铟镓的高迁移率材料)。如图12B所示，半导体带23具有垂直尺寸H1而沟道区24具有垂直尺寸H2。在各个实施例中，H1与H2的比率可以至少为0.6但小于1以改善电性能(例如，改善的整体迁移率)。与具有单一半导体材料沟道区的传统FinFET相比，通过在沟道区24中包括(尤其是上述比率的)两种不同的半导体材料，产生的FinFET可以具有改善的迁移率和电性能。
鳍21/23的物理结构可以在单个FinFET或不同FinFET中变化。图12B示出鳍21/23的一些可选示例性结构。例如，如鳍21/23A所示，半导体带23可以平滑地连接至半导体带21，并且半导体带21和23之间的界面处的半导体带21和23的水平尺寸可以基本相等。在其他实施例中，在两个半导体带21和23的界面处或附近，半导体带23可以如鳍21/23B中所示地向外扩展。例如，半导体带23的水平尺寸W1可以比半导体带21和23之间的界面的水平尺寸W2宽。在其他实施例中，半导体带21可以从半导体带23向外扩展，并且水平尺寸W2可以比水平尺寸W1宽。
鳍21/23可以或可以不包括相互扩散区55。例如，一些鳍21/23A和21/23D在半导体带21和23之间基本无任何相互扩散区。然而，其他鳍21/23B和21/23C可以在半导体带21和23之间包括相互扩散区55。尽管示出的相互扩散区55示出为向下的形状(例如，半导体带23的材料扩散至半导体带21内)，但是相互扩散区还可以具有向上的形状(例如，半导体带21的材料扩散至半导体带23内)。由于在形成晶圆100中所使用的高温工艺(例如，退火工艺)，半导体带23的半导体材料(例如，锗)可以扩散至半导体带21的半导体材料(例如，硅)内。该扩散可以在鳍21/23B和21/23C中形成相互扩散区55。
此外，不同STI区22的顶面可以或可以不基本平齐。例如，由于凹进工艺(例如，化学蚀刻)，位于鳍21/23的外围区域处的STI区22’的顶面可以低于设置在鳍21/23之间的STI区22的顶面。尽管图12B示出STI区22的顶面为凹形，但是在其他实施例中，STI区22的顶面可以为凹形、基本平坦或凸形。
图13A和13B示出了根据各个可选实施例的具有组合FinFET的晶圆200和300的截面图。晶圆200和300可以基本类似于晶圆100，其中相似的标号指代相似的元件。然而，晶圆200和300可以包括从衬底20向上延伸的鳍21/23/25。鳍21/23/25包括至少三种材料。例如，鳍21/23/25可以包括半导体带21的材料(例如，硅)、半导体带23的材料(例如，硅锗)以及半导体带25的材料(例如，基本纯的锗)。沟道区24仍然可以包括至少两种半导体材料，诸如，半导体带23的材料上方的半导体带25的材料。在可选实施例中，沟道区24可以包括三种或更多种半导体材料。在一些实施例中，半导体带25的材料是基本纯的锗，而半导体带23的材料包括SiGex，其中，x是锗的原子百分比。在这种实施例中，x可以在约10％和90％之间。半导体带25的垂直尺寸与沟道区24的垂直尺寸的比率可以为至少0.6但小于1。此外，半导体带之间(例如，半导体带21和23之间)的界面可以是基本平坦(如图13A所示)或其可以具有可选的凸的或凹的形状(如图13B所示)。
用于形成组合FinFET的其他方法可以用在其他实施例中。例如，图1至图6示出了在用前STI方法形成STI区22之后形成鳍21/23。然而，还可以在用前EPI方法形成STI区22之前形成鳍21/23。图14至17示出了根据使用前外延(前EPI)方法的可选实施例的在晶圆100中制造组合FinFET的中间步骤的立体图。图14至17中的相似参考标号指代图1至6中的相似元件。
在图14和15中，在形成任意STI区22之前，可以在衬底20上方形成半导体带23。例如，如由图14所示，执行外延以在衬底20上方外延生长n沟道半导体带23A。在n沟道半导体带23A的外延期间，可以原位掺杂n型杂质。可以使用硬掩模16A(例如，包含氧化硅或氮化硅)来掩蔽衬底20中的可以随后用于p沟道生长的部分。在生长n沟道半导体带23A之后，可以去除硬掩模16A。
图15示出了衬底20上方的p沟道半导体带23B的生长。可以使用与图14所示的工艺类似的工艺来外延生长p沟道半导体带23B。可以使用硬掩模16B(例如，包含氧化硅或氮化硅)以在p沟道半导体带23B的形成期间掩蔽n沟道半导体带23A。在p沟道半导体带23B的外延期间，可以原位掺杂p型杂质。在生长p沟道半导体带23B之后，可以去除硬掩模16B。
可以在半导体带23上方形成衬垫层10和12。接下来，可以例如使用光刻和蚀刻而在衬垫层10和12、半导体带23中图案化开口14。位于开口14之间的衬底20的部分是半导体带21。因此从衬底20向上延伸形成鳍21/23。在图16中示出了产生的结构。
可以用诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或其他低k介电材料的介电材料填充开口14。可以使用诸如化学汽相沉积(CVD)工艺等的任意合适的工艺进行开口14的填充。可对介电材料执行退火工艺。可以将衬垫层12用作蚀刻停止层，使用化学机械抛光(CMP)或回蚀刻工艺来使介电材料的顶面平齐。在CMP/回蚀刻工艺之后可以去除衬垫层12。随后，可以将阱和反穿通(APT)掺杂剂注入到衬底20和介电材料内。然后可以去除衬垫层10。图17示出了形成在鳍21/23之间的完整的STI区22。鳍21/23的顶面和STI区22的顶面可以基本上彼此平齐。
在用于形成组合FinFET的另一示例性方法中，可以在两个独立的工艺步骤中暴露出沟道区24的两种半导体材料。虽然图7示出了通过在单个凹进步骤中使STI区22凹进而暴露出鳍21/23的沟道区24，但是图18至图21B示出了根据可选实施例的在晶圆100中制造组合FinFET的中间步骤的立体图，其中在两个独立的凹进步骤中形成沟道区24。
图18示出了例如通过化学蚀刻使STI区22部分凹进之后的晶圆100。在部分凹进之后，暴露出半导体带23的至少一部分。然而，部分凹进可以不暴露出半导体带21的部分。半导体带21和STI区22的顶面可以基本平齐。
随后，如图19所示，可以在半导体带23的顶面和侧壁上形成栅极堆叠件28(例如，具有伪栅极32、伪氧化物30以及硬掩模34)。栅极堆叠件28横跨多个半导体鳍21/23和/或STI区22。由于STI区22的部分凹进，栅极堆叠件28可以不覆盖半导体带21的侧壁。栅极堆叠件28的纵长方向还可以基本垂直于半导体鳍21/23的纵长方向。还在栅极堆叠件28的侧壁上形成栅极间隔件36。
还如图19所示，执行蚀刻步骤以使半导体鳍21/23中不被栅极堆叠件28和栅极间隔件36所覆盖的部分凹进。由此，在STI区22之间形成凹槽38。凹槽38位于栅极堆叠件28的相对两侧上。在形成凹槽38之后，可对半导体带21的暴露表面执行轻掺杂漏(LDD)和退火。
图20示出了源极和漏极区40的形成(例如，通过外延生长和掺杂)。源极和漏极区40位于栅极堆叠件28的相对两侧上，并且可以位于STI区22的部分表面上面且与STI区22的部分表面重叠。在源极/漏极区40和STI区22上方形成缓冲氧化物层42、CESL 44和ILD 46。然后，可以去除栅极堆叠件28从而在栅极间隔件36之间形成凹槽58。栅极堆叠件28的去除可以暴露出栅极间隔件36之间的STI区22的区域22A。
图21A和21B示出了凹槽58中栅极间隔件36之间的STI区22A的进一步凹进。如图21B中更清楚地示出，STI区22A的凹进暴露出半导体带21的半导体材料的材料。图21B示出了从经过图21A中的线21B-21B’的垂直面截取的可选立体图，其中垂直面截穿源极和漏极区40并且在平行于源极和漏极区40的方向上延伸。
如图21B清楚地示出，栅极间隔件36之间的露出的STI区22A的第二凹进至少部分地暴露出半导体带21。产生的沟道区24包括半导体带21和23的材料。因此，当在随后的工艺步骤(例如，如图11和12中所示)中在栅极间隔件36之间形成导电栅极堆叠件(例如，栅极堆叠件54)时，栅极堆叠件围绕在具有至少两种不同半导体材料的沟道区周围。因此，如图18至21B所示，沟道区24的形成可以包括两个不同的凹进步骤。在源极和漏极区40形成之前，可以使STI区22部分凹进。随后，在形成ILD 46和去除栅极堆叠件28之后，可以使STI区22进一步凹进以暴露出半导体带21。
如上所述，组合FinFET包括位于鳍的沟道区的侧壁的上方和上的栅极堆叠件。沟道区包括至少两种半导体材料。第一半导体材料可以具有相对较高的迁移率，而第二半导体材料可以具有相对较低的界面陷阱密度。第一半导体材料的垂直尺寸与沟道区的垂直尺寸的比率可以至少为大约0.6但小于1。通过平衡FinFET的沟道区中的两种不同材料，可以实现改进的整体迁移率和电性能。
根据实施例，一种鳍式场效应晶体管(FinFET)包括从半导体衬底和栅极堆叠件向上延伸的鳍。鳍包括沟道区。栅极堆叠件设置在沟道区上方并且覆盖沟道区的侧壁。沟道区包括至少两种不同的半导体材料。
根据另一实施例，一种半导体器件包括位于衬底上方的第一半导体带和位于第一半导体带上方的第二半导体带。第一和第二半导体带包括不同的半导体材料。该半导体器件还包括沟道区和位于沟道区的侧壁上方并且覆盖沟道区的侧壁的栅极堆叠件。沟道区包括第二半导体带和至少部分第一半导体带。第二半导体带的第一垂直尺寸与沟道区的第二垂直尺寸的比率至少为0.6。
根据又一实施例，一种用于形成半导体器件的方法包括在衬底上方形成第一半导体带以及在第一半导体上方形成第二半导体带。第二半导体带由不同于第一半导体带的半导体材料形成。该方法还包括在衬底上方形成第一浅沟槽隔离(STI)区和第二STI区。第一和第二半导体带设置在第一和第二STI区之间，并且第二半导体带的顶面基本与第一和第二STI区的顶面平齐。使第一和第二STI区的顶面凹进，以使第一半导体带的顶面比第一和第二STI区的顶面高。栅极堆叠件形成在第一和第二半导体带中由于使第一和第二STI区的顶面凹进而露出的侧壁上方并且沿着该侧壁延伸。
以上概括了几个实施例的特征使得本领域的技术人员可更好的理解本发明的各方面。本领域的技术人员将理解他们可容易将本发明作为设计和修改其他工艺和结构的基础以实现与本发明所介绍的实施例相同的目的和/或取得相同的有益效果。本领域的技术人员还将想到这种等同构造并没有偏离本发明的精神和范围，因此，在没有背离本发明的精神和范围的情况下，他们在本发明中可做出各种修改、替换以及变化。

Claims (10)

1.一种鳍式场效应晶体管(FinFET)，包括：
鳍，从半导体衬底向上延伸；以及
栅极堆叠件，设置在所述鳍的沟道区的侧壁上方并且覆盖所述鳍的沟道区的侧壁，其中，所述沟道区包括至少两种不同的半导体材料。
2.根据权利要求1所述的FinFET，其中，所述至少两种不同的半导体材料中的一种具有第一垂直尺寸，而所述沟道区具有第二垂直尺寸，并且其中，所述第一垂直尺寸与所述第二垂直尺寸的比率至少为约0.6。
3.根据权利要求1所述的FinFET，其中，所述至少两种不同的半导体材料中的一种中的锗的原子百分比至少为约10％。
4.根据权利要求1所述的FinFET，其中，所述至少两种不同的半导体材料中的一种为锗、硅锗、砷化铟镓或硅锗锡。
5.根据权利要求1所述的FinFET，其中，所述至少两种不同的半导体材料中的一种为硅、硅锗或硅锗锡。
6.根据权利要求1所述的FinFET，其中，所述鳍包括至少三种不同的半导体材料。
7.根据权利要求1所述的FinFET，其中，所述沟道区还包括相互扩散区。
8.根据权利要求1所述的FinFET，其中，所述至少两种不同的半导体材料中的一种的第一水平尺寸比所述至少两种不同的半导体材料中的两种材料之间的界面的第二水平尺寸宽。
9.一种半导体器件，包括：
第一半导体带，位于衬底上方；
第二半导体带，位于所述第一半导体带上方，其中，所述第一半导体带和所述第二半导体带包括不同的半导体材料；
沟道区，其中，所述沟道区包括所述第二半导体带和所述第一半导体带的至少一部分，并且其中，所述第二半导体带的第一垂直尺寸与所述沟道区的第二垂直尺寸的比率至少为0.6；以及
栅极堆叠件，位于所述沟道区的侧壁上方并且覆盖所述沟道区的侧壁。
10.一种用于形成半导体器件的方法，包括：
在衬底上方形成第一半导体带；
在所述第一半导体带上方形成第二半导体带，其中，所述第二半导体带由不同于所述第一半导体带的半导体材料形成；
在所述衬底上方形成第一浅沟槽隔离(STI)区和第二STI区，其中，所述第一半导体带和第二半导体带设置在所述第一STI区与所述第二STI区之间，并且其中，所述第二半导体带的顶面与所述第一STI区的顶面以及所述第二STI区的顶面基本平齐；
使所述第一STI区的顶面和所述第二STI区的顶面凹进，以使所述第一半导体带的顶面高于所述第一STI区的顶面和所述第二STI区的顶面；以及
在所述第一半导体带和所述第二半导体带的通过使所述第一STI区的顶面和所述第二STI区的顶面凹进而暴露的侧壁上方形成栅极堆叠件，并且所述栅极堆叠件沿着所述第一半导体带和所述第二半导体带的通过使所述第一STI区的顶面和所述第二STI区的顶面凹进而暴露的所述侧壁延伸。
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