KR101656954B1 - 조합 finfet 및 그 형성 방법 - Google Patents

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퉁-잉 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시형태 핀 전계 효과 트랜지스터는반도체 기판과 게이트 스택으로부터 상방으로 연장되는 핀을 포함한다. 핀은 채널 영역을 포함한다. 게이트 스택은 채널 영역의 측벽 위에 배치되어 채널 영역의 측벽을 커버한다. 채널 영역은 적어도 2개의 상이한 반도체 물질을 포함한다.

Description

조합 FINFET 및 그 형성 방법{COMBINATION FINFET AND METHODS OF FORMING SAME}
본 발명은 조합 FINFET 및 그 형성 방법에 관한 것이다.
집적회로(IC: integrated circuit)의 점차적인 소형화와 IC의 속도에 대한 필요조건의 증가하는 요구에 의해, 트랜지스터는 점점 더 작은 치수와 함께 더 높은 구동 전류를 가질 필요가 있다. 이에 따라, FinFET(Fin field-effect transistor)이 개발되었다. 통상적인 finFET에서, 수직 핀 구조체(vertical fin structure)는 기판 위에 형성된다. 핀(fin) 내에 채널 영역을 형성하고 가로 방향(lateral direction)으로 소스/드레인 영역을 형성하기 위해 수직 핀 구조체가 사용된다. FinFET을 형성하는 수직 방향으로 핀의 채널 영역 상에 게이트가 형성된다. 이어서, FinFET 상에 ILD(inter-layer dielectric) 및 복수의 상호접속층이 형성될 수 있다.
스마트 폰, PDA, 노트북 등의 현재의 전자 애플리케이션에서 저전력 및 고속 회로가 바람직하다. 통상적인 기판/핀 물질들(예컨대, 실리콘)에 비해, 다른 반도체 물질들(예컨대, 게르마늄, 실리콘 게르마늄, 또는 다른 III족/IV족/V족 원소들)은 FET(Field-Effect_Transistor)들의 구동 전류에서 이득을 얻는 더 높은 이동성과 더 낮은 유효질량을 갖는다. 따라서, 이러한 다른 반도체 물질들이 차세대 FET들을 위한 물질들을 위해 유망하다.
실시형태에 따르면, 핀 전계 효과 트랜지스터는 반도체 기판과 게이트 스택으로부터 상방으로 연장되는 핀을 포함한다. 핀은 채널 영역을 포함한다. 게이트 스택은 채널 영역의 측벽 위에 배치되어 채널 영역의 측벽을 커버한다. 채널 영역은 적어도 2개의 상이한 반도체 물질을 포함한다.
다른 실시형태에 따르면, 반도체 장치는 기판 위의 제1 반도체 스트립 및 제1 반도체 스트립 위의 제2 반도체 스트립을 포함한다. 제1 및 제2 반도체 스트립은 상이한 반도체 물질을 포함한다. 반도체 장치는 채널 영역 및 채널 영역의 측벽을 커버하는 게이트 스택을 더 포함한다. 채널 영역은 제2 반도체 스트립 및 제1 반도체 스트립의 적어도 부분을 포함한다. 채널 영역의 제2 수직 치수에 대한 제2 반도체 스트립의 제1 수직 치수의 비는 적어도 0.6이다.
또 다른 실시형태에 따르면, 반도체 장치를 형성하는 방법은 기판 위에 제1 반도체 스트립을 형성하는 단계 및 제1 반도체 위에 제2 반도체 스트립을 형성하는 단계를 포함한다. 제2 반도체 스트립은 제1 반도체 스트립과 상이한 반도체 물질로 형성된다. 상기 방법은 기판 위에 제1 STI 영역과 제2 STI 영역을 형성하는 단계를 더 포함한다. 제1 및 제2 반도체 스트립은 제1 및 제2 STI 영역 사이에 배치되고, 제2 반도체 스트립의 상면은 제1 및 제2 STI 영역의 상면과 실질적으로 동일 레벨이다. 제1 반도체 스트립의 상면이 제1 및 제2 STI 영역의 상면보다 높게 되도록, 제1 및 제2 STI 영역의 상면들이 리세싱된다. 제1 및 제2 STI 영역의 상면을 리세싱함으로써 노출되는 제1 및 제2 반도체 스트립의 측벽 위에 게이트 스택이 형성되고, 제1 및 제2 반도체 스트립의 측벽을 따라 연장된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 12b는 일부의 예시적 실시형태들에 따른 조합 finFET을 제조하는 다양한 중간 단계들의 사시도 및 단면도를 나타낸다.
도 13a 내지 도 13b는 일부 대체 실시형태들에 따른 조합 finFET의 단면도를 나타낸다.
도 14 내지 도 17은 일부 대체 실시형태들에 따른 조합 finFET을 제조하는 다양한 중간 단계들의 사시도를 나타낸다.
도 18 내지 도 21b는 일부 다른 대체 실시형태들에 따른 조합 finFET을 제조하는 다양한 중간 단계들의 사시도를 나타낸다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시형태들 또는 실시예들을 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다양한 실시형태들은 하나 이상의 핀을 구비한 조합 finFET(fin field-effect transistor) 구조체를 포함한다. 각 핀의 채널 영역은 2개 이상의 상이한 반도체 물질들을 포함한다. 예컨대, 각 핀의 채널 영역은 제2 반도체 물질 위에 배치된 제1 반도체 물질을 포함할 수 있다. 채널 영역의 높이에 대한 제1 반도체 물질의 높이의 비는 약 0.6보다 크게 될 수 있다. 제1 반도체 물질은, 제2 반도체 물질보다 더 높은 고유 이동도를 가질 수 있는, 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소 인듐(InGaAs), 또는 다른 III족/IV족/V족 반도체 물질들을 포함할 수 있다. 제2 반도체 물질은, 제1 반도체 물질보다 더 낮은 Dit(interface trap density)를 가질 수 있는, 실리콘이 될 수 있다. 핀의 채널 영역 내에 2개의 상이한 반도체 물질들을 포함함으로써, 높은 이동도의 반도체 물질들의 고유하게 더 높은 Dit는, 조합 finFET 디바이스에서의 더 좋은 전체 전기적 성능을 얻을 수 있는, 제2 반도체 물질의 더 낮은 Dit에 의해 균형을 이룰 수 있다.
도 1 내지 도 12b는 일부 예시적 실시형태들에 따른 FinFET의 제조에 있어서 중간 단계들의 사시도들 및 단면도들이다. 도 1은 초기 구조의 사시도를 나타낸다. 초기 구조는 기판(20)을 구비한 웨이퍼(100)를 포함한다. 기판(20)은 벌크 기판, SOI(silicon-on-insulator) 기판 등의 반도체 기판이 될 수 있다. 다양한 실시형태들에서, 기판(20)은, 실리콘과 같은 비교적 낮은 Dit를 갖는 반도체 물질을 포함할 수 있다. 패드층(pad layer)들(10 및 12)은 기판(20) 위에 배치될 수 있다. 패드층(10)은 산화물(예컨대, 실리콘 산화물)을 포함할 수 있고, 패드층(12)은 질화물(예컨대, 실리콘 질화물)을 포함할 수 있다. 패드층들(10 및 12)은, 후속 프로세스 단계들에서 STI(shallow trench isolation) 영역들[예컨대, 도 3에 도시된 STI 영역(22)]의 형성 중에 기판(20)의 일부에 대한 에치 스탑층(etch stop layer) 및 보호층으로서 기능할 수 있다.
도 2 및 도 3은, 기판(20)의 상면[표면(20A)로 표시됨]으로부터 기판(20)으로 연장되는 STI 영역(22)의 형성을 나타낸다. 도 2에서, 예컨대 포토리소그래피와 에칭의 조합을 사용하여, 개구(14)를 형성하기 위해, 기판(20)과 패드층들(10 및 12)이 패터닝된다. 개구들(14) 사이의 기판(20)의 부분들을 반도체 스트립(strip)(21)이라 칭한다.
개구들(14)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑 규산염 유리(FSG: fluoride-doped silicate glasss, 또는 다른 로우-k 유전물질) 등의 유전 물질로 충전될 수 있다. 개구들(14)의 충전은 CVD(chemical vapor deposition) 등의 임의의 적합한 프로세스를 사용하여 이루어질 수 있다. 유전 물질 상에 어닐링 프로세스(annealing process)가 수행될 수 있다. 에치 스탑층으로서 패드층(12)을 사용하여 유전 물질의 상면을 레벨링(leveling)하기 위해, CMP(chemical mechanical polish) 또는 에치 백(etch back) 프로세스가 사용될 수 있다. CMP/에치 백 이후에, 패드층(12)이 제거될 수 있다. 이어서, 웰(well) 및 APT(anti-punch through) 불순물들이 기판(20)과 유전 물질 내에 주입될 수 있다. 주입 중에 패드층(10)은 보호층으로서 기능할 수 있고, 주입 이후에 패드층(10)은 제거될 수 있다. 도 3은 반도체 스트립들(21) 사이에 형성이 완료된 STI 영역들(22)을 나타낸다. 반도체 스트립들(21)의 상면들과 STI 영역들(22)의 상면들은 실질적으로 서로 동등한 레벨이 될 수 있다.
도 4 내지 도 6은 반도체 스트립(21)의 상부를 반도체 스트립(23)[도 6에서 23A 및 23B로 표시됨]으로 교체한 것을 나타낸다. 도 4 내지 도 6은 웨이퍼(100) 내의 n-채널 반도체 스트립(23A)과 p-채널 반도체 스트립(23B) 모두의 형성을 나타낸다. 예컨대, 도 4에 의해 예시된 바와 같이, n-채널 성장을 위해 선택되는 반도체 스트립(21A)의 상부가 리세스(15A)를 형성하기 위해 제거된다. 반도체 스트립(21A)의 리세싱은 포토리소그래피와 에칭의 조합을 포함할 수 있다. 포토리소그래피 이후에, 하드 마스크(16A)(예컨대, 실리콘 산화물층 또는 실리콘 질화물층)는, n-채널 에피택시 성장(도 5 참조) 중에 반도체 스트립(21B)을 보호하기 위해 반도체 스트립(21B) 위에 형성될 수 있다.
이어서, 도 5에 의해 예시된 바와 같이, 리세스(15A) 내에 반도체 스트립(23A)을 에피택시 성장시키기 위해 에피택시가 수행된다. 반도체 스트립(23A)은 게르마늄, 갈륨 비소 인듐, 또는 다른 III/IV/V족 반도체 물질들과 같은 비교적 높은 이동성을 가진 반도체 물질을 포함할 수 있다. 일부 실시형태들에서, 반도체 스트립(23A)은 순수한 게르마늄 또는 다른 물질과 조합된 게르마늄(예컨대, SiGe, SiGeSn 등)을 포함한다. 이러한 실시형태들에서, 반도체 스트립(23A) 내의 게르마늄의 원자 농도는 적어도 약 10%가 될 수 있다. 다른 실시형태들에서, 반도체 스트립(23A)은 각각 임의의 조합의 인듐, 갈륨, 및 비소의 원자 농도의 갈륨 비소 인듐을 포함한다. n-채널 반도체 스트립(23A)의 에피택시 중에, 프로시딩(proceeding) 또는 에피택시로 n-타입 불순물이 인-시투 도핑될(in-situ doped) 수 있다. n-채널 반도체 스트립(23A)이 성장된 이후에, 하드 마스크(16A)가 제거될 수 있고, STI 영역(22)의 상면과 n-채널 반도체 스트립(23A)의 상면이 동일 레벨이 되도록 CMP가 수행될 수 있다. 도 5는 n-채널 반도체 스트립(23A)의 상면이 레벨링된(leveled) 이후에 완성된 구조체를 나타낸다.
도 6은 반도체 스트립(21B)의 상부의 p-채널 반도체 스트립(23B)로의 교체를 나타낸다. 도 4 및 도 5에 의해 예시된 프로세스와 유사한 프로세스가 반도체 스트립(21B)를 리세싱하고 p-채널 반도체 스트립(23B)을 에피택시 성장시키는데 사용될 수 있다. p-채널 반도체 스트립(23B)의 형성 중에, 반도체 스트립(21A/23A)을 마스킹하기 위해 하드 마스크(16A)와 유사한 하드 마스크(미도시)가 사용될 수 있다. p-채널 반도체 스트립(23B)의 에피택시 중에, 프로시딩(proceeding) 또는 에피택시로 p-타입 불순물이 인-시투 도핑될(in-situ doped) 수 있다.
p-채널 반도체 스트립(23B)은 게르마늄, 갈륨 비소 인듐, 또는 다른 III/IV/V족 반도체 물질들과 같은 비교적 높은 이동성을 가진 반도체 물질을 포함할 수 있다. 일부 실시형태들에서, 반도체 스트립(23B)은 순수한 게르마늄 또는 다른 물질과 조합된 게르마늄(예컨대, SiGe, SiGeSn 등)을 포함한다. 이러한 실시형태들에서, 반도체 스트립(23B) 내의 게르마늄의 원자 농도는 적어도 약 10%가 될 수 있다. 다른 실시형태들에서, 반도체 스트립(23B)은 각각 임의의 조합의 인듐, 갈륨, 및 비소의 원자 농도의 갈륨 비소 인듐을 포함한다. 일부 실시형태들에서, n-채널 반도체 스트립(23A)과 p-채널 반도체 스트립(23B)의 스트레스 효과(stress effect)는 다를 수 있다. p-채널 반도체 스트립(23B)이 성장된 이후에, 하드 마스크가 제거될 수 있고, STI 영역(22) 및 n-채널 반도체 스트립(23A)의 상면들과 p-채널 반도체 스트립(23B)의 상면이 동일 레벨이 되도록 CMP가 수행될 수 있다.
따라서, 기판(20)으로부터 상방으로 연장되어 핀(21/23)이 형성된다. 도 6은 n-채널 반도체 스트립(23A)과 p-채널 반도체 스트립(23B)의 특정 구조를 나타내지만, 다른 실시형태들은 finFET 레이아웃 디자인에 따라 n-채널 및/또는 p-채널 반도체 스트립(23A/23B)의 상이한 구조를 포함할 수 있다.
이어서, 반도체 스트립(23)의 상부가 STI 영역(22)의 상면보다 높게 되도록, STI 영역(22)이 리세싱된다. STI 영역(22)의 리세싱은 반도체 스트립(21)의 부분을 더 노출시킬 수 있고, 반도체 스트립(21)의 상면은 STI 영역(22)의 상면보다 높게 될 수 있다. STI 영역(22)의 리세싱은 예컨대 플라즈마를 갖거나 플라즈마가 없는 반응 용액(reaction solution)으로서 불화수소산(HF) 또는 3불화질소(NF3)와 조합되는 암모니아(NH3)를 사용하는 화학적 에치 프로세스를 포함할 수 있다. HF가 반응 용액으로서 사용되면, HF의 희석률(dilution ratio)은 약 1:50 내지 약 1:100 사이가 될 수 있다.
따라서, 채널 영역(24)이 핀(21/23)으로 형성된다. 완성된 finFET 구조체에서, 게이트는 채널 영역(24)의 측벽들의 주위를 둘러싸고(wrap) 채널 영역(24)의 측벽들을 커버한다(도 12b 참조). 각 채널 영역은 반도체 스트립(23)의 물질(예컨대 고 이동도 반도체 물질)과 반도체 스트립(21)의 물질(예컨대, 낮은 Dit 물질), 즉 2개의 상이한 반도체 물질을 포함할 수 있다. 이렇게 얻어진 구조가 도 7에 도시되어 있다.
도 8은 채널 영역(24)의 측벽들과 상면 상의 게이트 스택(28)의 형성을 나타낸다. 게이트 스택(28)은 더미 산화물(30) 및 더미 산화물(30) 위의 더미 게이트(32)를 포함한다. 금속 규화물, 금속 질화물 등의 물질들이 사용될 수도 있지만, 예컨대 폴리실리콘을 사용하여 더미 게이트(32)가 형성될 수 있다. 또한, 게이트 스택(28)은 더미 게이트(32) 위의 하드 마스크(34)를 포함할 수 있다. 하드 마스크(34)는 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 일부 실시형태들에서, 게이트 스택(28)은 복수의 반도체 핀들(21/23) 및/또는 STI 영역들(22)에 걸쳐 교차한다. 또한, 게이트 스택(28)은 반도체 핀(21/23)의 세로 방향에 실질적으로 직교하는 세로 방향을 가질 수 있다.
이이서, 도 8에 도시된 바와 같이, 게이트 스택(28)의 측벽들 상에 게이트 스페이서(gate spacer)(36)가 형성된다. 일부 실시형태들에서, 게이트 스페이서(36)는 실리콘 산화물, 실리콘 질화물 등으로 형성된다. 또한, 게이트 스페이서(36)는 예컨대 실리콘 산화물층 위의 실리콘 질화물층을 갖는 다층 구조(multi-layer structure)를 가질 수 있다.
도 9를 참조하면, 게이트 스택(28) 및 게이트 스페이서(36)에 의해 커버되지 않는 반도체 핀(21/23)의 부분들을 에칭하기 위해 에칭 단계가 수행된다. 따라서, STI 영역들(22) 사이에 리세스(recess)들(38)이 형성된다. 리세스(38)는 게이트 스택(28)의 대향측(opposite side)들 상에 배치된다. 리세스(38)의 형성 이후에, 반도체 스트립(21)의 노출면 상에 LDD(lightly doped drain) 및 어닐링 프로세스가 수행될 수 있다.
이어서, 도 10에 도시된 바와 같이, 리세스(38) 내의 반도체 물질을 선택적으로 성장시킴으로써 에피택시 영역(40)이 형성된다. 일부 실시형태들에서, 에피택시 영역(40)은 실리콘(게르마늄이 없음), 게르마늄(실리콘이 없음), 실리콘 게르마늄, 실리콘 인(silicon phosphorous) 등을 포함한다. 또한, 에피택시 영역(40)은 순수한 게르마늄 또는 예컨대 약 95%보다 큰 원자농도의 게리마늄을 갖는 실질적으로 순수한 게르마늄으로 형성될 수 있다. 리세스(38)가 에피택시 영역(40)으로 충전된 이후에, 에피택시 영역(40)의 추가적인 에피택시 성장은 에피택시 영역(40)이 수평으로 확장되게 하고, 면(facet)의 형성이 시작될 수 있다. 또한, STI 영역(22)의 일부 상면들은 에피택시 영역(40)의 수평 성장으로 인해 에피택시 영역(40)의 일부 아래에 놓여서 정렬될(aligned) 수 있다.
에피택시 단계 이후에, 도면부호 40을 사용하여 표시된 소스 및 드레인 영역을 형성하기 위해, p-타입 불순물 또는 n-타입 불순물이 에피택시 영역(40)에 주입될 수 있다. 대안으로서, 소스 및 드레인 영역을 형성하기 위해 에피택시 영역(40)이 성장될 때, p-타입 불순물 또는 n-타입 불순물이 인-시투 도핑될 수 있다. 소스 및 드레인 영역(40)은 게이트 스택(28)의 대향측들 상에 있고, STI 영역(22)의 표면의 부분들 위에 놓여 오버래핑될 수 있다. 이어서, 하드 마스크(34)가 제거될 수 있다.
도 11은, 버퍼 산화물층(42), 콘택트 에치 스탑층(CESL: contact etch stop layer)(44), 및 ILD(inter-layer dielectric)(46)가 형성된 이후의 웨이퍼(100)를 나타낸다. 일부 실시형태들에서, 버퍼 산화물층(42)은 실리콘 산화물을 포함하고, CESL(44)은 실리콘 질화물, 실리콘 카보나이트라이드(silicon carbonitride) 등을 포함한다. 버퍼 산화물층(42) 및 CESL(44)은 예컨대 ALD(atomic layer deposition)를 사용하여 형성될 수 있다. ILD(46)는 예컨대 FCVD(flowable chemical vapor deposition)를 사용하여 형성되는 유동가능 산화물(flowable oxide)을 포함할 수 있다. ILD(46), 게이트 스택(26), 및 게이트 스페이서(36)의 상면들의 레벨을 동등하게 하기 위해 CMP가 수행될 수 있다. 도 6a에 상세히 도시되지 않았지만, 버퍼 산화물층(42) 및 CESL(44)은 게이트 스페이서(36)의 측벽들 및 게이트 스택(26)과 게이트 스페이서(36)의 상면들 상으로 연장될 수 있다.
도 12a는, 게이트 스택(28)[더미 게이트(32) 및 더미 산화물(30)을 포함함]이 게이트 스택(54)[예컨대, 인터페이스층(48), 게이트 유전체(50), 및 도전성 게이트(52)를 포함함]으로 교체된 이후의 웨이퍼(100)의 사시도를 나타낸다. 예컨대, 게이트 스페이서(36) 사이에 리세스(미도시)를 형성하기 위해, 더미 게이트(32) 및 더미 산화물(30)이 제거될 수 있다. 리세스 내에 인터페이스층(48)(예컨대, 산화물)이 형성될 수 있다. 이어서, 게이트 스페이서(36)와 채널 영역(24)(도 12b 참조)의 측별들과 상면들 상에 그리고 리세스 내에 블랭킷층(blanket layer)으로서 게이트 유전체(50)가 형성된다. 일부 실시형태들에 따르면, 게이트 유전체(50)는 실리콘 산화물, 실리콘 질화물, 또는 이것들의 다중층(multilayer)들을 포함한다. 대체 실시형태들에서, 게이트 유전체(50)는 하이-k 유전물질을 포함한다. 이러한 실시형태들에서, 게이트 유전체(50)는, 약 7.0보다 큰 k값을 가질 수 있고, 금속 산화물, 또는 불화수소(Hf)의 규산염(silicate of hafnium), 알루미늄(Al), 지르코늄(Zr), 란타넘(La), 마그네슘(Mg), 바륨(Ba), 티타늄(Ti), 납(Pb), 및 이들의 조합을 포함할 수 있다. 게이트 유전체(50)의 형성 방법은 MBD(molecular beam deposition), ALD, PECVD(plasma enhanced CVD) 등을 포함할 수 있다. 이어서, 도전성 물질로 나머지 리세스를 충전함으로써 게이트 유전체(50) 위에 도전성 게이트(52)가 형성된다. 도전성 게이트(52)는, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 탄탈럼 탄소(TaC), 코발트(Co), 루테늄(Ru), 알루미늄(Al), 이것들의 조합, 또는 이것들의 다중층 등의 금속 함유 물질을 포함할 수 있다. 도전성 게이트(52)의 충전 이후에, 도전성 게이트(52)와 게이트 유전체(50)의 초과 부분을 제거하기 위해 CMP가 수행된다. 따라서, 인터페이스층(48), 도전성 게이트(52), 및 게이트 유전체(50)의 얻어진 나머지 부분은, 도 12a에 예시된 바와 같이, 결과로서 얻어진 FinFET의 게이트 스택(54)을 형성한다. 이어서, 소스/드레인 영역(40)과 전기적 접속하기 위해 임의의 적합한 프로세스를 사용하여 ILD(46) 내에 예컨대, 니켈(Ni), 텅스텐(W) 등을 포함하는 소스/드레인 콘택트(미도시)가 형성될 수 있다.
도 12b는 수직 평면으로 커팅되고, 게이트(54)의 세로방향으로 연장되는 도 12a의 수직 평면 교차선(12B-12B')으로부터 얻어진 단면도를 나타낸다. 게이트 스택(54)은 핀(21/23)(21/23A 내지 21/23D로 표시됨)의 채널 영역(24) 주위를 둘러싼다. 완성된 finFET 구조체에서, 채널 영역(24)은 게이트 스택(54)에 의해 둘러 싸여 있는 핀(21/23)의 부분으로 규정된다. 채널 영역(24)은 반도체 스트립(21)의 물질(예컨대, 실리콘과 같은 낮은 Dit 물질)과 반도체 스트립(23)의 물질(예컨대, 게르마늄 또는 갈륨 비소 인듐와 같은 고 이동도 물질), 즉 적어도 2개의 상이한 반도체 물질을 포함한다. 도 12b에 예시된 바와 같이, 반도체 스트립(23)은 수직 치수 H1을 갖고, 채널 영역(24)은 수직 치수 H2를 갖는다. 다양한 실시형태들에서, H2에 대한 H1의 비(ratio)는 향상된 전기적 성능(예컨대, 향상된 전체 이동도)을 위해 1보다 작은 적어도 0.6이 될 수 있다. 채널 영역(24)에 2개의 상이한 반도체 물질을 포함함으로써, 상기 비(ratio)에서 특히, 결과로서 얻어진 finFET은 채널 영역에 단일 반도체 물질을 구비한 통상적인 finFET에 비해 향상된 이동도와 전기적 성능을 가질 수 있다.
핀(21/23)의 물리적 구조는 상이한 finFET들 중에서 또는 단일 finFET에서 변경될 수 있다. 도 12b는 핀(21/23)에 대한 몇가지 대체 실시예 구조들을 나타낸다. 예컨대, 핀(21/23A)에 의해 예시된 바와 같이, 반도체 스트립(23)은 반도체 스트립(21)네 매끄럽게 접속될 수 있고, 반도체 스트립(21 및 23) 사이의 인터페이스에서 반도체 스트립(21 및 23)의 가로 치수는 실질적으로 동일하게 될 수 있다. 다른 실시형태들에서, 2개의 반도체 스트립(21 및 23) 사이의 인터페이스에서 또는 그 근방에서, 반도체 스트립(23)은 핀(21/23B)에서 예시된 바와 같이 외측으로 연장될 수 있다. 예컨대, 반도체 스트립(23)의 가로 치수(W1)는 반도체 스트립(21 및 23) 사이의 인터페이스의 가로 치수(W2)보다 크게 될 수 있다. 다른 실시형태들에서, 반도체 스트립(21)은 반도체 스트립(23)으로부터 외측으로 연장될 수 있고, 가로 치수(W1)보다 가로 치수(W2)가 더 크게 될 수 있다.
핀(21/23)은 상호 확산 영역(inter-diffusion region)(55)을 포함하거나 포함하지 않을 수 있다. 예컨대, 일부 핀들(21/23A 및 21/23D)은 반도체 스트립(21 및 23) 사이에 상호 확산 영역이 실질적으로 없다. 그러나, 다른 핀들(21/23B 및 21/23C)은 반도체 스트립(21 및 23) 사이에 상호 확산 영역을 포함할 수 있다. 예시된 상호 확산 영역(55)은 하향 형상(downward shape)[예컨대, 반도체 스트립(23)의 물질의 반도체 스트립(21)으로의 확산]으로 도시되었지만, 상호 확산 영역도 상향 형상[예컨대, 반도체 스트립(21)의 물질의 반도체 스트립(23)으로의 확산]을 가질 수 있다. 웨이퍼(100) 형성에 사용되는 고온 프로세스(예컨대, 어닐링 프로세스)로 인해, 반도체 스트립(23)의 반도체 물질(예컨대, 게르마늄)은 반도체 스트립(21)의 반도체 물질(예컨대, 실리콘)로 확산될 수 있다. 이 확산은 핀(21/23B 및 21/23C) 내에 상호 확산 영역(55)을 형성할 수 있다.
또한, 상이한 STI 영역(22)의 상면은 실질적으로 레벨이 동일하거나 동일하지 않을 수 있다. 예컨대, 리세싱 프로세스(예컨대, 화학적 에칭)로 인해, 핀(21/23)의 주변 영역에서의 STI 영역(22')은 핀(21/23) 사이에 배치되는 STI 영역(22)보다 낮은 상면을 가질 수 있다. 도 12b는 오목하게 되는 STI 영역(22)의 상면을 나타내지만, 다른 실시형태들에서, STI 영역(22)의 상면은 오목하게, 실질적으로 평평하게, 또는 볼록하게 될 수 있다.
도 13a 및 도 13b는 다양한 대체 실시형태들에 따른 조합 finFET를 구비하는 웨이퍼(200)의 단면도를 나타낸다. 웨이퍼(200 및 300)는 웨이퍼(100)와 실질적으로 유사하게 될 수 있고, 유사한 도면부호는 유사한 구성요소를 나타낸다. 그러나, 웨이퍼(200 및 300)는 기판(20)으로부터 상방으로 연장되는 핀들(21/23/25)을 포함할 수 있다. 핀들(21/23/25)은 적어도 3개의 물질들을 포함한다. 예컨대, 핀들(21/23/25)은 반도체 스트립(21)의 물질(예컨대, 실리콘), 반도체 스트립(23)의 물질(예컨대, 실리콘 게르마늄), 및 반도체 스트립(25)의 물질(예컨대, 실질적으로 순수한 게르마늄)을 포함할 수 있다. 채널 영역(24)은 반도체 스트립(23)의 물질 위의 반도체 스트립(25)의 물질과 같은 적어도 2개의 반도체 물질들을 여전히 포함할 수 있다. 대체 실시형태들에서, 채널 영역(24)은 3개 이상의 반도체 물질들을 포함할 수 있다. 일부 실시형태들에서, 반도체 스트립(25)의 물질은 실질적으로 순수한 게르마늄이고, 반도체 스트립(23)의 물질은 SiGex를 포함하고, x는 게르마늄의 원자농도이다. 이러한 실시형태들에서 x는 약 10%와 90% 사이에 있을 수 있다. 채널 영역(24)의 수직 치수에 대한 반도체 스트립(25)의 수직 치수의 비(ratio)는 1보다 작은 적어도 0.6이 될 수 있다. 또한, 반도체 스트립들[예컨대, 반도체 스트립(21 및 23)] 사이의 인터페이스는 실질적으로 평평하게 될 수 있고(도 13a에 의해 예시된 바와 같음), 또는 대안으로서 오목 형상 또는 볼록 형상을 가질 수 있다(도 13b에 예시된 바와 같음).
조합 finFET을 형성하기 위한 다른 방법들이 다른 실시형태들에서 사용될 수 있다. 예컨대, 도 1 내지 도 6은 STI-제1 방식(approach)에서 STI 영역(22)을 형성한 이후에 핀(21/23)을 형성하는 것을 나타낸다. 그러나, EPI-제1 방식에서 STI 영역(22)을 형성하기 전에 핀(21/23)이 형성될 수도 있다. 도 14 내지 도 17은, 에피택시 제1(EPI-first) 방식을 사용하는 대체 실시형태들에 따라, 웨이퍼(100) 내에 조합 finFET을 제조하는 중간 단계의 사시도를 나타낸다. 도 14 내지 도 17에서의 유사한 도면부호는 도 1 내지 도 6에서의 유사한 구성요소를 나타낸다.
도 14 및 도 15에서, 반도체 스트립(23)은 임의의 STI 영역(22)의 형성 전에 기판(20) 위에 형성될 수 있다. 예컨대, 도 14에 예시된 바와 같이, 기판(20) 위에 n-채널 반도체 스트립(23A)을 에피택시 성장시키기 위해 에피택시가 수행된다. n-채널 반도체 스트립(23A)의 에피택시 중에, n-타입 불순물이 인-시투 도핑될 수 있다. p-채널 성장을 위해 나중에 사용될 수 있는 기판(20)의 부분을 마스킹하기 위해 하드 마스크(16A)(예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함함)가 사용될 수 있다. n-채널 반도체 스트립(23A)이 성장된 이후에, 하드 마스크(16A)가 제거될 수 있다.
도 15는 기판(20) 위의 p-채널 반도체 스트립(23B)의 성장을 나타낸다. p-채널 반도체 스트립(23B)를 에피택시 성장시키기 위해, 도 14에 의해 예시된 프로세스와 유사한 프로세스가 사용될 수 있다. p-채널 반도체 스트립(23B)의 형성 중에, n-채널 반도체 스트립(23A)을 마스킹하기 위해 하드 마스크(16B)(예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함함)가 사용될 수 있다. p-채널 반도체 스트립(23B)의 에피택시 중에, p-타입 불순물이 인-시투 도핑될 수 있다. p-채널 반도체 스트립(23B)이 성장된 이후에, 하드 마스크(16B)가 제거될 수 있다.
패드층들(10 및 12)은 반도체 스트립(23) 위에 형성될 수 있다. 이어서, 예컨대 포토리소그래피 및 에칭을 사용하여 패드층(10 및 12), 반도체 스트립(23) 내에 개구(opening)(14)가 패터닝될 수 있다. 개구(14) 사이의 기판(20)의 부분이 반도체 스트립(21)이다. 따라서, 핀(21/23)은 기판(20)으로부터 상방으로 연장되어 형성된다. 이렇게 얻어진 구조가 도 16에 예시되어 있다.
개구들(14)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑 규산염 유리(FSG: fluoride-doped silicate glasss, 또는 다른 로우-k 유전물질) 등의 유전 물질로 충전될 수 있다. 개구들(14)의 충전은 CVD(chemical vapor deposition) 프로세스 등의 임의의 적합한 프로세스를 사용하여 이루어질 수 있다. 유전 물질 상에 어닐링 프로세스(annealing process)가 수행될 수 있다. 에치 스탑층으로서 사용될 수 있는 패드층(12)을 사용하여 유전 물질의 상면을 레벨링(leveling)하기 위해, CMP(chemical mechanical polish) 또는 에치 백(etch back) 프로세스가 사용될 수 있다. CMP/에치 백 프로세스 이후에, 패드층(12)이 제거될 수 있다. 이어서, 웰(well) 및 APT(anti-punch through) 불순물들이 기판(20)과 유전 물질 내에 주입될 수 있다. 이어서, 패드층(10)이 제거될 수 있다. 도 17은 핀들(21/23) 사이에 형성되는 완성된 STI 영역(22)을 나타낸다. 핀들(21/23)의 상면들과 STI 영역들(22)의 상면들은 실질적으로 서로 동등한 레벨이 될 수 있다.
조합 finFET을 형성하기 위한 다른 예시적 방법에서, 채널 영역(24)의 2개의 반도체 물질은 2개의 개별 프로세스 단계에서 노출될 수 있다. 도 7은 단일 리세싱 단계에서 STI 영역(22)을 리세싱함으로써 핀(21/23)의 채널 영역(24)을 노출시키는 것을 나타내지만, 도 18 내지 도 21b는 채널 영역(24)이 2개의 개별 리세싱 단계에서 형성되는 대체 실시형태에 따라, 웨이퍼(100) 내에 조합 finFET을 제조하는 중간 단계의 사시도를 나타낸다.
도 18은 예컨대 화학적 에칭을 통해 STI 영역(22)의 부분적 리세싱 이후의 웨이퍼(100)를 나타낸다. 부분적 리세싱 히우에, 반도체 스트립(23)의 적어도 일부가 노출된다. 그러나, 부분적 리세싱은 반도체 스트립(21)의 일부를 노출시키지 않을 수 있다. 반도체 스트립(21)과 STI 영역(22)의 상면들은 실질적으로 동일 레벨이 될 수 있다.
이어서, 도 19에 의해 예시된 바와 같이, 게이트 스택(28)[예컨대, 더미 게이트(32), 더미 산화물(30), 및 하드 마스크(34)를 구비함]이 반도체 스트립(23)의 측벽들과 상면 상에 형성될 수 있다. 복수의 반도체 핀(21/23) 및/또는 STI 영역(22)에 걸쳐 게이트 스택(28)이 교차한다. STI 영역(22)의 부분적 리세싱으로 인해, 반도체 스트립(21)의 측벽들을 게이트 스택(28)이 커버하지 않을 수 있다. 또한, 게이트 스택(28)은 반도체 핀(21/23)의 세로 방향에 실질적으로 직교하는 세로 방향을 가질 수 있다. 또한, 게이트 스페이서(36)는 게이트 스택(28)의 측벽들 상에 형성된다.
또한 도 19에 예시된 바와 같이, 게이트 스택(28)과 게이트 스페이서(36)에 의해 커버되지 않는 반도체 핀(21/23)의 부분을 리세싱하기 위해 에칭 단계가 수행된다. 따라서, STI 영역들(22) 사이에 리세스(recess)들(38)이 형성된다. 리세스(38)는 게이트 스택(28)의 대향측(opposite side)들 상에 배치된다. 리세스(38)의 형성 이후에, 반도체 스트립(21)의 노출면 상에 LDD(lightly doped drain) 및 어닐링이 수행될 수 있다.
도 20은 소스 및 드레인 영역(40)의 형성(예컨대, 에피택시 성장 및 도핑을 통해)을 나타낸다. 소스 및 드레인 영역(40)은 게이트 스택(28)의 대향측들 상에 있고, STI 영역(22)의 표면의 부분들 위에 놓여 오버래핑될 수 있다. 버퍼 산화물층(42), CESL(44), 및 ILD(46)는 소스/드레인 영역(40)과 STI 영역(22) 위에 형성된다. 이어서, 게이트 스택(28)이 제거되어 게이트 스페이서(36) 사이에 리세스(58)를 형성할 수 있다. 게이트 스택(28)의 제거는 게이트 스페이서(36) 사이의 STI 영역(22)의 영역(22A)을 노출시킬 수 있다.
도 21a 및 도 21b는 리세스(58) 내의 게이트 스페이서(36) 사이의 STI 영역(22A)의 추가 리세싱을 나타낸다. 도 21b에 더 명확하게 예시된 바와 같이, STI 영역(22A)의 리세싱은 반도체 스트립(21)의 반도체 물질을 노출시킨다. 도 21b는, 수직 평면이 커팅되어 소스 및 드레인 영역(40)에 평행한 방향으로 연장되는, 도 21a에서의 수직 평면 교차선 21B-21B'로부터 얻어지는 대체 사시도를 나타낸다.
도 21b에 의해 명확히 예시된 바와 같이, 게이트 스페이서(36) 사이의 노출된 STI 영역(22A)의 제2 리세싱은 반도체 스트립(21)을 적어도 부분적으로 노출시킨다. 얻어진 채널 영역(24)은 반도체 스트립(21 및 23) 모두의 물질을 포함한다. 따라서, 후속 프로세스 단계(예컨대, 도 11 및 도 12에 예시된 바와 같음)에서 게이트 스페이서(36) 사이에 도전성 게이트 스택[예컨대, 게이트 스택(54)]이 형성되면, 적어도 2개의 상이한 반도체 물질들을 갖는 채널 영역 주위를 게이트 스택이 둘러싼다. 따라서, 도 18 내지 도 21b에 의해 예시된 바와 같이, 채널 영역(24)의 형성은 2개의 상이한 리세싱 단계를 포함할 수 있다. 소스 및 드레인 영역(40)의 형성 전에 STI 영역(22)이 부분적으로 리세싱될 수 있다. 이어서, ILD(46)가 형성되고 게이트 스택(28)이 제거된 이후에, 반도체 스트립(21)을 노출시키기 위해 STI 영역(22)이 더 리세싱될 수 있다.
상기한 바와 같이, 조합 finFET은 핀의 채널 영역의 측벽들 상의 그리고 그 위의 게이트 스택을 포함한다. 채널 영역은 적어도 2개의 반도체 물질들을 포함한다. 제1 반도체 물질은 비교적 높은 이동도를 가질 수 있고, 제2 반도체 물질은 비교적 낮은 인터페이스 트랩 밀도(interface trap density)를 가질 수 있다. 채널 영역의 수직 치수에 대한 제1 반도체 물질의 수직 치수의 비는 1보다 작은 적어도 약 0.6이 될 수 있다. finFET의 채널 영역 내의 2개의 상이한 물질을 발란싱(balancing)함으로써, 향상된 전체 이동도 및 전기적 성능이 달성될 수 있다.
실시형태에 따르면, 핀 전계 효과 트랜지스터는 반도체 기판과 게이트 스택으로부터 상방으로 연장되는 핀을 포함한다. 핀은 채널 영역을 포함한다. 게이트 스택은 채널 영역의 측벽 위에 배치되어 채널 영역의 측벽을 커버한다. 채널 영역은 적어도 2개의 상이한 반도체 물질을 포함한다.
다른 실시형태에 따르면, 반도체 장치는 기판 위의 제1 반도체 스트립 및 제1 반도체 스트립 위의 제2 반도체 스트립을 포함한다. 제1 및 제2 반도체 스트립은 상이한 반도체 물질을 포함한다. 반도체 장치는 채널 영역 및 채널 영역의 측벽을 커버하는 게이트 스택을 더 포함한다. 채널 영역은 제2 반도체 스트립 및 제1 반도체 스트립의 적어도 부분을 포함한다. 채널 영역의 제2 수직 치수에 대한 제2 반도체 스트립의 제1 수직 치수의 비는 적어도 0.6이다.
또 다른 실시형태에 따르면, 반도체 장치를 형성하는 방법은 기판 위에 제1 반도체 스트립을 형성하는 단계 및 제1 반도체 위에 제2 반도체 스트립을 형성하는 단계를 포함한다. 제2 반도체 스트립은 제1 반도체 스트립과 상이한 반도체 물질로 형성된다. 상기 방법은 기판 위에 제1 STI 영역과 제2 STI 영역을 형성하는 단계를 더 포함한다. 제1 및 제2 반도체 스트립은 제1 및 제2 STI 영역 사이에 배치되고, 제2 반도체 스트립의 상면은 제1 및 제2 STI 영역의 상면과 실질적으로 동일 레벨이다. 제1 반도체 스트립의 상면이 제1 및 제2 STI 영역의 상면보다 높게 되도록, 제1 및 제2 STI 영역의 상면들이 리세싱된다. 제1 및 제2 STI 영역의 상면을 리세싱함으로써 노출되는 제1 및 제2 반도체 스트립의 측벽 위에 게이트 스택이 형성되고, 제1 및 제2 반도체 스트립의 측벽을 따라 연장된다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(finFET: fin field effect transistor)에 있어서,
    반도체 기판으로부터 상방으로 연장되는 핀(fin); 및
    상기 핀의 채널 영역의 측벽들 위에 배치되고, 이 측벽들을 커버하는 게이트 스택을 포함하고,
    상기 채널 영역은 적어도 2개의 상이한 반도체 물질들을 포함하고,
    상기 채널 영역은 상기 상이한 반도체 물질들 사이에 형성된 상호 확산 영역(inter-diffusion region)을 더 포함하는, 핀 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 적어도 2개의 상이한 반도체 물질들 중 하나는, 제1 수직 치수를 갖고, 상기 채널 영역은 제2 수직 치수를 갖고, 상기 제2 수직 치수에 대한 상기 제1 수직 치수의 비(ratio)는 적어도 0.6인 것인, 핀 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 적어도 2개의 상이한 반도체 물질들 중 하나에서 게르마늄의 원자농도는 적어도 10%인 것인, 핀 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 핀은 적어도 3개의 상이한 반도체 물질들을 포함하는 것인, 핀 전계 효과 트랜지스터.
  5. 삭제
  6. 제1항에 있어서, 상기 적어도 2개의 상이한 반도체 물질들 중 하나의 제1 수평 치수는 상기 적어도 2개의 상이한 반도체 물질들 중 2개 사이의 인터페이스의 제2 수평 치수보다 큰 것인, 핀 전계 효과 트랜지스터.
  7. 반도체 장치에 있어서,
    기판 위의 제1 반도체 스트립;
    상기 제1 반도체 스트립 위의 제2 반도체 스트립으로서, 상기 제1 및 제2 반도체 스트립은 상이한 반도체 물질들을 포함하는 것인, 상기 제2 반도체 스트립;
    상기 제2 반도체 스트립 및 상기 제1 반도체 스트립의 적어도 일부를 포함하는 채널 영역으로서, 상기 채널 영역의 제2 수직 치수에 대한 상기 제2 반도체 스트립의 제1 수직 치수의 비(ratio)는 적어도 0.6인 것인, 상기 채널 영역; 및
    상기 채널 영역의 측벽들 위에 있고, 상기 측벽들을 커버하는 게이트 스택을 포함하고, 상기 채널 영역은 상기 제1 및 제2 반도체 스트립 사이에 형성된 상호 확산 영역을 더 포함하는, 반도체 장치.
  8. 제7항에 있어서, 상기 제1 반도체 스트립은 제1 반도체 물질을 포함하고, 상기 제2 반도체 스트립은 제2 반도체 물질을 포함하고, 상기 제1 반도체 물질은 상기 제2 반도체 물질보다 높은 이동도를 갖고, 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 낮은 인터페이스 트랩 밀도(interface trap density)를 갖는 것인, 반도체 장치.
  9. 제7항에 있어서, 제1 STI(shallow trench isolation) 영역 및 제2 STI 영역을 더 포함하고, 상기 제1 반도체 스트립은 상기 제1 STI 영역과 상기 제2 STI 영역 사이에 배치되는 것인, 반도체 장치.
  10. 반도체 장치의 제조 방법에 있어서,
    기판 위에 제1 반도체 스트립을 형성하는 단계;
    상기 제1 반도체 스트립 위에 제2 반도체 스트립을 형성하는 단계로서, 상기 제2 반도체 스트립은 상기 제1 반도체 스트립과 상이한 반도체 물질로 형성되는 것인, 상기 제2 반도체 스트립을 형성하는 단계;
    상기 기판 위에 제1 STI(shallow trench isolation) 영역 및 제2 STI 영역을 형성하는 단계로서, 상기 제1 및 제2 반도체 스트립은 상기 제1 STI 영역과 상기 제2 STI 영역 사이에 배치되고, 상기 제2 반도체 스트립의 상면은 상기 제1 및 제2 STI 영역의 상면과 동등한 레벨인 것인, 상기 제1 STI 영역 및 상기 제2 STI 영역을 형성하는 단계;
    상기 제1 및 제2 STI 영역의 상면보다 상기 제1 반도체 스트립의 상면이 더 높게 되도록, 상기 제1 및 제2 STI 영역의 상면을 리세싱(recessing)하는 단계; 및
    상기 제1 및 제2 STI 영역의 상면을 리세싱함으로써 노출되는 상기 제1 및 제2 반도체 스트립의 측벽들 위에 있고, 상기 측벽들을 따라 연장되는 게이트 스택을 형성하는 단계를 포함하고,
    상기 제1 및 제2 반도체 스트립은 상기 제1 및 제2 반도체 스트립 사이에 형성된 상호 확산 영역을 더 포함하는, 반도체 장치의 제조 방법.
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