TWI757272B - 半導體元件與其製造方法 - Google Patents

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劉致為
劉繼文
黃仕賢
翁翊軒
葉泓佑
蔡仲恩
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Abstract

一種半導體元件，包含一沿一第一方向延伸於一基材之上之鰭片與一沿一第二方向延伸覆蓋該鰭片之閘極結構。該閘極結構包含一閘極介電層覆蓋該鰭片、一閘極電極覆蓋該閘極介電層與沿第二方向延伸之閘極電極相對側表面上的絕緣閘極側壁。一源極/汲極區域形成於與閘極電極結構相鄰區域中的鰭片中，而一應力體層介於該源極/汲極區域與該半導體基材之間。該應力體層包含含有1019atoms cm-3或低於之摻雜物之錫化鍺(GeSn)或矽鍺錫(SiGeSn)，而一部分在閘極結構下之該鰭片為一通道區域。

Description

半導體元件與其製造方法
本發明實施例係關於半導體積體電路，更具體關於具有鰭式場效電晶體(FinFET)結構之半導體元件與其製造製程。
鍺基底場效電晶體(Ge-based FETs)可分別利用拉伸與壓縮應變提升電子與電洞遷移率。錫化鍺(GeSn)與矽鍺(SiGe)被提倡用於作為鍺基(Ge-based)p型場效電晶體(p-type FET,PFET)與n型場效電晶體(n-type FET,NFET)之源極/汲極應力體，然而，其需要重摻雜濃度之源極/汲極應力體。
本揭露的一態樣是提供半導體元件，其包含：一鰭片沿一第一方向延伸於一半導體基材之上、一閘極結構沿一第二方向延伸，覆蓋於鰭片，其中閘極結構包含：一閘極介電層覆蓋於鰭片、一閘極電極覆蓋於閘極介電層，以及在閘極電 極沿第二方向延伸之相對側表面上之絕緣閘極側壁；前述半導體元件結構亦包含：一在相鄰閘極電極之鰭片的區域中之源極/汲極區域，以及一應力體層於源極/汲極區域與半導體基材之間，其中源極/汲極區域實質上由Ge或SiGe及第一摻雜物所組成，應力體層包含含有一1019atoms cm-3或低於之第二摻雜物之錫化鍺(GeSn)或矽鍺(SiGe)，以及在閘極結構下之一鰭片部分為一通道區域。
在本揭露另一個實施例中，互補式金屬氧化物半導體元件包含形成於半導體基材上之p型場效電晶體(PFET)與n型場效電晶體(NFET)。p型場效電晶體與n型場效電晶體皆包含沿第一方向延伸於基材上之鰭片與沿第二方向延伸覆蓋鰭片之閘極結構。閘極結構包含覆蓋鰭片之閘極介電層、覆蓋閘極介電層之閘極電極與沿第二方向延伸之閘極電極相對側表面上的絕緣閘極側壁。部分在閘極結構下之鰭片為通道區域。源極/汲極區域在與閘極電極相鄰區域中的鰭片中，源極/汲極區域實質上由Ge或SiGe及第一摻雜物所組成，應力體層位於源極/汲極區域下方。應力體層包含含有摻雜物約或低於1019atoms cm-3之GeSn或SiGeSn。應變鬆弛緩衝層介於應力體層與半導體基材之間。p型場效電晶體與n型場效電晶體藉由其間的絕緣層彼此分隔。
本揭露之另一實施例為製造半導體元件之方法。此方法包含於基材之上形成一或多個沿第一方向延伸之鰭片。一或多個鰭片包含至少一沿第一方向之第一區域與沿 第一方向在第一區域的任一側上的第二區域。第一區域為通道區域。閘極結構沿第二方向形成並覆蓋鰭片之第一區域。閘極結構包含覆蓋鰭片之閘極介電層、覆蓋閘極介電層之閘極電極、與一對形成於沿第二方向延伸的閘極電極的相對側表面上的絕緣閘極側壁。應力體層形成於基材上，源極/汲極區域形成於鰭片之第二區域。應力體層配置於源極/汲極區域與基材及通道區域之間，而應力體層包含含有摻雜物約或低於1019atoms cm-3之GeSn或SiGeSn。
100:應變鬆弛緩衝層
101:應力體層
102:源極/汲極區域
103:通道區域
104':閘極電極
104:虛擬閘極電極
105:淺溝槽隔離區域
106':閘極介電層
106:虛擬閘極介電層
108:鰭片
110:半導體基材
116:遮罩
118:閘極空間
120:內間隔層
122:閘極電極結構
124:鈍化層
140:遮罩
142:遮罩
146:閘極電極
148:閘極介電層
150:鰭片
200:應變鬆弛緩衝層
201:應力體層
202:源極/汲極區域
204:閘極電極結構
300:應變鬆弛緩衝層
301:應力體層
303:通道區域
304:虛擬閘極電極
308:鰭片
310:半導體基材
316:遮罩
318:閘極空間
320:內間隔層
324:鈍化層
340:遮罩
342:遮罩
346:閘極電極
348:閘極介電層
350:CMOS元件
352:NFET源極/汲極區域
354:PFET源極/汲極區域
360:絕緣層
362:源極/汲極觸點
370:NFET
372:PFET
為了讓本案內容敘述更易懂，在讀以下描述的時候應參照圖示，要注意的是，依據實際業界的作法，許多特徵並非依照比例繪製，實際上，各種特徵的尺寸可能會任意的增大或縮小，以使所述更為清楚。所附圖式之說明如下：第1A-1C圖繪示一依據本揭露之一實施例之半導體元件。
第2-12B圖繪示一依據本揭露之一實施例之製造半導體的方法。
第13-19B圖繪示一依據本揭露之一實施例之製造半導體的方法。
第20-30圖繪示一依據本揭露之一實施例之製造半導體的方法。
第31圖繪示一依據本揭露之一實施例之半導體元件。
第32圖繪示一依據本揭露之一實施例之半導體元件。
第33圖繪示一依據本揭露之一實施例之半導體元件。
第34圖繪示一依據本揭露之一實施例之半導體元件。
第35圖繪示一依據本揭露之一實施例之半導體元件。
第36圖繪示一依據本揭露之一實施例之半導體元件。
第37圖繪示一依據本揭露之一實施例之半導體元件。
第38A-38C圖繪示一依據本揭露之一實施例之半導體元件。
第39-46B圖繪示一依據本揭露之一實施例之製造半導體元件之方法。
第47-55圖繪示一依據本揭露之一實施例之製造半導體元件之方法。
第56A圖繪示一具有應力體層之半導體元件；第56B圖繪示一未具有應力體層之半導體元件；第56C圖比較具有應力體層與否之半導體元件的通道應變。
第57A-57D圖繪示一依據本揭露之一實施例之半導體元件。
第58A-71B圖繪示一依據本揭露之一實施例製造半導體元件之方法。
以下公開提供許多不同實施例，或示例，以建置所提供之標的物的不同特徵。以下敘述之成份和排列方式的特定示例是為了簡化本公開。這些當然僅是做為示例，其 目的不在構成限制。舉例而言，元件的尺寸不被揭露之範圍或數值所限制，但可以取決於元件之製程條件與/或所需的特性。此外，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。為了簡單與清晰起見，不同特徵可以任意地繪示成不同大小。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。儀器可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。另外，用語「由……構成(made of)」可以表示「包括(comprising)」或「由……組成(consisting of)」。
期望透過拉伸與壓縮應變分別提升鍺基底場效電晶體(Ge-based FETs)的電子與電洞遷移率。在本揭露的一些實施例中，通過使用源極/汲極與半導體基材間之應力體層(stressor layer)，應變可被引入p型場效電晶體(p-type FET)。通過使用通道區域(channel region)與半導體基材間之應力體層，應變可被引入n型場效電晶體(n-type FET)。
第1A-1C圖描繪根據本揭露之一實施例的p型 FinFET半導體元件。第1A圖為一半導體等角視圖，第1B圖為沿第1A圖A-A’線之截面圖，第1C圖為沿第1A圖B-B’線之截面圖。
在第1A圖中，鰭片108形成於半導體基材上(未繪示)，沿第一方向(B-B’方向)延伸，而閘極電極104'覆蓋鰭片108，沿第二方向延伸(A-A’方向)。在一些實施例中，第二方向基本上垂直於第一方向。半導體元件包含應變鬆弛緩衝層(strain relaxed buffer layer)100，其形成於半導體基材上(未繪示)。鰭片108之通道區域103形成於應變鬆弛緩衝層100之上。閘極介電層(gate dielectric layer)106'形成於閘極電極104'與通道區域103之間。源極/汲極區域102形成於鰭片108上，在沿著B-B’方向的通道區域103兩側。應力體層(stressor layer)101形成於源極/汲極區域102與應變鬆弛緩衝層100之間，在沿著B-B’方向的通道區域103兩側。淺溝槽隔離(Shallow trench isolation)區域105形成於沿著A-A’方向之鰭片108兩側。在本揭露的一些實施例中，被淺溝槽隔離區域105隔開的多個鰭片108形成於半導體基材上。
在某些實施例中，應力體層101包含錫化鍺(GeSn)或矽鍺錫(SiGeSn)。在一些實施例中，應力體層101包含含有少於1019atoms cm-3摻雜物之GeSn或SiGeSn。在其他實施例中，應力體層101包含含有少於1018atoms cm-3摻雜物之GeSn或SiGeSn。在其他實施例中，應力體層101包含未摻雜GeSn或未摻雜SiGeSn。在某些實施例 中，GeSn與SiGeSn之摻雜物選自鎵(Ga)、硼(B)、鋁(Al)和銦(In)。
在一些實施例中，應力體層101之y方向長度從約5nm至約30nm，應力體層101在z方向(高度方向)之厚度從約20nm至40nm。在其他實施例中，應力體層101在y方向之長度從約8nm至約10nm。
在一些實施例中，源極/汲極區域102包含重p+摻雜濃度鍺(Ge)或SiGe。在一些實施例中，源極/汲極區域102含有濃度高於1020atoms cm-3之摻雜物。在某些實施例中，摻雜物包含鎵(Ga)與硼(B)。在某些實施例中，源極/汲極區域為p+區域，而且源極/汲極區域包含Si1-xGex，其中0
Figure 106108596-A0305-02-0009-125
x
Figure 106108596-A0305-02-0009-126
1。在一些實施例中，源極/汲極區域102沿y方向之長度為約5nm至約30nm，而源極/汲極區域102之z方向(高度方向)厚度為約10nm至約80nm。在一些實施例中，通道區域103在z方向厚度為約10nm至約70nm。在某些實施例中，應力體層101與源極/汲極區域102在z方向約一樣厚、應力體層101比源極/汲極區域102在z方向薄或較厚(如第32圖至第37圖)。在某些實施例中，源極/汲極區域102在沿第1A圖之A-A’方向較通道區域103寬。
在某些實施例中，鰭片的通道區域103包含輕摻雜濃度、n+摻雜(反轉式FET)或p+摻雜(無接面FET)Ge、SiGe、GeSn或SiGeSn之PFET。
第2-12B圖繪示根據本揭露之實施例製造FinFET元件之示例性順序製程。應當理解，在第2-12B圖 所示之製程之前、期間以及之後可以增加額外的製程，而在某些實施例之方法中，一些下述之操作可以被取代或是移除。製程之順序可以互換。
如第2圖繪示，應變鬆弛緩衝層100形成於半導體基材110之上。
半導體基材110包含至少在其表面部分之單晶半導體層。基材110可以包含單晶半導體材料，例如但不限於矽(Si)、Ge、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、銦鋁砷(InAlAs)、砷化銦鎵(InGaAs)、磷銻化鎵(GaSbP)、砷化鎵銻(GaAsSb)和磷化銦(InP)。在一些實施例中，基材110為絕緣層上有矽(silicon-on-insulator)基材。在某些實施例中，基材110由矽所構成。
應變鬆弛緩衝層100用於將晶格常數從基材之晶格常數逐漸轉變為源極/汲極區域之晶格常數。緩衝層100由單晶半導體材料磊晶成長形成，例如但不限於Si、Ge、GeSn、SiGe、SiGeSn、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、氮化鎵(GaN)、GaP與InP所形成。在一個特定的實施例中，SiGe緩衝層磊晶成長於矽基材110上。
在一些實施例中，應變鬆弛緩衝層100包含Si1-x-yGexSny，其中0
Figure 106108596-A0305-02-0010-127
x
Figure 106108596-A0305-02-0010-128
1、0
Figure 106108596-A0305-02-0010-129
y
Figure 106108596-A0305-02-0010-130
0.3且x+y
Figure 106108596-A0305-02-0010-131
1。在某些實施例中，SiGe緩衝層之鍺濃度從緩衝層底部之30atomic%增加至緩衝層頂部之70atomic%。
一絕緣層105，例如淺溝槽隔離層形成包圍應變鬆弛緩衝層100。絕緣層105之絕緣材料可以包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜矽酸鹽玻璃(FSG)或低介電材料，用低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、電漿輔助化學氣相沉積(plasma-CVD)、可流動式化學氣相沉積(flowable CVD)或其他適合方法形成。可在絕緣層105形成後做退火(anneal)製程。
通道區域103形成於緩衝層100之上。在一些實施例中，通道區域103由蝕刻一部分緩衝層100以形成一開口，之後沉積通道區域材料於絕緣層105之間而形成。該通道區域可以為輕摻雜濃度、n+摻雜(反轉式FET)或p+摻雜(無接面FET)之Ge、SiGe、GeSn或SiGeSn，由化學氣相沉積(CVD)包含LPCVD與PECVD、PVD、原子層化學氣相沉積(ALD)或其他合適製程形成。在一些實施例中，該通道在y方向之長度為約5nm至約30nm之間。
虛擬(dummy)閘極介電層106與虛擬閘極電極104隨後形成於通道區域103與絕緣層105之上，如第3A圖，對應於第2圖之D-D’線，而第3B圖對應於第2圖之C-C’。虛擬閘極電極104可以由沉積合適閘極電極材料形成，如多晶矽，用微影蝕刻與蝕刻製程圖案化沉積的閘極電極材料以提供如第3A圖與3B圖之結構。
如第4圖所示，通道區域103隨後被蝕刻，應力體層材料沉積於緩衝層100上，以形成應力體層101。應力 體層材料包含GeSn或SiGeSn，其可能未摻雜或摻雜Ga、B、Al或In，摻雜濃度低於1019atoms cm-3。應力體層101可能使用CVD包含LPCVD與PECVD、PVD與ALD或其他合適製程沉積於緩衝層100上。如第5圖所示，在應力體層沉積製程中，應力體層材料也沉積在通道區域103之側壁上，形成L型應力體層101，。在一些實施例中，應力體層101之L型部分沿通道區域側壁在y方向之厚度介在約0nm至約5nm之間。
在某些實施例中，應力體層101包含Si1-x-yGexSny，而通道區域103包含Si1-p-qGepSnq，其中x與p之範圍由0至1、q範圍由0至0.3、0<y
Figure 106108596-A0305-02-0012-132
0.3、x+y
Figure 106108596-A0305-02-0012-133
1、q+p
Figure 106108596-A0305-02-0012-134
1。應力體層101與通道區域103由不同組成形成。在某些實施例中，沿應力體層101組成之z方向的晶格常數較通道區域103大。
遮罩材料隨後沉積於應力體層101上，以形成第一遮罩112。第一遮罩112可由光阻、與絕緣材料或金屬形成。第一遮罩使用微影蝕刻與蝕刻製程圖案化以形成開口114，使部分形成於通道區域103之側壁的應力體層101暴露，如第6圖。形成於通道區域之側壁之應力體層101部分隨後由合適的蝕刻製程移除以平整化應力體層101與移除第一遮罩112，如第7圖所繪。
源極/汲極區域102隨後形成於應力體層101上，如第8圖所示。本揭露中，源極與汲極可互換，因此結構基本上是一樣的。在某些實施例中，源極/汲極區域102 包含重摻雜濃度區域之Ge或SiGe，其含有摻雜物濃度高於1020atoms cm-3。在一些實施例中，源極/汲極區域102由磊晶形成。
如第9圖所繪，第二遮罩116隨後形成於源極/汲極區域102之上。化學機械研磨(Chemical-mechanical polishing,CMP)用來平整化第二遮罩116並且使虛擬閘極電極104之表面暴露。如第10A圖所示，虛擬閘極電極104與虛擬閘極介電層106隨後使用蝕刻製程移除，以形成閘極空間118，並且在閘極空間之側壁上形成內間隔層120，第10A圖係對應第2圖之C-C’，而第10B圖對應第2圖之D-D’。在某些實施例中，內間隔層120是由氧化物或氮化物形成，如氧化矽或氮化矽。在一些實施例中，內間隔層120使用CVD或ALD共形沉積形成。在通道區域103上側向延伸之內間隔層120用各向異性蝕刻(anisotropic etching)移除，留下沿著閘極空間118側壁之內間隔層120。在一些實施例中，間隔層120沿閘極空間118側壁之厚度介於約1nm至約15nm之間。
絕緣層105利用選擇性蝕刻進行凹槽蝕刻(recess etch)製程，使部分通道區域103暴露，如第11A圖與第11B圖分別對應於第2圖之C-C’與D-D’線。在一些實施例中，凹槽蝕刻絕緣層105與通道區域間之重疊介於約0nm至約40nm。注意到第12A圖與第12B圖，閘極電極結構122形成於暴露的通道區域103與絕緣層105之上。閘極電極結構122包含閘極電極146與介於閘極電極146與通道 區域103間之閘極介電層148。內間隔層120在閘極電極結構122之相對側表面形成絕緣閘極側壁。在形成閘極電極結構122後，第二遮罩116被蝕刻製程移除。
在一些實施例中，閘極電極結構122包含高介電閘極介電層148與金屬閘極電極146(HK/MG)。依據本揭露之實施例，高介電閘極介電層148包含一或多層二氧化鉿(HfO2)、矽酸鉿(HfSiO)、HfSiON、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高介電材料或其組合。金屬閘極電極146包含一或多層鈦(Ti)、氮化鈦(TiN)、鈦-鋁合金、Al、氮化鋁(AlN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、TaCN和TaSi。
在本揭露之另一個實施例中，形成具有L型應力體層101之FinFET，如第13-19B圖所繪。虛擬閘極介電層106與虛擬閘極電極104形成於鰭片108之上，所述鰭片108包含形成於半導體基材110上的通道區域103與應變鬆弛緩衝層100，如第13圖繪示。其結構使用如同第3A圖與第3B圖所揭露之製程形成。蝕刻通道區域，而應力體層101形成於緩衝層100之上，並沿著通道區域103之側壁，如第4圖與第5圖描述之相同方法，形成L型應力體層101，如第14圖所繪。
源極/汲極區域102隨後形成於應力體層101上，如第15圖所示，使用如第8圖所揭露之相同方法。
如第16圖所繪，遮罩116隨後形成於源極/汲極 區域102之上。遮罩116可以由光阻、與絕緣材料或金屬形成。使用化學機械研磨平整化遮罩116並使虛擬閘極電極104之表面暴露。虛擬閘極電極104與虛擬閘極介電層106隨後使用蝕刻製程移除以形成閘極空間118，並於閘極空間之側壁形成內間隔層，分別如第17A圖對應於第2圖之C-C’線，第17B圖對應於第2圖之D-D’線。
絕緣層105使用凹槽蝕刻使部分通道區域103暴露，如第18A圖與第18B圖，分別對應於第2圖之C-C’與D-D’線。在第19A圖與第19B圖中，HK/MG閘極電極結構122形成於暴露之通道區域103與絕緣層105之上。
在本揭露之另一個實施例中，FinFET形成如第20-31圖所示。虛擬閘極介電層106與虛擬閘極電極104形成於鰭片108之上，鰭片108包含形成於基材110上之通道區域103與應變鬆弛緩衝層100，如第20圖所示。此結構由與第3A圖、第3B圖與第13圖揭露之相同製程形成。
在第21A圖與第21B圖中，第一遮罩140形成於通道區域103之上。化學機械研磨用以平整化第一遮罩140並使虛擬閘極電極104之表面暴露。第21A圖對應於第2圖之C-C’線，而第21B圖對應於第2圖之D-D’線。
虛擬閘極電極104與虛擬閘極介電層106隨後使用蝕刻製程移除以形成閘極空間118，並於閘極空間之側壁形成內間隔層120，如第22A圖對應於第2圖之C-C’線，第22B圖對應於第2圖之D-D’線。
絕緣層105使用凹槽蝕刻以使部分通道區域 103暴露，如第23A圖與第23B圖所繪，分別對應於第2圖之C-C’與D-D’線。注意到第24A圖與第24B圖，HK/MG閘極電極結構122形成於暴露之通道區域103與絕緣層105之上。
鈍化層124隨後形成於閘極電極結構122之上，如第25A圖與第25B圖所示，分別對應於C-C’與D-D’線。在某些實施例中，鈍化層124為一氧化金屬層，其具有介於5nm至內間隔層120之高度之間的厚度。氧化金屬層可以由CVD、PVD與ALD或其他合適製程形成。第一遮罩140隨後用蝕刻製程移除，如第26圖所示。
在第27圖中，通道區域103隨後利用鈍化層124與內間隔層120作為遮罩蝕刻，而應力體層材料沉積於緩衝層100以形成應力體層101，使用與第4圖與第5圖揭示之相同方法，形成L型應力體層101。
遮罩材料隨後沉積於應力體層101上，以形成第二遮罩142。第二遮罩使用微影蝕刻與蝕刻製程圖案化形成開口114，使部分形成於通道區域103側壁之應力體層101暴露，如第28圖所示。形成於通道區域103側壁之部分應力體層101隨後使用合適之蝕刻製程移除，如第29圖所示，以平整化應力體層101。
移除第二遮罩142，源極/汲極區域102隨後形成於應力體層101，如第30圖所示，使用如第6-8圖揭露之相同方法。
在另一個實施例中，具有L型應力體層101之 FinFET形成，如第31圖所示。在此實施例中，FinFET使用如同第20-27圖所揭露之製程形成，隨後使用如同第8圖與第15圖所揭露之方法形成源極/汲極區域102。
本揭露之各種實施例繪示於第32-37圖。第32-37圖為FinFET之側視圖。雖然閘極電極104'在這些圖式上看起來直接與源極/汲極區域102相鄰，但兩者並未直接接觸。在這些圖式中，閘極電極104'覆蓋通道區域103。
第32圖描繪一FinFET，其應力體層101位置在應變鬆弛緩衝層100上面，而源極/汲極區域102位置在應力體層101上面。
在第33圖之實施例中，應力體層101嵌入應變鬆弛緩衝層100，而源極/汲極區域102之下表面與應變鬆弛緩衝層100之上表面基本上共平面。
第34圖之實施例為第32圖與第33圖之實施例的組合，其應力體層101部分嵌入應變鬆弛緩衝層100，一部分應力體層101延伸至應變鬆弛緩衝層100之上表面上方，源極/汲極區域102位在應力體層101上面。
第35-37圖之實施例分別對應第32-34之實施例，不一樣在於應力體層100為L型。在第35圖中，應力體層101位置在應變鬆弛緩衝層100上面。在第36圖中，應力體層101之全寬部分嵌入應變鬆弛緩衝層100，而應力體層101的L型部分沿通道區域103之側壁延伸，其在閘極電極104'之下。在第37圖中，應力體層101之全寬部分部分嵌入應變鬆弛緩衝層100，且延伸至鬆弛緩衝層100之上表面上 面，而L型部分沿著閘極電極104'覆蓋之通道區域103側壁之部分延伸。
另一個本揭露之實施例描述於第38A-38C圖，繪示一n型鰭式場效電晶體(n-type FinFET)，包含鰭片150，其應力體層101配置於應變鬆弛緩衝層100與鰭片通道區域103之間，目的是為了要提升通道區域的拉伸應變以增加電子移動率。第38A圖為n型鰭式場效電晶體之等角視圖，第38B圖為沿第38A圖E-E’線之截面圖，而第38C圖為沿第38A圖F-F’線之截面圖。
第39-46B圖繪示根據本揭露實施例之製造FinFET之示例性順序製程。應當理解，在第39-46B圖所示之製程之前、期間以及之後可以增加額外的製程，而在某些實施例的方法中，一些下述之製程可以被取代或是移除。製程之順序可以互換。
如第39圖所繪，應變鬆弛緩衝層100形成於半導體基材110之上。半導體基材110至少在其表面部分包含單晶半導體層。半導體基材110可以為任何於第2圖揭露之材料。應變鬆弛緩衝層100用於將晶格常數從基材之晶格常數逐漸改變至通道區域之晶格常數。緩衝層100可以由第2圖揭露之單晶半導體材料磊晶成長形成。應力體層101形成於應變鬆弛緩衝層之上，而通道區域103形成於應力體層101之上。絕緣層105，如淺溝槽隔離層，形成包圍應變鬆弛緩衝層100與應力體層101。
在一些實施例中，應力體層101與通道區域103 用蝕刻部分緩衝層100，形成一開口空間再在絕緣層105間的空間沉積應力體層材料與通道區域材料的方式形成。在某些實施例中，應力體層101包含GeSn或SiGeSn。在一些實施例中，應力體層101包含含有少於1019atoms cm-3摻雜物之GeSn或SiGeSn。在其他實施例中，應力體層101包含含有少於1018atoms cm-3摻雜物之GeSn或SiGeSn。在其他實施例中，應力體層101包含未摻雜GeSn或未摻雜SiGeSn。鰭片之通道區域103包含輕摻雜濃度、p+摻雜(反轉式FET)或n+摻雜(無接面FET)Ge、SiGe、GeSn或SiGeSn之NFET。應力體層材料包括GeSn或SiGeSn，其可能為未摻雜、摻雜n+摻雜物或摻雜p+摻雜物。n型摻雜物包含磷(P)、砷(As)或銻(Sb)，而p型摻雜物包含B、Al、Ga或In。通道區域103與應力體層101可以由CVD形成，包含LPCVD與PECVD、PVD與ALD或其他合適製程。
虛擬閘極介電層106與虛擬閘極電極104隨後形成於通道區域103與絕緣層105之上，如第40A圖對應於第39圖之H-H’線，第40B圖對應於第39圖之G-G’線。虛擬閘極電極104可以由沉積合適閘極電極材料如多晶矽，並使用微影蝕刻與蝕刻製程圖案化沉積之閘極電極材料形成，提供如同第40A圖與第40B圖之結構。
隨後蝕刻通道區域103與應力體層101，如第41圖所示，使應變鬆弛緩衝層100暴露。源極/汲極區域102隨後形成於應力體層100上，如第42圖所示。在某些實施例中，源極/汲極區域102包含含有濃度高於1020atoms cm-3 之摻雜物之重摻雜濃度區域之Ge或SiGe。在某些實施例中，源極/汲極區域為n+區域，且源極/汲極區域包含Si1-xGex，其中0
Figure 106108596-A0305-02-0020-135
x
Figure 106108596-A0305-02-0020-136
1。摻雜物可能為P、As或Sb。在一些實施例中，源極/汲極區域102由磊晶形成。
隨後沉積遮罩材料於源極/汲極區域102以形成遮罩116，如第43圖所示。化學機械研磨用來平整化遮罩116並使虛擬閘極電極104之表面暴露。虛擬閘極介電層106與虛擬閘極電極104隨後用蝕刻製程移除，以形成閘極空間118，而內間隔層120形成於閘極空間側壁上，分別如第44A圖對應第39圖之G-G’線，第44B圖則對應於H-H’線。內間隔層由氧化物或氮化物形成，例如氧化矽或氮化矽。
絕緣層105使用凹槽蝕刻以使部分通道區域103暴露，如第45A圖與第45B圖所示，分別對應於第39圖之G-G’與H-H’線。注意到第46A圖與第46B圖，閘極電極結構122形成於暴露之通道區域103與絕緣層105之上。閘極電極結構122包含介於閘極電極與通道區域103之間之閘極電極146與閘極介電層148。在形成閘極電極結構122後，遮罩116用蝕刻製程移除。
在一些實施例中，閘極結構122包含一高介電閘極介電層148與一金屬閘極電極146(HK/MG)。依據本揭露之實施例，高介電閘極介電層148包含一或多層HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高介電材料或其組合。金屬閘極電極146包含一或多層Ti、 TiN、鈦-鋁合金、Al、AlN、Ta、TaN、TaC、TaCN與TaSi。
在本揭露另一個實施例中，FinFET形成如第47-55圖所繪。虛擬閘極介電層106與虛擬閘極電極104形成於鰭片150之上，鰭片150包含形成於應變鬆弛緩衝層100之上的通道區域103與應力體層101，而應變鬆弛緩衝層100形成於半導體基材110之上，如第47圖所示。此結構使用與第3A圖、第3B圖與第13圖相同製程形成。
如第48圖所繪，遮罩140形成於通道區域層103之上。使用化學機械研磨平整化遮罩140並使虛擬閘極電極104之表面暴露。虛擬閘極電極104隨後用蝕刻製程移除，以形成閘極空間118，並且形成內間隔層120於閘極空間之側壁，如第49A圖與第49B圖分別對應第39圖之G-G’與H-H’線。
絕緣層105使用凹槽蝕刻以使部分通道區域103暴露，如第50A圖與第50B圖所示，分別對應於第39圖之H-H’與G-G’線。注意到第51A圖與第51B圖，HK/MG閘極電極結構122形成於暴露之通道區域103與絕緣層105之上。在一些實施例中，該閘極電極結構122包含閘極電極146與介於閘極電極與通道區域103之間之閘極介電層148。
鈍化層124隨後形成於閘極電極結構122之上，如第52A圖與第52B圖分別對應第39圖之G-G’與H-H’線。在某些實施例中，鈍化層124為氧化金屬層。該氧化金屬層由CVD形成，包含LPCVD與PECVD，PVD與ALD或 其他合適製程。遮罩140隨後使用蝕刻製程移除，如第53圖所示。
如第54圖所示，通道區域103與應力體層101隨後被蝕刻，以使應變鬆弛緩衝層100暴露。源極/汲極區域102隨後形成於應變鬆弛緩衝層100上，如第55圖所示。在某些實施例中，源極/汲極區域102包含含有摻雜物濃度高於1020atoms cm-3之重摻雜濃度區域之Ge或SiGe。摻雜物可能為P、As或Sb。在一些實施例中，源極/汲極區域102由磊晶形成。
第56A-56C圖中，本揭露實施例之通道內應變對比無應力體層之比較例。如第56A圖所示，示例性應力體層201包含Ge0.9Sn0.1，其形成於由Ge組成之通道區域與包含Ge之應變鬆弛緩衝層之間。在第56A圖與第56B圖中，閘極電極結構204覆蓋通道區域。N+源極/汲極區域202配置於應變鬆弛緩衝層200上之通道區域旁邊。在此示例中，源極/汲極區域之高度H1為40nm，通道長度L1為20nm。應力體層之高度H2為20nm。第56B圖之對照之FinFET為與第56A圖相同之FinFET，但其不包含應力體層，而是由閘極電極結構204覆蓋之通道區域，其具有如源極/汲極區域202一樣高度H1為40nm。雖然在這些側視圖中閘極電極結構204看起來直接相鄰於源極/汲極區域202，閘極電極結構204與源極/汲極區域202並未互相接觸。
通道區域之[110]應變在第56C圖中比較，其有兩種不同源極/汲極區域長度L2，5nm與10nm。如第56C 圖所示，以具有10nm長之源極/汲極的FinFET而言，含有GeSn應力體層201之FinFET較不具有GeSn應力體層之FinFET在通道頂部高32%之[110]通道應變。當源極/汲極區域長度L2為5nm，具有GeSn應力體層之FinFET較不具有GeSn應力體層之FinFET在通道頂部高15%之[110]通道應變。如第1A圖與第38A圖所示，[110]通道方向應變分別對應於第1A圖與第38A圖之B-B’與F-F’線。
第57A-57D圖描繪依據本揭露之實施例之互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)元件350。第57A圖為半導體元件之等角視圖，第57B圖為沿第57A圖I-I’線之截面圖，第57C圖為沿第57A圖J-J’之截面圖，而第57D圖為沿第57A圖K-K’之截面圖。
注意到第57A圖，兩電晶體，NFET 370與PFET 372，形成於半導體基材上(未繪示)。NFET 370與PFET 372利用插入絕緣層360彼此分隔。每一個電晶體包含沿第一方向延伸(J-J’與K-K’方向)之鰭片308與覆蓋該鰭片308並沿第二方向(I-I’方向)延伸之閘極電極346。在一些實施例中，第二方向基本上垂直於第一方向。每一個電晶體包含配置於半導體基材(未繪示)上之應變鬆弛緩衝層300。應力體層301配置於應變鬆弛緩衝層300之上。NFET源極/汲極區域352與PFET源極/汲極區域354配置於沿著J-J’方向閘極電極346兩側上之每個對應之鰭片308。源極/汲極觸點362與源極/汲極區域352、354電接觸，而絕緣閘 極側壁間隔320配置於源極/汲極區域352、354與閘極電極346之間。在一些實施例中，金屬矽化物層配置於源極/汲極觸點362與源極/汲極區域352、354之間。
在某些實施例中，應力體層301包含GeSn或SiGeSn。在一些實施例中，應力體層301包含含有少於1019atoms cm-3摻雜物之GeSn或SiGeSn。在其他實施例中，應力體層301包含含有少於1018atoms cm-3摻雜物之GeSn或SiGeSn。在其他實施例中，應力體層301包含未摻雜GeSn或未摻雜SiGeSn。在某些實施例中，GeSn與SiGeSn中之摻雜物選自鎵(Ga)、硼(B)、鋁(Al)和銦(In)。
在一些實施例中，應變鬆弛緩衝層300包含Si1-p-qGepSnq，其中p範圍從0至1、0
Figure 106108596-A0305-02-0024-137
q
Figure 106108596-A0305-02-0024-138
0.3；應力體層301包含Ge1-ySny，其中0
Figure 106108596-A0305-02-0024-139
y
Figure 106108596-A0305-02-0024-140
0.16；通道區域303包含Ge1-xSnx，其中x>y，其中若為間接能隙，則0
Figure 106108596-A0305-02-0024-141
x
Figure 106108596-A0305-02-0024-142
0.07，若為直接能隙，則0.07
Figure 106108596-A0305-02-0024-143
x
Figure 106108596-A0305-02-0024-144
0.2。
第57B圖為沿第57A圖I-I’線之截面圖。如圖所示，通道區域303配置於應力體層301之上，應力體層301在被閘極電極346覆蓋之鰭片308的區域中。在一些實施例中，鈍化層324配置覆蓋通道區域303，閘極介電層348配置於鈍化層324與閘極電極346之間。在一些實施例中，閘極介電層348為高介電材料包含一或多層之HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的高介電材料或其組合。閘極電極346為一金屬包含一或多層 Ti、TiN、鈦-鋁合金、Al、AlN、Ta、TaN、TaC、TaCN與TaSi。
第57C圖為沿第57A圖J-J’線之截面圖，第57D圖為沿第57A圖K-K’線之截面圖。如圖所示，在此實施例中，應力體層301配置於通道區域303與源極/汲極區域352、354之正下方。
第58A-70B圖依據本揭露之實施例示例性繪示製造CMOS元件之順序製程。應當理解，在此揭露之製造CMOS元件之製程可能與其他實施例揭露之製造半導體元件之製程相同。應當理解，在第58A-70B圖所示之製程之前、期間以及之後可以增加額外的製程，而在某些實施例中，一些下述之操作可以被取代或是移除，製程之順序可以互換。
如第58A圖所示，應變鬆弛緩衝層300形成於半導體基材310之上。在一些實施例中，應變鬆弛緩衝層300包含Si1-x-yGexSny，其中0
Figure 106108596-A0305-02-0025-145
x
Figure 106108596-A0305-02-0025-146
1、0
Figure 106108596-A0305-02-0025-147
y
Figure 106108596-A0305-02-0025-148
0.3與x+y
Figure 106108596-A0305-02-0025-149
1。在某些實施例中，SiGe緩衝層之鍺濃度從底部之30atomic%提升至頂部之70atomic%。
通道區域303形成於緩衝層300之上。在一些實施例中，通道區域303為輕摻雜濃度、n+摻雜、p+摻雜之Ge、SiGe、GeSn或SiGeSn，由CVD形成，包含LPCVD與PECVD、PVD與ALD或其他合適製程。隨後形成的NFET 370與PFET 372(參見第70A圖與第70B圖)之通道區域303可以由相同的材料形成。
絕緣層360，如淺溝槽隔離層形成包圍應變鬆弛緩衝層300與通道區域303，從而分離隨後形成NFET 370與PFET 372之區域。絕緣層360的絕緣材料可能包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜矽酸鹽玻璃(FSG)或低介電材料，由低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、電漿輔助化學氣相沉積(plasma-CVD)、可流動式化學氣相沉積(flowable CVD)或其他適合方法形成。可以在絕緣層360形成後做退火製程。
第58B圖與第58C圖為鰭片308之截面圖，分別對應於第58A圖之M-M’與N-N’線，而第58D圖為對應於第58A圖L-L’線之截面圖。
絕緣層360用凹槽蝕刻以使鰭片308之通道區域303從絕緣層360暴露，如第59圖。鈍化層324隨後配置於通道區域303之上，如第60A-60C圖所示。第60A圖為第58A圖沿L-L’線之截面圖，第60B圖與第60C圖分別為沿第58A圖M-M’與N-N’線之截面圖。在某些實施例中，鈍化層324為至少5nm後之氧化金屬層，由CVD、PVD與ALD或其他合適製程形成。
虛擬閘極電極304隨後形成於通道區域103與絕緣層360之上，如第61A圖對應於第58A圖之M-M’線，第61B圖對應於第58A圖之N-N’線；而第61C圖對應於第58A圖之L-L’線。虛擬閘極電極304可能由沉積合適閘極電極材料形成，如多晶矽，並使用微影蝕刻與蝕刻製程圖案化 沉積之閘極電極材料，提供如第61A-61C圖所示之結構。
鈍化層324與通道區域303隨後被蝕刻，如第62A圖對應於第58A圖之M-M’線；第62B圖對應於第58A圖之N-N’線。遮罩316形成於預計形成PFET 372之鰭片308之一，如第63B圖所示，並使預計形成NFET 370之鰭片308之位置暴露，如第63A圖所示。遮罩316可能由沉積遮罩材料於預計形成NFET 370與PFET 372之兩區域形成，之後從預計用微影與蝕刻製程形成NFET 370之區域選擇性移除遮罩材料。源極/汲極區域352隨後形成包圍暴露之鰭片308的通道區域303，如第64A圖與第64B圖分別對應於第58A圖之M-M’與N-N’線。在某些實施例中，源極/汲極區域352包含含有摻雜物濃度高於1020atoms cm-3之重摻雜濃度區域之Ge或SiGe。源極/汲極區域352在一些實施例中由磊晶形成。
第65A圖與65B圖分別對應於第58A圖之M-M’與N-N’線，遮罩316從鰭片308預計生成PFET之區域移除，遮罩340形成於鰭片308上預計生成NFET 370覆蓋源極/汲極區域352之區域。遮罩340可以由沉積遮罩材料於預計生成NFET 370與PFET 372之兩區域之上形成，再用合適的微影蝕刻與蝕刻製程從預計生成PFET 372之區域選擇性移除遮罩材料。源極/汲極區域354隨後形成於預計生成PFET 372之區域，並包圍暴露之鰭片308之通道區域303，如第66A圖與第66B圖對應於第58A圖之M-M’與N-N’線。在形成PFET 372之源極/汲極區域354後，遮罩 342形成於源極/汲極區域354之上，使兩電晶體之源極/汲極352、354皆被遮蔽，如第67A圖與第67B圖對應於第58A圖之M-M’與N-N’線。
隨後藉由蝕刻製程移除虛擬閘極電極304以形成閘極空間318，如第68A圖對應第58A圖之M-M’線；第68B圖對應第58A圖之N-N’線；第68C圖對應第58A圖之L-L’線。內間隔層320使用與第10A圖與第10B圖揭露之相同方法形成於閘極空間318的側壁，如第69A圖對應第58A圖之M-M’線，第69B圖對應第58A圖之N-N’線。在一些實施例中，內間隔層320由氧化物或氮化物形成，例如氧化矽或氮化矽。在鈍化層324上側向延伸之內間隔層320藉由各向異性蝕刻(anisotropic etching)移除，留下沿著閘極空間318側壁之內間隔層320。
注意到第70A-70C圖，高介電閘極介電層348與金屬閘極電極346使用與第12A圖與第12B圖揭露之同樣方法形成於閘極空間318中。內間隔層320在閘極電極346之相對側表面上形成絕緣閘極側壁。第70A圖對應第58A圖之M-M’線；第70B圖對應第58A圖之N-N’線；第70C圖對應第58A圖之L-L’線。
形成閘極電極346後，用蝕刻製程移除在源極/汲極區域352、354上之遮罩340、342，而源極/汲極觸點362形成於源極/汲極區域352、354上，從而提供包含NFET 370與PFET 372之CMOS元件，如第71A圖與第71B圖對應第58A圖之M-M’與N-N’線。
依據本揭露形成之CMOS元件提供高移動率，同樣材料也可以使用在NFET 370與PFET 372兩者之通道303。
依據本揭露之半導體元件提供藉由形成直接能隙與通道區域之壓縮應變，提升電子與電洞移動率。
因為同樣的通道材料使用在NFET與PFET元件兩者，所以半導體的製程在本揭露中簡化。
在Ge-based NFETs中，可以使用重摻雜濃度應力體層，但源極/汲極應力體產生之通道應變隨源極/汲極長度尺寸而減小。為了增加在小長度尺寸NFETs的源極/汲極之通道[110]應變，可以在通道區域與應變鬆弛緩衝層之間使用完全應變之GeSn或SiGeSh應力體層。
在一些實施例中，輕摻雜濃度應力體層101作為衝穿停止物(punch-through stopper)。
因此，可以看出應力體層產生之[110]通道應變隨源極/汲極區域長度縮放而減少，而在小源極/汲極區域長度，應力體層增加[110]應變。本揭露提供通道區域之拉伸應變的提升，因此藉由額外的應力體作為源極/汲極區域應力體增加電子移動率，當縮放源極/汲極區域長度時，此源極/汲極區域應力體會在通道中產生少量應變。
在本揭露之一些實施例中，Ge-based PFET的GeSn或SiGeSn應力體結構提供低源極/汲極區域電阻。
在本揭露某些實施例中，半導體元件包含在基材之上沿第一方向延伸之鰭片，閘極結構沿第二方向延伸覆 蓋鰭片。閘極結構包含覆蓋鰭片之閘極介電層、覆蓋閘極介電層之閘極電極與沿第二方向延伸之閘極電極相對側表面上的絕緣閘極側壁。源極/汲極區域形成在與閘極電極結構相鄰區域中的鰭片中，而應力體層介於源極/汲極區域與半導體基材之間。應力體層包含含有1019atoms cm-3或少於之摻雜物之GeSn或SiGeSn，而部分在閘極結構下之鰭片為通道區域。
在本揭露另一個實施例中，CMOS元件包含形成於半導體基材上之p型場效電晶體(PFET)與n型場效電晶體(NFET)。p型場效電晶體與n型場效電晶體皆包含沿第一方向延伸於基材上之鰭片與沿第二方向延伸覆蓋鰭片之閘極結構。閘極結構包含覆蓋鰭片之閘極介電層、覆蓋閘極介電層之閘極電極與沿第二方向延伸之閘極電極相對側表面上的絕緣閘極側壁。部分在閘極結構下之鰭片為通道區域。源極/汲極區域在與閘極電極結構相鄰區域中的鰭片中，應力體層介於通道區域與半導體基材之間。應力體層包含含有摻雜物約或低於1019atoms cm-3之GeSn或SiGeSn。應變鬆弛緩衝層介於應力體層與半導體基材之間。p型場效電晶體與n型場效電晶體藉由其間的絕緣層彼此分隔。
本揭露之另一實施例為製造半導體元件之方法。此方法包含於基材之上形成一或多個沿第一方向延伸之鰭片。一或多個鰭片包含至少一沿第一方向之第一區域與沿第一方向在每個第一區域的任一側上的第二區域。第一區域 為通道區域。閘極結構沿第二方向形成並覆蓋鰭片之第一區域。閘極結構包含覆蓋鰭片之閘極介電層、覆蓋閘極介電層之閘極電極、與一對形成於沿第二方向延伸的閘極電極的相對側表面上的絕緣閘極側壁。應力體層形成於半導體基材上，源極/汲極區域形成於鰭片之第二區域。應力體層配置於源極/汲極區域與半導體基材之間，或介於通道區域與半導體基材之間，而應力體層包含含有摻雜物約或低於1019atoms cm-3之GeSn或SiGeSn。
前面概述了幾個實施例或示例的特徵，使得本領域之技術人員可以更好地理解本揭露的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改用於實現與本揭露之實施例或示例的相同目的與/或實現相同優點的其他製程和結構之基礎。本領域技術人員還應當瞭解，這樣的等同結構不脫離本揭露的精神和範圍，在不脫離本揭露之精神和範圍內，當可作各種之更動、替換和更改。
100:應變鬆弛緩衝層
101:應力體層
102:源極/汲極區域
103:通道區域
104':閘極電極
105:淺溝槽隔離區域
108:鰭片

Claims (10)

  1. 一種半導體元件，包含：一鰭片沿於一半導體基材之上之一第一方向延伸；一閘極結構沿一第二方向延伸，覆蓋於該鰭片，其中該閘極結構包含：一閘極介電層覆蓋於該鰭片；一閘極電極覆蓋於該閘極介電層；以及在該閘極電極沿該第二方向延伸之相對側表面上之複數個絕緣閘極側壁；一源極/汲極區域，設置在相鄰該閘極結構之該鰭片的一區域中，其中該源極/汲極區域實質上由Ge或SiGe及一第一摻雜物所組成；以及一應力體層於源極/汲極區域與該半導體基材之間，其中該應力體層包含含有GeSn或SiGeSn，該應力體層包含1019atoms cm-3或少於1019atoms cm-3之一第二摻雜物，該應力體層的主成分不同於該源極/汲極區域的主成分，以及在閘極結構下之一鰭片部分為一通道區域，其中該應力體層沿著該些絕緣閘極側壁之一者之外側且在該通道區域之側壁上延伸而形成L型。
  2. 如請求項1所述之半導體元件，其中該應力體層包含含有小於1018atoms cm-3之該第二摻雜物的GeSn或SiGeSn。
  3. 如請求項1所述之半導體元件，其中該應力體層包含未摻雜GeSn或未摻雜SiGeSn。
  4. 如請求項1所述之半導體元件，其中該源極/汲極區域包含大於1020atoms cm-3之該第一摻雜物。
  5. 如請求項1所述之半導體元件，更包含一應變鬆弛緩衝層，形成於該應力體層與該半導體基材之間。
  6. 如請求項5所述之半導體元件，其中該應力體層嵌入該應變鬆弛緩衝層。
  7. 如請求項5所述之半導體元件，其中該通道區域覆蓋該應變鬆弛緩衝層，該應力體層沿著該通道區域之側壁延伸。
  8. 一種互補式金屬氧化物半導體元件，包含：形成於一半導體基材上之一p型場效電晶體與一n型場效電晶體，該p型場效電晶體與該n型場效電晶體分別包含：一鰭片沿一第一方向延伸於該半導體基材上；一閘極結構，沿一第二方向延伸並覆蓋該鰭片，其中該閘極結構包含：一閘極介電層，覆蓋該鰭片；一閘極電極，覆蓋該閘極介電層；以及複數個絕緣閘極側壁，沿該第二方向延伸並 設置於該閘極電極相對側表面上，其中部分在該閘極結構下之該鰭片為一通道區域；一源極/汲極區域，設置在與該閘極結構相鄰區域中的該鰭片中，其中該源極/汲極區域實質上由Ge或SiGe及一第一摻雜物所組成；一應力體層，位於該源極/汲極區域下方，其中該應力體層包含含有摻雜物約或低於1019atoms cm-3之GeSn或SiGeSn，該應力體層沿著該些絕緣閘極側壁之一者之外側且在該通道區域之側壁上延伸而形成L型；以及一應變鬆弛緩衝層，介於該應力體層與該半導體基材之間，且該應變鬆弛緩衝層包括漸變的晶格常數，其中該p型場效電晶體與該n型場效電晶體藉由其間的一絕緣層彼此分隔。
  9. 如請求項8所述之互補式金屬氧化物半導體元件，其中該應力體層延伸至該通道區域下方。
  10. 一種製造半導體元件之方法，包含：於一基材之上形成一或多個沿一第一方向延伸之一鰭片，其中該一或多個鰭片包含沿該第一方向之至少一第一區域與沿該第一方向在該第一區域的任一側上的複數個第二區域，該第一區域為通道區域；形成一閘極結構沿一第二方向延伸並覆蓋該鰭片之該第一區域，該閘極結構包含：一閘極介電層，覆蓋該鰭片； 一閘極電極，覆蓋該閘極介電層；以及一對絕緣閘極側壁，沿該第二方向延伸並設置於該閘極電極相對側表面上，形成一應變鬆弛緩衝層在該基材上，其中該應變鬆弛緩衝層包括漸變的晶格常數；形成一應力體層在該應變鬆弛緩衝層上，其中該應力體層沿著該些絕緣閘極側壁之一者之外側且在該第一區域之側壁上延伸而形成L型；及形成複數個源極/汲極區域在該鰭片的該些第二區域上，其中該應力體層介於該些源極/汲極區域與該應變鬆弛緩衝層之間或該通道區域與該應變鬆弛緩衝層之間，以及該應力體層包含含有摻雜物約或低於1019atoms cm-3之GeSn或SiGeSn。
TW106108596A 2016-03-25 2017-03-15 半導體元件與其製造方法 TWI757272B (zh)

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