CN103378132B - 半导体器件的应变结构及其制造方法 - Google Patents

半导体器件的应变结构及其制造方法 Download PDF

Info

Publication number
CN103378132B
CN103378132B CN201210360028.7A CN201210360028A CN103378132B CN 103378132 B CN103378132 B CN 103378132B CN 201210360028 A CN201210360028 A CN 201210360028A CN 103378132 B CN103378132 B CN 103378132B
Authority
CN
China
Prior art keywords
fet
channel part
height
semiconductor device
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210360028.7A
Other languages
English (en)
Other versions
CN103378132A (zh
Inventor
李宗霖
叶致锴
袁锋
彭成毅
万幸仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/487,860 external-priority patent/US9171929B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103378132A publication Critical patent/CN103378132A/zh
Application granted granted Critical
Publication of CN103378132B publication Critical patent/CN103378132B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

用于场效应晶体管(FET)的示例性结构包括：包含第一表面的硅衬底；位于第一表面上方的沟道部分，其中沟道部分具有位于第一表面之上第一高度处的第二表面以及平行于第一表面的长度；以及位于第一表面上并且沿着沟道部分的长度围绕沟道部分的两个源极/漏极(S/D)区，其中，这两个S/D区域包含SiGe、Ge、Si、SiC、GeSn、SiGeSn、SiSn或III-V族材料。本发明提供了半导体器件的应变结构及其制造方法。

Description

半导体器件的应变结构及其制造方法
相关申请的交叉参照
本申请要求于2012年4月25日提交的美国临时专利申请序列号第61/638,175号的优先权，其全部内容结合于此作为参照。
技术领域
本发明涉及集成电路制造，更具体而言，涉及具有应变结构的半导体器件。
背景技术
当通过各种技术节点按比例缩小半导体器件诸如金属氧化物半导体场效应晶体管(MOSFET)时，将高k栅极介电层和金属栅电极层合并到MOSFET的栅极堆叠件内，从而提高器件性能并且具有减小的部件尺寸。此外，位于MOSFET的源极和漏极(S/D)凹槽腔中的利用选择性生长硅锗(SiGe)的应变结构可以用于提高载流子迁移率。
但是，在互补金属氧化物半导体(CMOS)制造中实现这样的部件和工艺存在挑战。例如，难以提高场效应晶体管(FET)的载流子迁移率，因为应变材料不能将给定量的应力传送到FET的沟道区内，从而增加器件不稳定和/或器件失效的可能性。随着器件之间的栅极长度和间隔减小，加剧了这些问题的严重性。
发明内容
为了上述技术问题，一方面，本发明提供了一种场效应晶体管(FET)，包括：硅衬底，包含第一表面；沟道部分，位于所述第一表面上方，其中，所述沟道部分具有位于所述第一表面之上第一高度处的第二表面以及平行于所述第一表面的长度；以及两个源极/漏极(S/D)区，位于所述第一表面上并且沿着所述沟道部分的长度围绕所述沟道部分，其中，所述两个S/D区域包含SiGe、Ge、Si、SiC、GeSn、SiGeSn、SiSn或III-V族材料。
在所述的FET中，所述两个S/D区从所述第二表面向下延伸的部分具有等于或者大于所述第一高度的第二高度。
在所述的FET中，所述两个S/D区从所述第二表面向下延伸的部分具有等于或者大于所述第一高度的第二高度，其中，所述第二高度与所述第一高度的比值为1至1.2。
在所述的FET中，所述FET包括平面FET。
在所述的FET中，所述FET包括FinFET。
另一方面，本发明提供了一种半导体器件，包括：硅衬底，包含第一表面；第一沟道部分和第二沟道部分，位于所述第一表面上方，其中，每一个沟道部分都具有位于所述第一表面之上第一高度处的第二表面以及平行于所述第一表面的长度；第一场效应晶体管(FET)，包括位于所述第一表面上并且沿着所述第一沟道部分的长度围绕所述第一沟道部分的两个第一源极/漏极(S/D)区，其中，所述两个第一S/D区包含SiGe、Ge、GeSn、SiGeSn、SiSn或III-V族材料；以及第二FET，包括位于第三表面上并且沿着所述第二沟道部分的长度围绕所述第二沟道部分的两个第二S/D区，其中，所述第三表面位于所述第一表面和所述第二表面之间，其中，所述两个第二S/D区包含SiGe、Si或SiC。
在所述的半导体器件中，所述两个第一S/D区从所述第二表面向下延伸的部分具有等于或者大于所述第一高度的第二高度。
在所述的半导体器件中，所述两个第一S/D区从所述第二表面向下延伸的部分具有等于或者大于所述第一高度的第二高度，其中，所述第二高度与所述第一高度的比值为1至1.2。
在所述的半导体器件中，所述两个第二S/D区从所述第二表面向下延伸的部分具有小于所述第一高度的第三高度。
在所述的半导体器件中，所述两个第二S/D区从所述第二表面向下延伸的部分具有小于所述第一高度的第三高度，其中，所述第三高度与所述第一高度的比值为0.5至0.9。
在所述的半导体器件中，所述第一FET和所述第二FET包括平面FET。
在所述的半导体器件中，所述第一FET和所述第二FET包括FinFET。
在所述的半导体器件中，所述第一FET是p型FET，所述第二FET是n型FET。
在所述的半导体器件中，所述第一FET是核心器件，所述第二FET是I/O器件。
又一方面，本发明提供了一种制造场效应晶体管(FET)的方法，包括：提供包含第一表面的硅衬底；在所述第一表面上方形成沟道部分；形成延伸穿过所述沟道部分至所述硅衬底内的腔；以及在所述腔中外延生长应变材料。
在所述的方法中，采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施形成腔的步骤。
在所述的方法中，采用包含NH4OH和H2O2的溶液来实施形成腔的步骤。
在所述的方法中，采用LPCVD工艺实施在所述腔中外延生长应变材料的步骤，其中，在约660℃至700℃的温度下以及在约13Torr至50Torr的压力下，采用SiH2Cl2、HCl、GeH4、B2H6和H2作为反应气体来实施所述LPCVD工艺。
在所述的方法中，采用LPCVD工艺实施在所述腔中外延生长应变材料的步骤，其中，在约660℃至700℃的温度下以及在约13Torr至50Torr的压力下，采用SiH2Cl2、HCl、GeH4、B2H6和H2作为反应气体来实施所述LPCVD工艺，其中，SiH2Cl2的质量流率与HCl的质量流率的比值为约0.8至1.5。
在所述的方法中，采用LPCVD工艺实施在所述腔中外延生长应变材料的步骤，其中，在约660℃至700℃的温度下以及在约13Torr至50Torr的压力下，采用SiH2Cl2、HCl、GeH4、B2H6和H2作为反应气体来实施所述LPCVD工艺，其中，SiH2Cl2的质量流率与GeH4的质量流率的比值为约10至50。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了清楚的论述，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各方面制造半导体器件的应变结构的方法的流程图；
图2A至图2G是根据本发明的各方面在各个制造阶段的包括应变结构的示例半导体器件的示意性截面图；以及
图3A至图3D是根据本发明的各方面在各个制造阶段的包括应变结构的另一示例半导体器件的示意性截面图。
具体实施方式
可以理解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一和第二部件之间形成其他部件，使得第一和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复附图标号和/或字母。这种重复是为了简明和清楚，并且其本身没有指明所论述的各个实施例和/或结构之间的关系。
参照图1，示出了根据本发明的各方面制造半导体器件的应变结构的方法100的流程图。方法100开始于步骤102，其中提供了包含第一表面的硅衬底。方法100继续至步骤104，其中在第一表面上方形成锗沟道。方法100继续至步骤106，其中形成延伸穿过锗沟道至硅衬底内的腔(cavity)。方法100继续至步骤108，其中在腔中外延生长应变材料。下面的论述示出可以根据图1的方法100制造的半导体器件的实施例。
图2A至图2G是根据本发明的各方面在各个制造阶段的包括应变结构230a的示例半导体器件200的示意性截面图。图3A至图3D是根据本发明的各方面在各个制造阶段的包含应变结构330a的另一示例半导体器件300的示意性截面图。如本发明中所用的，术语半导体器件200、300指的是鳍式场效应晶体管(FinFET)。FinFET指的是任何基于鳍的多栅极晶体管。在一些可选的实施例中，术语半导体器件200、300指的是平面场效应晶体管(FET)。半导体器件200、300可以包含在微处理器、存储器单元和/或其他集成电路(IC)中。可以注意到，图1的方法不会产生完整的半导体器件200、300。可以采用互补金属氧化物半导体(CMOS)技术加工来制造完整的半导体器件200、300。因此，可以理解，可以在图1的方法100之前、期间和之后提供其他工艺，并且一些其他工艺在本文中可能仅进行简述。同样，对图2A至图3D进行简化以便更好地理解本发明的原理。例如，虽然在图2A至图3D中仅描述了半导体器件200、300，但可以理解，IC可以包括许多包含电阻器、电容器、电感器、熔丝等的其他器件。
参照图2A和图1中的步骤102，提供了衬底20。在一个实施例中，衬底20包括晶体硅衬底(例如，晶圆)。在可选的实施例中，衬底20可以由一些其他合适的元素化合物，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化镓砷或磷化镓铟制成。此外，衬底20可以包括外延层(epi层)，可以应变用于增强性能，和/或可以包括绝缘体上硅(SOI)结构。根据设计要求(例如，p型衬底或n型衬底)，衬底20可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂物，例如，掺杂区可以掺杂有p型掺杂物，诸如硼或BF2；n型掺杂物，诸如磷或砷；和/或它们的组合。掺杂区可以用于形成n型场效应晶体管(FET)或可选地用于形成p型FET。
在所述的实施例中，衬底20包括第一区域20a和第二区域20b。在用于半导体器件200的一个实施例中，第一区域20a指的是将形成核心器件的核心区域。第二区域20b指的是将形成输入/输出(I/O)器件的外围区域。在一些实施例中，核心器件和I/O器件都是p型FET。在一些实施例中，核心器件和I/O器件都是n型FET。在用于半导体器件300的可选的实施例中，第一区域20a指的是将形成第一核心器件的第一核心区域。第二区域20b指的是将形成第二核心器件的第二核心区域。在所述的实施例中，第一核心器件是p型FET，而第二核心器件是n型FET。在用于半导体器件300的又一可选的实施例中，第一区域20a指的是将形成第一核心器件的第一核心区域。第二区域20b指的是将形成I/O器件的外围区域。在所述的实施例中，第一核心器件是p型FET，而I/O器件是n型FET。
在用于形成FinFET的实施例中，衬底20包括位于第一区域20a中的第一鳍结构202a和位于第二区域20b中的第二鳍结构202b。形成在衬底20上的第一鳍结构202a和第二鳍结构202b中的每一个鳍结构都包括一个或多个鳍。在所述的实施例中，为简明起见，第一鳍结构202a和第二鳍结构202b中的每一个鳍结构都包括一个鳍。
采用包括各种沉积、光刻和/或蚀刻工艺的任何合适的工艺形成第一鳍结构202a和第二鳍结构202b。示例性光刻工艺可以包括形成上覆衬底20(例如，在硅层上)的光刻胶层(光刻胶)；使光刻胶暴露于图案；实施曝光后烘焙工艺；以及使光刻胶显影以形成包含光刻胶的掩模元件。然后可以采用反应离子蚀刻(RIE)工艺和/或其他合适的工艺蚀刻硅层。在实例中，可以采用图案化并蚀刻硅衬底20的一部分来形成第一鳍结构202a和第二鳍结构202b的硅鳍。在另一实例中，可以采用图案化并蚀刻所沉积的上覆绝缘层的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠件的上硅层)来形成第一鳍结构202a和第二鳍结构202b的硅鳍。
在所述的实施例中，在衬底20内形成隔离区以限定并电隔离第一鳍结构202a和第二鳍结构202b。在一个实例中，隔离区包括浅沟槽隔离(STI)204区。隔离区可以包含氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、和/或它们的组合。可以通过任何合适的工艺形成隔离区(在本实施例中，为STI204区)。作为一个实例，STI204区的形成可以包括用介电材料填充(例如，采用化学汽相沉积工艺)第一鳍结构202a和第二鳍结构202b之间的沟槽。在一些实施例中，填充后的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化衬层。在所述的实施例中，STI204区包含STI表面204s。
参照图2B和图1中的步骤102，使第一鳍结构202a的上部凹陷以形成低于STI表面204s的第一沟槽206a，同时使第二鳍结构202b的上部凹陷以形成低于STI表面204s的第二沟槽206b。在本实施例中，第一鳍结构202a和第二鳍结构202b的下部的每一个暴露表面都限定出第一表面20s。在示例性实施例中，第一沟槽206a和第二沟槽206b的高度H可以在约20nm至约70nm的范围内。但本领域的技术人员将了解到，在整个说明书中列举的尺寸和值仅是实例，并且可以改变以适应不同规模的IC。
在所述的实施例中，采用STI204区作为硬掩模，实施偏置蚀刻工艺使第一鳍结构202a凹陷以形成第一沟槽206a以及使第二鳍结构202b凹陷以形成第二沟槽206b。在一个实施例中，可以在压力为约1mTorr至1000mTorr、功率为约50W至1000W、偏置电压为约20V至500V、温度为约40℃至60℃的条件下，采用HBr和/或Cl2作为蚀刻气体来实施蚀刻工艺。而且，在一些实施例中，可以调节蚀刻工艺中所用的偏置电压以便更好地控制蚀刻方向从而实现沟槽206a、206b的预定轮廓。
方法100继续至步骤104，其中通过在第一表面20s上方形成第一锗沟道208a和第二锗沟道208b产生图2C中的结构，其中第一锗沟道208a和第二锗沟道208b中的每一个锗沟道都具有位于第一表面20s之上第一高度H1处的第二表面208s以及平行于第一表面20s的长度L。
当选择用于形成沟道区的半导体材料时，考虑因素包括半导体材料的性质，诸如结正向电压、电子和空穴的迁移率、漏电流电平以及半导体材料和其他材料(诸如氧化物材料)之间的界面质量。锗(Ge)比Si具有更高的电子迁移率。因此，在所述的实施例中，半导体器件200的沟道区是Ge。在一些实施例中，用于形成沟道区的半导体材料包括不同于锗的材料，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化镓砷或磷化镓铟。
在一个实施例中，可以在约10mTorr至100mTorr的压力下、在约350℃至450℃的温度下，使用GeH4、GeH3CH3和/或(GeHH3)2CH2作为外延气体实施Ge外延工艺。任选地，在约550℃至750℃的温度下实施外延工艺之后的退火工艺以限制Si和Ge外延层的界面上的位错缺陷。在用于形成平面FET(未示出)的实施例中，因为仅需要表面沟道，所以保留了部分STI204。在用于形成FinFET的实施例中，通过HF溶液去除STI204的一部分以暴露出Ge外延层(在图2D中示出)，充当半导体器件200、300的锗沟道。
参照图2D，在第一表面20s上方形成第一锗沟道208a和第二锗沟道208b之后，在第一锗沟道208a的第二表面208s上形成第一栅极堆叠件210a，同时在第二锗沟道208b的第二表面208s上形成第二栅极堆叠件210b。在所述的实施例中，第一栅极堆叠件210a和第二栅极堆叠件210b中的每一个栅极堆叠件都包括栅极介电层212和栅电极层214。可以采用任何合适的工艺(包括本文中论述的工艺)形成第一栅极堆叠件210a和第二栅极堆叠件210b。
在一个实例中，在衬底20上方相继沉积栅极介电层212和栅电极层214。在一些实施例中，栅极介电层212可以包含氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物或它们的混合物。在本实施例中，栅极介电层212是厚度为约10至30埃的高k介电层。可以采用合适的工艺诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合形成栅极介电层212。栅极介电层212还可以包括界面层(未示出)用于减少栅极介电层212与鳍结构202a和202b之间的损伤。界面层可以包含氧化硅。
在一些实施例中，栅电极层214可以包括单层或多层结构。在本实施例中，栅电极层214可以包含多晶硅。此外，栅电极层214可以是采用均匀或非均匀掺杂掺杂的多晶硅。在一些可选的实施例中，栅电极层214可以包含金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi、具有与衬底材料相兼容的功函数的其他导电材料、或它们的组合。在本实施例中，栅电极层214的厚度为约30nm至约60nm。可以采用合适的工艺诸如ALD、CVD、PVD、电镀或它们的组合形成栅电极层214。
然后，通过合适的工艺诸如旋涂在栅电极层214上方形成光刻胶层(未示出)，然后通过适当的光刻图案化方法进行图案化以形成图案化的光刻胶部件。在至少一个实施例中，图案化的光刻胶部件的宽度为约5至45nm。然后可以采用干蚀刻工艺将图案化的光刻胶部件转印到下层(即，栅电极层214和栅极介电层212)以形成第一栅极堆叠件210a和第二栅极堆叠件210b。然后可以剥离光刻胶层。
在另一实例中，在栅电极层214上方形成硬掩模层(未示出)；在硬掩模层上形成图案化的光刻胶层(未示出)；将光刻胶层的图案转印到硬掩模层，然后转印到栅电极层214和栅极介电层212以形成第一栅极堆叠件210a和第二栅极堆叠件210b。硬掩模层包含氧化硅。在一些可选的实施例中，硬掩模层可以任选地包含氮化硅、氮氧化硅和/或其他合适的介电材料，并且可以采用诸如CVD或PVD的方法形成。硬掩模层的厚度为约100至800埃。然后可以剥离光刻胶层。
仍然参照图2D，半导体器件200还包括位于第一栅极堆叠件210a两侧上的一对侧壁间隔件216a和位于第二栅极堆叠件210b两侧上的一对侧壁间隔件216b。在一些实施例中，通过首先在第一栅极堆叠件210a和第二栅极堆叠件210b上方形成介电层来形成侧壁间隔件216a和216b。介电层可以包含氧化硅、氮化硅、氮氧化硅或其他合适的材料。介电层可以包括单层或多层结构。可以通过CVD、PVD、ALD或其他合适的技术形成介电层。介电层的厚度为约5至15nm。然后，对介电层实施各向异性蚀刻以在第一栅极堆叠件210a的两侧上形成一对侧壁间隔件216a以及在第二栅极堆叠件210b的两侧上形成一对侧壁间隔件216b。
参照图2E，在形成第一栅极堆叠件210a和第二栅极堆叠件210b之后，使第一锗沟道208a和第二锗沟道208b的部分(除了在其上方形成有第一栅极堆叠件210a、第二栅极堆叠件210b和侧壁堆叠件216a、216b的部分以外)凹陷以在第一锗沟道208a中形成第一源极和漏极(S/D)腔218a以及在第二锗沟道208b中形成第二S/D腔218b。第一S/D腔218a和第二S/D腔218b都位于第一表面20s和第二表面208s之间。在所述的实施例中，第一S/D腔218a邻近于第一栅极堆叠件210a，同时第二S/D腔218b邻近于第二栅极堆叠件210b，其中由第一锗沟道208a形成的每一个第一S/D腔218a都包括一个侧壁218c和底面218d，其中由第二锗沟道208b形成的每一个第二S/D腔218b都包括一个侧壁218e和底面218f。在可选的实施例中，锗沟道208a、280b并不是如图2E中所述全部凹陷。
在所述的实施例中，使用侧壁间隔件216a、216b对作为硬掩模，实施偏置蚀刻工艺以使未被保护或暴露的第一锗沟道208a和第二锗沟道208b的第二表面208s的至少一部分凹陷，从而形成第一S/D腔218a和第二S/D腔218b。在一个实施例中，可以采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施蚀刻工艺。在可选的实施例中，可以采用包含NH4OH和H2O2的溶液来实施蚀刻工艺。
到目前为此，工艺步骤已经在第一表面20s和第二表面208s之间提供了第一S/D腔218a和第二S/D腔218b。在一些结构中，采用金属有机化学汽相沉积(MOCVD)工艺，在第一锗沟道208a的第一腔218a中沿着侧壁218c和底面218d选择性地生长应变材料，诸如砷化镓(GaAs)。但是，采用MOCVD工艺，不能很好地控制应变材料的生长工艺。
因此，采用MOCVD在腔218a中形成非均匀分布的应变材料。因为应变材料的晶格常数不同于第一锗沟道208a的晶格常数，使半导体器件的沟道区受到应变或应力从而提高器件的载流子迁移率。但是，腔218a中的应变材料的非均匀分布使得应力非均匀地施加到半导体器件的沟道区。因此，应变材料可能不能将给定量的应力传送到半导体器件的沟道区内，导致半导体器件的导通电流(on-current)不足。
因此，下面参照图2F至图2G和图3A至图3D论述的加工可以形成延伸穿过锗沟道至硅衬底内的腔。用包含SiGe层的应变结构填充腔。应变结构可以减少应变材料的非均匀分布，从而将给定量的应力传送到半导体器件的沟道区内。可以避免与半导体器件的导通电流不足相关的问题，从而增强器件性能。
为了制造半导体器件200的应变结构230(在图2G中示出)的一个实施例，通过深腔图案化工艺(图1中的步骤106)产生图2F中的结构。深腔图案化工艺可以通过在衬底20上方形成感光层220来实现。然后图案化感光层220以暴露出第一锗沟道208a的第一S/D腔218a，而覆盖第二锗沟道208b的第二S/D腔218b。
在所述的实施例中，使用图案化的感光层220、第一栅极堆叠件210a和STI204区作为掩模，进一步蚀刻第一锗沟道208a的暴露的第一S/D腔218a以形成延伸穿过第一锗沟道208a至硅衬底20内的第三腔228a。在一个实施例中，可以采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施蚀刻工艺。在可选的实施例中，可以采用包含NH4OH和H2O2的溶液来实施蚀刻工艺。然后可以剥离图案化的感光层220以暴露出第二锗沟道208b的第二S/D腔218b。
参照图2G和图1中的步骤108，在形成延伸穿过第一锗沟道208a至硅衬底20内的第三腔228a之后，通过在第二S/D腔218b中外延生长应变材料以形成S/D区222b以及在第三S/D腔228a中外延生长应变材料以形成S/D区222a产生图2G中的结构。应变材料可以包括SiGe、Ge、Si、SiC、GeSn、SiGeSn、SiSn或III-V族材料。
在所述的实施例中，可以采用HF或其他合适的溶液实施预清洁工艺以清洁第二S/D腔218b和第三S/D腔228a。然后，通过LPCVD工艺选择性地生长应变材料诸如硅锗(SiGe)以填充第二S/D腔218b和第三S/D腔228a。在所述的实施例中，在约660至700℃的温度下以及在约13至50Torr的压力下，采用SiH2Cl2、HCl、GeH4、B2H6和H2作为反应气体实施LPCVD工艺。SiH2Cl2的质量流率与HCl的质量流率的比值为约0.8至1.5，而SiH2Cl2的质量流率与GeH4的质量流率的比值为约10至50。
在第一区域20a(或指的是核心区域)中，在第一表面20s(虚线)上形成两个S/D区222a，并且这两个S/D区222a夹住沟道208a的具有长度La的第一锗沟道208a的上部。在一些实施例中，从第二表面208s向下延伸的两个S/D区222a与第一表面20s(虚线)共面。在一些实施例中，从第二表面208s向下延伸的两个S/D区222a低于第一表面20s。鉴于此，两个S/D区222a从第二表面208s向下延伸的部分具有等于或大于第一高度H1的第二高度H2。在一些实施例中，第二高度H2与第一高度H1的比值为1至1.2。两个S/D区222a结合起来被称为应变结构230a。与采用MOCVD形成的应变结构相比较，应变结构230a具有更好的均匀性，从而将给定量的应力传送到半导体器件200的沟道区内，并且增强了器件性能。
在第二区域20b(或指的是外围区域)中，在第二锗沟道208b上形成两个S/D区222b，并且这两个S/D区222b夹住沟道208b的具有长度Lb的第二锗沟道208b的上部。两个S/D区222b结合起来被称为应变结构230b。在一些实施例中，核心器件(或I/O器件)都包括NMOS和PMOS。在一些实施例中，如果应变材料包含SiGe、Ge、GeSn、SiGeSn、SiSn或III-V族材料，则核心器件和I/O器件都是p型FET。在一些实施例中，如果应变材料包含SiGe、Si或SiC，则核心器件和I/O器件都是n型FET。
在一些可选的实施例中，为了制造半导体器件300的应变结构330(在图3D中示出)的另一实施例，图3A中的结构示出在使第二锗沟道208b凹陷以在第二锗沟道208b中形成第四S/D腔318b之后的半导体器件300(图2D中的半导体器件200)。在本实施例中，图3A至图3D的半导体器件300遵循图2D的半导体器件200的形成。因此，为了清楚和简明的目的，将图2D和图3A至图3D中的相似部件用相同的编号表示。在所述的实施例中，第四S/D腔318b邻近于第二栅极堆叠件210b，其中由第二锗沟道208b形成的每一个第四S/D腔318b都具有第四表面318s。第四表面318s位于第一表面20s和第二表面208s之间。
在所述的实施例中，通过CVD工艺在衬底20上方形成包含诸如氧化硅的材料的伪介电层，然后通过适当的光刻和蚀刻方法进行图案化以形成伪介电部件310。图案化的伪介电部件310覆盖第一锗沟道208a并暴露出第二锗沟道208b的部分(除了在其上方形成有第二栅极堆叠件210b和侧壁间隔件216b对的部分以外)。然后，采用图案化的伪介电部件310和侧壁间隔件216b对作为硬掩模，实施偏置蚀刻工艺以使未被保护的或暴露的第二锗沟道208b的第二表面208s凹陷以在第一表面20s和第二表面208s之间形成第四S/D腔318b。在一个实施例中，可以采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施蚀刻工艺。在可选的实施例中，可以采用包含NH4OH和H2O2的溶液来实施蚀刻工艺。在一些实施例中，跳过如图2E中所述的使第二锗沟道208b凹陷的步骤。在可选的实施例中，跳过图2E中使锗沟道208a、208b凹陷的步骤。
参照图3B，在第一表面20s和第二表面208s之间形成第四S/D腔318b之后，在第四表面318s上外延生长两个S/D区322b，并且这两个S/D区322b夹住第二锗沟道208b的具有长度Ld的第二锗沟道208b的上部。在一个实施例中，两个S/D区322b从第二表面208s向下延伸的部分具有小于第一高度H1的第三高度H3。在另一实施例中，第三高度H3与第一高度H1的比值为0.5至0.9。在所述的实施例中，两个S/D区322b结合起来被称为应变结构330b。在一些实施例中，两个S/D区322b包含SiGe、Si或SiC。鉴于此，第二区域20b中的两个S/D区322b指的是n型核心FET的核心区域或n型I/OFET的外围区域。
在所述的实施例中，可以采用HF或其他合适的溶液实施预清洁工艺以清洁第四S/D腔318b。然后，通过LPCVD工艺选择性地生长应变材料(诸如SiC)以填充第四S/D腔318b。在所述的实施例中，在约400至800℃的温度下以及在约1至15Torr的压力下，采用SiH4、CH4和H2作为反应气体来实施LPCVD工艺。然后采用HF溶液去除图案化的伪介电部件310。
参照图3C和图1中的步骤106，在第四表面318s上形成两个S/D区322b之后，通过使第一锗沟道208a凹陷以形成延伸穿过第一锗沟道208a至硅衬底20内的第五S/D腔328a从而产生图3C中的结构。在所述的实施例中，邻近于第一栅极堆叠件210a分布第五S/D腔328a。
在所述的实施例中，通过CVD工艺在衬底20上方形成诸如氧化硅的伪介电层，然后通过适当的光刻和蚀刻方法进行图案化以形成伪介电部件320。图案化的伪介电部件320覆盖第二锗沟道208b并暴露出第一锗沟道208a的部分(除了在其上方形成有第一栅极堆叠件210a和侧壁间隔件216a对的部分以外)。然后，采用图案化的伪介电部件320和侧壁间隔件216a对作为硬掩模，实施偏置蚀刻工艺以使未被保护的或暴露的第一锗沟道208a的第二表面208s凹陷以形成第五S/D腔328a。在至少一个实施例中，可以采用选自NF3、CF4和SF6的化学物质作为蚀刻气体实施蚀刻工艺。在可选的实施例中，可以采用包含NH4OH和/或H2O2的溶液实施蚀刻工艺。
参照图3D和图1中的步骤108，在形成延伸穿过第一锗沟道208a至硅衬底20内的第五S/D腔328a之后，通过在第五S/D腔328a中外延生长应变材料以形成S/D区322a从而产生图3D中的结构。应变材料可以包含SiGe、Ge、GeSn、SiGeSn、SiSn或III-V族材料。
在所述的实施例中，可以采用HF或其他合适的溶液实施预清洁工艺以清洁第五S/D腔328a。然后，通过LPCVD工艺选择性地生长诸如硅锗(SiGe)的应变材料以填充第五S/D腔328a。在一个实施例中，在约660至700℃的温度下以及在约13至50Torr的压力下，采用SiH2Cl2、HCl、GeH4、B2H6和H2作为反应气体来实施LPCVD工艺。在一些实施例中，SiH2Cl2的质量流率与HCl的质量流率的比值为约0.8至1.5，而SiH2Cl2的质量流率与GeH4的质量流率的比值为约10至50。
在第一区域20a(或指的是核心区域)中，在第一表面20s(虚线)上形成两个S/D区322a，并且这两个S/D区322a夹住沟道208a的具有长度Lc的第一锗沟道208a的上部。在一些实施例中，从第二表面208s向下延伸的两个S/D区322a与第一表面20s(虚线)共面。在一些实施例中，从第二表面208s向下延伸的两个S/D区322a低于第一表面20s。鉴于此，两个S/D区322a从第二表面208s向下延伸的部分具有等于或大于第一高度H1的第四高度H4。在一些实施例中，第四高度H4与第一高度H1的比值为1至1.2。两个S/D区322a结合起来被称为应变结构330a。与采用MOCVD形成的应变结构相比较，应变结构330a具有更好的均匀性，从而将给定量的应力传送到半导体器件300的沟道区内，并且增强了器件性能。
在实施了如图2A至图2G或图2A至图2D以及图3A至图3D中进一步说明的图1中所示出的步骤之后，通常实施包括硅化和互连工艺的后续工艺来完成半导体器件200、300的制造。
根据实施例，一种场效应晶体管(FET)包括：包含第一表面的硅衬底；位于第一表面上方的沟道部分，其中沟道部分具有位于第一表面之上第一高度处的第二表面以及平行于第一表面的长度；以及位于第一表面上并且沿着沟道部分的长度围绕沟道部分的两个源极/漏极(S/D)区域，其中这两个S/D区包含SiGe、Ge、Si、SiC、GeSn、SiGeSn、SiSn或III-V族材料。
根据其他实施例，一种半导体器件包括：包含第一表面的硅衬底；位于第一表面上方的第一沟道部分和第二沟道部分，其中每一个沟道部分都具有位于第一表面之上第一高度处的第二表面以及平行于第一表面的长度；第一场效应晶体管(FET)，其包括位于第一表面上并且沿着第一沟道部分的长度围绕第一沟道部分的两个SiGe区；第二FET，其包括位于第三表面上并且沿着第二沟道部分的长度围绕第二沟道部分的两个Si/D区，其中第三表面位于第一表面和第二表面之间。
根据又一些实施例，一种制造场效应晶体管(FET)的方法包括：提供包含第一表面的硅衬底；在第一表面上方形成沟道部分；形成延伸穿过沟道部分至硅衬底内的腔；以及在腔中外延生长应变材料。
虽然通过实例和根据实施例描述了本发明，但是可以理解本发明不限于所公开的实施例。相反地，本发明意图涵盖各种改进和相似的布置(如对本领域的技术人员来说所显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些改进和相似的布置。

Claims (20)

1.一种场效应晶体管(FET)，包括：
硅衬底，包含第一表面；
沟道部分，位于所述第一表面上方，其中，所述沟道部分具有位于所述第一表面之上第一高度处的第二表面以及平行于所述第一表面的长度，其中，所述沟道部分是Ge；以及
两个源极/漏极(S/D)区，位于所述第一表面上并且沿着所述沟道部分的长度围绕所述沟道部分，其中，所述两个S/D区域包含SiGe、Ge、Si、SiC、GeSn、SiGeSn、SiSn或III-V族材料。
2.根据权利要求1所述的FET，其中，所述两个S/D区从所述第二表面向下延伸的部分具有等于或者大于所述第一高度的第二高度。
3.根据权利要求2所述的FET，其中，所述第二高度与所述第一高度的比值为1至1.2。
4.根据权利要求1所述的FET，其中，所述FET包括平面FET。
5.根据权利要求1所述的FET，其中，所述FET包括FinFET。
6.一种半导体器件，包括：
硅衬底，包含第一表面；
第一沟道部分和第二沟道部分，位于所述第一表面上方，其中，每一个沟道部分都具有位于所述第一表面之上第一高度处的第二表面以及平行于所述第一表面的长度；
第一场效应晶体管(FET)，包括位于所述第一表面上并且沿着所述第一沟道部分的长度围绕所述第一沟道部分的两个第一源极/漏极(S/D)区，其中，所述两个第一S/D区包含SiGe、Ge、GeSn、SiGeSn、SiSn或III-V族材料；以及
第二FET，包括位于第三表面上并且沿着所述第二沟道部分的长度围绕所述第二沟道部分的两个第二S/D区，其中，所述第三表面位于所述第一表面和所述第二表面之间，其中，所述两个第二S/D区包含SiGe、Si或SiC。
7.根据权利要求6所述的半导体器件，其中，所述两个第一S/D区从所述第二表面向下延伸的部分具有等于或者大于所述第一高度的第二高度。
8.根据权利要求7所述的半导体器件，其中，所述第二高度与所述第一高度的比值为1至1.2。
9.根据权利要求6所述的半导体器件，其中，所述两个第二S/D区从所述第二表面向下延伸的部分具有小于所述第一高度的第三高度。
10.根据权利要求9所述的半导体器件，其中，所述第三高度与所述第一高度的比值为0.5至0.9。
11.根据权利要求6所述的半导体器件，其中，
所述第一FET和所述第二FET包括平面FET。
12.根据权利要求6所述的半导体器件，其中，所述第一FET和所述第二FET包括FinFET。
13.根据权利要求6所述的半导体器件，其中，所述第一FET是p型FET，所述第二FET是n型FET。
14.根据权利要求6所述的半导体器件，其中，所述第一FET是核心器件，所述第二FET是I/O器件。
15.一种制造场效应晶体管(FET)的方法，包括：
提供包含第一表面的硅衬底；
在所述第一表面上方形成沟道部分，其中，所述沟道部分是Ge；
形成延伸穿过所述沟道部分至所述硅衬底内的腔；以及
在所述腔中外延生长应变材料。
16.根据权利要求15所述的方法，其中，采用选自NF3、CF4和SF6的化学物质作为蚀刻气体来实施形成腔的步骤。
17.根据权利要求15所述的方法，其中，采用包含NH4OH和H2O2的溶液来实施形成腔的步骤。
18.根据权利要求15所述的方法，其中，采用LPCVD工艺实施在所述腔中外延生长应变材料的步骤，其中，在660℃至700℃的温度下以及在13Torr至50Torr的压力下，采用SiH2Cl2、HCl、GeH4、B2H6和H2作为反应气体来实施所述LPCVD工艺。
19.根据权利要求18所述的方法，其中，SiH2Cl2的质量流率与HCl的质量流率的比值为0.8至1.5。
20.根据权利要求18所述的方法，其中，SiH2Cl2的质量流率与GeH4的质量流率的比值为10至50。
CN201210360028.7A 2012-04-25 2012-09-24 半导体器件的应变结构及其制造方法 Active CN103378132B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201261638175P 2012-04-25 2012-04-25
US61/638,175 2012-04-25
US13/487,860 2012-06-04
US13/487,860 US9171929B2 (en) 2012-04-25 2012-06-04 Strained structure of semiconductor device and method of making the strained structure

Publications (2)

Publication Number Publication Date
CN103378132A CN103378132A (zh) 2013-10-30
CN103378132B true CN103378132B (zh) 2016-04-06

Family

ID=49323355

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210360028.7A Active CN103378132B (zh) 2012-04-25 2012-09-24 半导体器件的应变结构及其制造方法

Country Status (2)

Country Link
CN (1) CN103378132B (zh)
DE (1) DE102013100904B4 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839788A (zh) * 2014-02-25 2014-06-04 清华大学 SiGeSn层及其形成方法
CN105304494B (zh) * 2014-07-25 2019-06-28 Imec 非营利协会 一种形成nmos晶体管装置的锗通道层、nmos晶体管装置和cmos装置的方法
CN104241141A (zh) * 2014-09-28 2014-12-24 上海集成电路研发中心有限公司 一种用于制作嵌入式硅锗应变pmos器件的方法
CN104392929A (zh) * 2014-11-26 2015-03-04 上海华力微电子有限公司 嵌入式碳化硅的制备方法
US10340383B2 (en) 2016-03-25 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having stressor layer
CN106601816A (zh) * 2016-11-29 2017-04-26 东莞市广信知识产权服务有限公司 一种锗基nmos器件结构
CN110957360A (zh) * 2018-09-27 2020-04-03 上海新微技术研发中心有限公司 一种硅基锗锡高电子迁移率晶体管及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7674669B2 (en) 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
US8299453B2 (en) * 2009-03-03 2012-10-30 International Business Machines Corporation CMOS transistors with silicon germanium channel and dual embedded stressors
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels

Also Published As

Publication number Publication date
DE102013100904A1 (de) 2013-10-31
DE102013100904B4 (de) 2018-06-21
CN103378132A (zh) 2013-10-30

Similar Documents

Publication Publication Date Title
US9577071B2 (en) Method of making a strained structure of a semiconductor device
CN103107195B (zh) 半导体器件的应变结构
CN103367442B (zh) 鳍式场效应晶体管的栅极堆叠件
CN102237408B (zh) 场效应晶体管与半导体元件的制造方法
US9337285B2 (en) Contact structure of semiconductor device
CN103378132B (zh) 半导体器件的应变结构及其制造方法
US9349831B2 (en) Integrated circuit device with well controlled surface proximity and method of manufacturing same
KR101438290B1 (ko) 반도체 소자를 위한 소스/드레인 스택 스트레서
US9287129B2 (en) Method of fabricating FinFETs
CN104934472B (zh) Finfet结构及其制造方法
US8445940B2 (en) Source and drain feature profile for improving device performance
CN103035526B (zh) 半导体器件及其制造方法
CN102593130B (zh) 半导体器件及其制造方法
KR101591564B1 (ko) 반도체 소자 및 그 제조 방법
CN103811550A (zh) 半导体器件的接触结构
US9214552B2 (en) Method for fabricating a strain feature in a gate spacer of a semiconductor device
CN107123680A (zh) 鳍式场效应晶体管及其制造方法
CN104051532B (zh) 半导体器件的源极/漏极结构
US9306033B2 (en) Semiconductor device and fabrication method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant