CN104934472B - Finfet结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种器件，该器件包括：衬底、鳍结构、第一源极/漏极区、以及第二源极/漏极区；其中，衬底包括硅；鳍结构包括由硅形成且由隔离区环绕的下部、由碳化硅锗形成的中部、由硅形成的上部和在中部与上部之间形成的碳化硅层，其中，中部由氧化物层环绕，上部包括沟道；第一源极/漏极区包括第一磷化硅区和在第一磷化硅区下面形成的第一碳化硅层；并且第二源极/漏极区包括第二磷化硅区和在第二磷化硅区下面形成的第二碳化硅层。本发明还提供了FINFET结构及其制造方法。

Description

FINFET结构及其制造方法
技术领域
本发明总体涉及半导体技术领域，更具体地，涉及FINFET结构及其制造方法。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经历了快速发展。在大多数情况下，集成密度的这种改进源自最小部件尺寸的重复减小，这允许更多的部件集成到给定区域内。然而，较小的部件尺寸可能导致更多的漏电流。随着近来对更小的电子器件需求的增长，对降低半导体器件的漏电流的需求也已增长。
在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区包括漏极、源极、连接在漏极和源极之间的沟道区、以及位于沟道的顶部上的用于控制沟道区的导通和截止状态的栅极。当栅极电压大于阈值电压时，在漏极和源极之间建立导电沟道。因此，允许电子或空穴在漏极和源极之间移动。另一方面，当栅极电压小于阈值电压时，理想地，沟道中断，并且没有在漏极和源极之间流动的电子或空穴。然而，随着半导体器件持续缩小，由于短沟道泄漏效应，栅极不能完全控制沟道区，尤其是沟道区中远离栅极的部分。因此，在半导体器件按比例缩小至深亚30纳米尺寸(deep sub-30nanometer)之后，传统的平面晶体管的相应的短栅极长度可以导致栅极的失效(inability)，从而基本上截止了沟道区。
随着半导体技术的发展，已经出现了作为有效替代的鳍式场效应晶体管(FinFET)以进一步降低半导体器件中的漏电流。在FinFET中，有源区包括漏极、沟道区和从半导体衬底的表面处突出的源极，其中FinFET位于半导体衬底上。与鳍相类似，FinFET的有源区在截面图中为矩形形状。此外，FinFET的栅极结构像倒置的U从三侧包围有源区。因此，栅极结构对沟道的控制变得更强。传统的平面晶体管的短沟道泄露效应已降低。从而，当FinFET截止时，栅极结构可以更好地控制沟道以便降低漏电流。
FinFET的鳍的形成可以包括使衬底凹进以形成凹槽、使用介电材料填充凹槽、实施化学机械抛光工艺以去除位于鳍之上的介电材料的过量部分，以及使介电材料的顶层凹进，从而使得凹槽中介电材料的保留部分形成浅沟槽隔离(STI)区。
发明内容
为解决现有技术中的问题，本发明提供了一种装置，包括：衬底，由第一半导体材料形成；鳍结构，从所述衬底上方突出，其中，所述鳍结构包括：下部，由所述第一半导体材料形成；中部，由第二半导体材料形成；上部，由所述第一半导体材料形成，其中，所述上部包括连接在第一源极/漏极区和第二源极/漏极区之间的沟道；和第一碳掺杂层，形成在所述中部和所述上部之间；第二碳掺杂层，形成在所述第一源极/漏极区下面；以及第三碳掺杂层，形成在所述第二源极/漏极区下面。
在上述装置中，还包括：栅极区，环绕所述鳍结构的所述沟道。
在上述装置中，其中：所述第一半导体材料是硅；以及所述第二半导体材料是碳化硅锗(SiGeC)。
在上述装置中，其中：所述第一碳掺杂层由碳化硅(SiC)形成；所述第二碳掺杂层由SiC形成；以及所述第三碳掺杂层由SiC形成。
在上述装置中，其中：所述第二碳掺杂层由碳磷化硅(SiCP)形成；以及所述第三碳掺杂层由SiCP形成。
在上述装置中，其中：所述第一源极/漏极区由磷化硅(SiP)形成；以及所述第二源极/漏极区由SiP形成。
在上述装置中，其中：所述鳍结构的中部包括氧化物外层，其中，所述氧化物外层由SiGeOx形成，其中，x是以原子百分比计的氧组分。
根据本发明的另一个方面。提供了一种器件，包括：衬底，包括硅；鳍结构，从所述衬底上方突出，其中，所述鳍结构包括：下部，由硅形成并且由隔离区环绕；中部，由碳化硅锗形成，其中，所述中部由氧化物层包围；上部，由硅形成，其中，所述上部包括沟道；和碳化硅层，形成在所述中部和所述上部之间；第一源极/漏极区，包括第一磷化硅区和在所述第一磷化硅区下面形成的第一碳化硅层；以及第二源极/漏极区，包括第二磷化硅区和在所述第二磷化硅区下面形成的第二碳化硅层。
在上述器件中，其中：所述第一源极/漏极区的厚度在从约30nm至约50nm的范围内；以及所述第二源极/漏极区的厚度在从约30nm至约50nm的范围内。
在上述器件中，其中：所述氧化物层包括SiGeOx，其中，x是以原子百分比计的氧组分。
在上述器件中，其中：所述碳化硅层的厚度在从约5nm至约15nm的范围内。
在上述器件中，其中：所述碳化硅层的厚度在从约5nm至约15nm的范围内；以原子百分比计，所述碳化硅层的碳浓度为从约0.5％至约2％。
在上述器件中，其中：所述中部的锗浓度为从约20％至约45％；以及所述中部的碳浓度为从约0.5％至约2％。
在上述器件中，其中：所述碳化硅层还包括磷。
在上述器件中，其中：所述碳化硅层还包括磷；磷浓度在从约1E20/cm3至约5E20/cm3的范围内。
在本发明的又一个方面中，提供了一种方法，包括：提供由第一半导体材料形成的衬底；使所述衬底凹进以形成被隔离区环绕的鳍；使所述鳍凹进以在所述鳍的下部上方形成沟槽；通过第一外延工艺在所述沟槽中生长第二半导体材料以形成所述鳍的中部；通过第二外延工艺在所述下部上方形成第一碳掺杂层；通过第三外延工艺在碳掺杂层上方生长所述第一半导体材料以形成所述鳍的上部；通过第四外延工艺形成第一源极/漏极区，其中，在所述第一源极/漏极区下面形成第二碳掺杂层；以及对所述鳍的中部应用热氧化工艺以形成氧化物外层。
在上述方法中，还包括：在所述第一外延工艺期间原位掺杂碳，其中，所述第二半导体材料是硅锗。
在上述方法中，其中：所述第一半导体材料是硅。
在上述方法中，其中：所述第一碳掺杂层包括碳化硅。
在上述方法中，其中：所述第二碳掺杂层包括碳化硅。
附图说明
当结合附图进行阅读时，从以下详细描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
图1示出了根据本发明的各个方面的半导体器件的顶视图；
图2A至图8B是根据本发明的各个实施例的图1中示出的半导体器件在各个制造阶段的截面图；
图9示出了根据本发明的各个方面的在对半导体器件应用第一氧化工艺之后的图8B中示出的半导体器件的一部分的截面图；
图10示出了根据本发明的各个方面的半导体器件的截面图；以及
图11示出了根据本发明的各个方面的另一个半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下文描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不表示所论述的各个实施例和/或结构之间的关系。
图1示出了根据本发明的各个方面的半导体器件的顶视图。在一些实施例中，半导体器件200是鳍式场效应晶体管(FinFET)。在整个说明书中，可选地将半导体器件200称为FinFET200。更具体地，FinFET200指的是任何基于鳍的多栅极晶体管。其他晶体管结构和类似的结构都在本发明的预期范围内。FinFET200可以包括在微处理器、存储单元和/或其他集成电路(IC)中。
半导体器件200包括鳍结构220、围绕鳍结构220的隔离结构218和环绕鳍结构220的沟道部分的栅极结构230。为了进行说明，FinFET200包括两个鳍。在一些实施例中，FinFET200可以包括少于或多于两个鳍，例如，一个鳍或三个鳍。
图2A至图8B是根据本发明的各个实施例的图1中示出的半导体器件在各个制造阶段的截面图。以字母“A”表示的每幅图(例如，图2A)示出了沿着图1的线a-a截取的半导体器件200的截面图。以字母“B”表示的每幅图(例如，图2B)示出了沿着图1的线b-b截取的半导体器件200的截面图。
图2A和图2B示出了根据本发明的各个方面的图1中示出的半导体器件的衬底的截面图。衬底202包括具有第一晶格常数的第一半导体材料，并且因此在本发明中也称为第一半导体材料202。在一些实施例中，衬底202包括晶体硅衬底(例如，晶圆)。根据设计需求，衬底202可以包括各种掺杂区(例如，p型衬底或n型衬底)。
在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂有p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或它们的组合。掺杂区可以配置为用于n型FinFET，或者可选地配置为用于p型FinFET。
在一些实施例中，衬底202可以由一些其他合适的元素半导体制成，诸如合适的化合物半导体(诸如砷化镓、碳化硅、砷化铟或磷化铟)；或者合适的合金半导体(诸如碳化硅锗、磷砷化镓或磷化镓铟)。此外，衬底202可以包括外延层(epi层)和/或可以包括绝缘体上硅(SOI)结构，外延层可以拉紧以增强性能。
在一些实施例中，可以在半导体衬底202的顶面202t上形成焊盘层204a和掩模层204b。焊盘层204a可以是包括氧化硅的薄膜。可以通过诸如热氧化工艺的合适的半导体制造技术形成焊盘层204a。焊盘层204a可以用作半导体衬底202和掩模层204b之间的粘合层。焊盘层204a也可以用作用于蚀刻掩模层204b的蚀刻停止层。
在实施例中，由氮化硅形成掩模层204b。可以通过诸如低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)等的合适的半导体制造技术形成掩模层204b。
掩模层204b在随后的光刻工艺期间用作硬掩模。在掩模层204b上形成光敏层206，并且然后图案化光敏层206。如图2A和图2B所示，图案化的光敏层形成开口208。
图3A和图3B示出了根据本发明的各个方面的在衬底中形成多个沟槽之后的图2A和图2B中所示的半导体器件的截面图。在一些实施例中，穿过开口208蚀刻掩模层204b和焊盘层204a以暴露下面的半导体衬底202。然后蚀刻暴露的半导体衬底202以形成具有半导体衬底202的主要表面202s的沟槽210。半导体衬底202在沟槽210之间的部分形成半导体鳍212。
在一些实施例中，沟槽210可以是彼此平行且相对于彼此紧密间隔开的条状件(从FinFET200的顶视图观察)。在可选实施例中，沟槽210可以是连续的。此外，沟槽210围绕半导体鳍212。
如图3A所示，从衬底的主要表面202s突出的半导体鳍212包括两个鳍。然后去除光敏层206。随后，可以实施清洗工艺以去除半导体衬底202的固有氧化物(未示出)。可以使用稀释的氢氟酸(DHF)实施该清洗工艺。
然后在沟槽210中可选择地形成衬垫氧化物(未示出)。在一些实施例中，衬垫氧化物可以是热氧化物。衬垫氧化物的厚度可以在从约至约的范围内。
在一些实施例中，可以通过诸如原位蒸汽生成(ISSG)等的合适的制造工艺形成衬垫氧化物。衬垫氧化物的形成可以圆化沟槽210的拐角。具有圆角的一个有利特征是圆角可以帮助减小电场，从而改进最终的集成电路的性能。
图4A和图4B示出了根据本发明的各个方面的在衬底中形成多个隔离区之后的图3A和图3B中示出的半导体器件的截面图。在一些实施例中，使用介电材料214填充沟槽210以形成多个隔离区。介电材料214可以包括氧化硅，并且因此在本发明中介电材料214也称为氧化物214。在一些实施例中，也可以使用其他介电材料，诸如氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。
在一些实施例中，可以将硅烷(SiH4)和氧气(O2)用作反应前体，使用高密度等离子体(HDP)CVD工艺形成氧化物214。在可选实施例中，可以使用次大气压CVD(SACVD)工艺或高纵横比工艺(HARP)形成氧化物214，其中，工艺气体可以包括正硅酸乙酯(TEOS)和臭氧(O3)。在又一些其他实施例中，可以使用旋涂电介质(SOD)工艺形成氧化物214，电介质诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
可以去除掩模层204b和焊盘层204a。在一些实施例中，由氮化硅形成掩模层204b。可以使用热H3PO4，使用湿工艺去除掩模层204b。可以由氧化硅形成焊盘层204a。可以使用稀释的HF酸去除焊盘层204a。然后实施化学机械抛光(CMP)工艺以形成STI区216。
图5A和图5B示出了根据本发明的各个方面的在去除半导体鳍的上部之后的图4A和图4B中示出的半导体器件的截面图。将STI区216用作硬掩模，实施各向异性等离子体蚀刻工艺以使未受保护的或暴露的半导体鳍212凹进，从而在邻近的STI区216之间形成沟道腔212c(在图5A和图5B中示出)。
在下文中，将邻近的STI区216之间的半导体鳍212的保留部分称为鳍结构220的下部220l。如图5A所示，下部220l从衬底202的主要表面202s上方突出。
在一些实施例中，下部220l可以包括具有第一晶格常数的第一半导体材料202。在一些实施例中，第一半导体材料202包括硅。在可选实施例中，第一半导体材料可以是III-V族半导体材料。
图6A和图6B示出了根据本发明的各个方面的在沟槽中生长多种半导体材料之后的图5A和图5B中示出的半导体器件的截面图。在沟槽中选择性地生长第二半导体材料222。因此，沟道腔212c部分地填充有第二半导体材料222。在整个说明书中，在下文中将第二半导体材料222称为鳍结构220的中部220m。
第二半导体材料222具有与第一晶格常数不同的第二晶格常数。在一些实施例中，第二半导体材料222包括硅锗(SiGe)。在一些实施例中，通过LPCVD工艺选择性地生长诸如SiGe的第二半导体材料222以部分地填充沟道腔212c。在第二半导体材料222的EPI生长工艺期间，可以利用EPI生长工艺原位掺杂碳。因此，中部220m可以包括碳化硅锗(SiGeC)。在整个说明书中，可以将中部220m称为SiGeC层。
在一个实施例中，将SiH2Cl2、SiH4、GeH4、HCl、B2H6和H2用作反应气体，在约400℃至约800℃的温度下和约1Torr至约200Torr的压力下实施LPCVD工艺。
在一些实施例中，第二半导体材料222可以包括锗(Ge)。通过LPCVD工艺选择性地生长诸如Ge的第二半导体材料222以部分地填充沟道腔212c。
在一些实施例中，将GeH4、GeH3CH3和/或(GeH3)2CH2用作外延气体，在约350℃至450℃的温度下和约10mTorr至100mTorr的压力下实施LPCVD工艺。可选择地，在生长工艺之后，在约550℃至750℃的温度下实施退火工艺以限制Si和Ge外延层的界面上的位错缺陷。
可以通过外延生长工艺在SiGeC层上方形成碳化硅(SiC)层702。可以通过LPCVD工艺形成SiC层702。SiC层702的厚度在从约5nm至约15nm的范围内。碳的原子百分比在从约0.5％至约2％的范围内。
在SiC层702上方选择性地生长第三半导体材料224，并且将第三半导体材料224填充在沟道腔212c中。在一些实施例中，第三半导体材料224是与具有第一晶格常数的第一半导体材料202基本上相同的材料。
在一些实施例中，第三半导体材料224包括硅。在一些实施例中，通过LPCVD工艺选择性地生长诸如硅的第三半导体材料224以填充沟道腔212c。在一些实施例中，将SiH4和H2用作反应气体，在约400℃至800℃的温度下和约1Torr至100Torr的压力下实施LPCVD工艺。
在生长之后，实施诸如CMP的平坦化工艺，从而使得第三半导体材料224的顶面224s与STI区216的顶面216s基本上平齐。
如图6A所示，第三半导体材料224形成鳍结构220的上部220u。此外，鳍结构220包括下部220l、上部220u和位于下部220l和上部220u之间的中部220m。SiC层702形成在中部220m和上部220u之间。
图7A和图7B示出了根据本发明的各个方面的在对隔离区应用凹进工艺之后的图6A和图6B示出的半导体器件的截面图。通过蚀刻工艺使STI区216凹进以暴露上部220u的一部分。如图7A所示，形成凹槽228。在下文中，围绕鳍结构220的保留的氧化物214称为隔离结构218。如图7A所示，隔离结构218的顶面218s高于第二半导体材料222的顶面222s。
在一些实施例中，可以使用湿蚀刻工艺实施蚀刻工艺，例如，通过将衬底202浸入到氢氟酸(HF)中。在一些实施例中，可以使用干蚀刻工艺实施蚀刻步骤，例如，可以将CHF3或BF3用作蚀刻气体来实施干蚀刻工艺。
图8A和图8B示出了根据本发明的各个方面的在半导体器件中形成源极/漏极区之后的图7A和图7B中示出的半导体器件的截面图。图7A和图7B的结构在通过实施以下实施例的后续制造工艺之后得到图8A和图8B中示出的结构，以下实施例的后续制造工艺包括以下步骤：(1)在上部220u的沟道部分上形成伪栅极堆叠件402和间隔件对404，(2)将上部220u的外部替换为SiC层407和源极/漏极区406，以及(3)形成围绕伪栅极堆叠件402的层间介电(ILD)层408。伪栅极堆叠件402、间隔件404和ILD层408的形成工艺是公知的，因此不再进一步详细讨论以避免重复。
在形成源极/漏极区406之前，可以通过诸如LPCVD工艺的外延生长工艺形成SiC层407。如图8B所示，在第三半导体材料224上方形成SiC层407。在SiC层407和SiGeC层222之间可以存在间隙。在一些实施例中，SiC层407的厚度在从约5nm至约15nm的范围内。碳的原子百分比在从约0.5％至约2％的范围内。
在可选实施例中，SiC层407还可以包括磷。SiC层407可以可选地称为SiCP层407。磷的浓度在从约1E20/cm3至约5E20/cm3的范围内。
可以在SiC层407上方形成源极/漏极区406。在一些实施例中，可以通过一个或多个外延生长工艺形成源极/漏极区406。在一些实施例中，在外延生长工艺中生长的半导体材料可以是硅或诸如Ge等的其他合适的材料。
可以在外延生长工艺期间原位掺杂源极/漏极区406。在一些实施例中，可以用磷掺杂源极/漏极区406以形成SiP源极/漏极区。源极/漏极区406的厚度在从约30nm至约50nm的范围内。
可以增强诸如磷的n型掺杂剂在SiGe区中的扩散。这种n型掺杂剂的增强的扩散工艺可以降低半导体器件的性能，诸如短沟道效应。具有SiC层407的一个有利特征是SiC层407可以用作壁来防止磷扩散到诸如SiGeC区222的SiGe区内。因此，可以避免由增强的磷扩散引起的短沟道效应。
图9示出了根据本发明的各个方面的在对半导体器件应用第一氧化工艺之后的图8B中示出的半导体器件的一部分的截面图。如图9所示，为了在半导体器件200中制造氧化物外层，在去除伪栅极堆叠件402以暴露上部220u的沟道部分之后，通过对半导体鳍的中部实施第一氧化工艺以形成氧化物外层904和保留的SiGeC部分902，从而产生了图9中的氧化物外层904。
在一些实施例中，将H2O用作反应气体，在约500℃至约600℃的温度下和约1atm至约20atm的压力下实施第一氧化工艺的步骤。由于氧化，氧化物外层904包括SiGeOx，其中，x是以原子百分比计的氧组分。
应该注意，图2A至图9中示出的方法并未产生完整的FinFET200。可以使用互补金属氧化物半导体(CMOS)技术工艺来制造完整的FinFET200。因此，应该理解，在该方法之前、期间和之后可以提供额外的工艺，并且在本文中可以仅简单描述一些其他工艺。而且，为了更好地理解本发明的构思，简化了图1至图9。例如，尽管附图示出了FinFET200，但是应该理解，IC可以包括许多其他器件(包括电阻器、电容器、电感器、熔丝等)。
图10示出了根据本发明的各个方面的半导体器件的截面图。除了在SiGeC层222中形成SiC层407以及半导体器件300经受氧化工艺(其中，暴露出半导体器件300的SiGe区)之外，图10中示出的半导体器件300类似于图9中示出的半导体器件200。在相关申请(美国专利申请第13/740,373号和美国专利申请第13/902,322号)中已经描述了对暴露的SiGe的氧化工艺，并因此在本文中不再论述以避免重复。
在SiGeC层222中形成SiC层407的一个有利特征是可以相应地降低源极/漏极区的电阻。
图11示出了根据本发明的各个方面的另一个半导体器件的截面图。除了图11中示出的SiC层407是形成在第三半导体材料224上方而不是形成在SiGeC层222中之外，图11中示出的半导体器件400类似于图10中示出的半导体器件300。上文中已经结合图8B描述了形成工艺，并因此本文中不再论述以避免重复。
根据实施例，一种装置包括：由第一半导体材料形成的衬底；在衬底上方突出的鳍结构，其中，鳍结构包括由第一半导体材料形成的下部、由第二半导体材料形成的中部、由第一半导体材料形成的上部以及在中部和上部之间形成的第一碳掺杂层，其中，上部包括连接在第一源极/漏极区和第二源极/漏极区之间的沟道；形成在第一源极/漏极区下面的第二碳掺杂层；以及形成在第二源极/漏极区下面的第三碳掺杂层。
根据实施例，一种器件包括：包括硅的衬底；在衬底上方突出的鳍结构，其中，鳍结构包括由硅形成且由隔离区环绕的下部、由碳化硅锗形成的中部、由硅形成的上部和在中部与上部之间形成的碳化硅层，其中，中部由氧化物层环绕，上部包括沟道；第一源极/漏极区包括第一磷化硅区和在第一磷化硅区下面形成的第一碳化硅层；以及第二源极/漏极区包括第二磷化硅区和在第二磷化硅区下面形成的第二碳化硅层。
根据实施例，一种方法包括：提供由第一半导体材料形成的衬底，使衬底凹进以形成被隔离区环绕的鳍，使鳍凹进以在鳍的下部的上方形成沟槽，通过第一外延工艺在沟槽中生长第二半导体材料以形成鳍的中部，通过第二外延工艺在下部的上方形成第一碳掺杂层，通过第三外延工艺在碳掺杂层上方生长第一半导体材料以形成鳍的上部，通过第四外延工艺形成第一源极/漏极区，其中，在第一源极/漏极区下面形成第二碳掺杂层，以及对鳍的中部应用热氧化工艺以形成氧化物外层。
上文概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与在本文中所介绍的实施例实施相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (20)

1.一种半导体装置，包括：
衬底，由第一半导体材料形成；
鳍结构，从所述衬底上方突出，其中，所述鳍结构包括：
下部，由所述第一半导体材料形成；
中部，由第二半导体材料形成，所述鳍结构的中部包括氧化物外层；
上部，由所述第一半导体材料形成，其中，所述上部包括连接在第一源极/漏极区和第二源极/漏极区之间的沟道；和
第一碳掺杂层，形成在所述中部和所述上部之间；
第二碳掺杂层，形成在所述第一源极/漏极区下面；以及
第三碳掺杂层，形成在所述第二源极/漏极区下面。
2.根据权利要求1所述的半导体装置，还包括：
栅极区，环绕所述鳍结构的所述沟道。
3.根据权利要求1所述的半导体装置，其中：
所述第一半导体材料是硅；以及
所述第二半导体材料是碳化硅锗(SiGeC)。
4.根据权利要求1所述的半导体装置，其中：
所述第一碳掺杂层由碳化硅(SiC)形成；
所述第二碳掺杂层由SiC形成；以及
所述第三碳掺杂层由SiC形成。
5.根据权利要求1所述的半导体装置，其中：
所述第二碳掺杂层由碳磷化硅(SiCP)形成；以及
所述第三碳掺杂层由SiCP形成。
6.根据权利要求1所述的半导体装置，其中：
所述第一源极/漏极区由磷化硅(SiP)形成；以及
所述第二源极/漏极区由SiP形成。
7.根据权利要求1所述的半导体装置，其中：
所述氧化物外层由SiGeOx形成，其中，x是以原子百分比计的氧组分。
8.一种半导体器件，包括：
衬底，包括硅；
鳍结构，从所述衬底上方突出，其中，所述鳍结构包括：
下部，由硅形成并且由隔离区环绕；
中部，由碳化硅锗形成，其中，所述中部由氧化物层包围；
上部，由硅形成，其中，所述上部包括沟道；和
碳化硅层，形成在所述中部和所述上部之间；
第一源极/漏极区，包括第一磷化硅区和在所述第一磷化硅区下面形成的第一碳化硅层；以及
第二源极/漏极区，包括第二磷化硅区和在所述第二磷化硅区下面形成的第二碳化硅层。
9.根据权利要求8所述的半导体器件，其中：
所述第一源极/漏极区的厚度在从30nm至50nm的范围内；以及
所述第二源极/漏极区的厚度在从30nm至50nm的范围内。
10.根据权利要求8所述的半导体器件，其中：
所述氧化物层包括SiGeOx，其中，x是以原子百分比计的氧组分。
11.根据权利要求8所述的半导体器件，其中：
所述碳化硅层的厚度在从5nm至15nm的范围内。
12.根据权利要求11所述的半导体器件，其中：
以原子百分比计，所述碳化硅层的碳浓度为从0.5％至2％。
13.根据权利要求8所述的半导体器件，其中：
所述中部的锗浓度为从20％至45％；以及
所述中部的碳浓度为从0.5％至2％。
14.根据权利要求8所述的半导体器件，其中：
所述碳化硅层还包括磷。
15.根据权利要求14所述的半导体器件，其中：
所述碳化硅层的磷浓度在从1E20/cm3至5E20/cm3的范围内。
16.一种制造半导体器件的方法，包括：
提供由第一半导体材料形成的衬底；
使所述衬底凹进以形成被隔离区环绕的鳍；
使所述鳍凹进以在所述鳍的下部上方形成沟槽；
通过第一外延工艺在所述沟槽中生长第二半导体材料以形成所述鳍的中部；
通过第二外延工艺在所述下部上方形成第一碳掺杂层；
通过第三外延工艺在碳掺杂层上方生长所述第一半导体材料以形成所述鳍的上部；
通过第四外延工艺形成第一源极/漏极区，其中，在所述第一源极/漏极区下面形成第二碳掺杂层；以及
对所述鳍的中部应用热氧化工艺以形成氧化物外层。
17.根据权利要求16所述的方法，还包括：
在所述第一外延工艺期间原位掺杂碳，其中，所述第二半导体材料是硅锗。
18.根据权利要求16所述的方法，其中：
所述第一半导体材料是硅。
19.根据权利要求16所述的方法，其中：
所述第一碳掺杂层包括碳化硅。
20.根据权利要求16所述的方法，其中：
所述第二碳掺杂层包括碳化硅。
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