TW201543674A - 場效電晶體之具有基腳之閘極結構 - Google Patents

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Abstract

本申請案揭示內容的一些實施例係提供一種場效電晶體結構，其包含第一半導體結構與閘極結構。該第一半導體結構包含通道區以及源極區與汲極區。該源極區與該汲極區係分別形成於該通道區的對側上。該閘極結構包含中心區與基腳區。該中心區係形成於該第一半導體結構上方。該基腳區係形成於該中心區的對側上並且沿著著該中心區與該第一半導體結構相鄰之處。

Description

場效電晶體之具有基腳之閘極結構
本申請案揭示內容係關於半導體結構，特別係有關於場效電晶體的結構。
過去數十年，電晶體尺寸縮小已經提供不斷增加的電晶體的效能與密度。例如，縮小電晶體的閘極長度大小，已知亦為平面電晶體的通道長度，不僅降低電晶體的尺寸，亦增進其導通(on-state)電流。然而，隨著通道長度縮小，明顯增加電晶體之關閉狀態電流的短通道效應(short channel effects，SCEs)成為通道長度發展的瓶頸。
其他技術，例如施加機械應力至通道區，被考慮來用於提升效能，。例如，通道區域與嵌入源極與汲極區之間的晶格不匹配會造成施加至通道區的單軸應力，因而改良通道區的載體遷移率。近來，非平面電晶體，例如FinFET，藉由限制電晶體的本體厚度，已成功展現降低關閉狀態電流，因而破除阻礙尺寸化願景的瓶頸。使用超薄本體絕緣體上半導體(ultra thin body semiconductor on insulator，UTB SOI)所形成的平面電晶體亦成為可實行的選擇。
本申請案揭示內容的一些實施例係提供一種場效電晶體(FET)結構，其包括第一半導體結構，其包括通道區，以及源極區與汲極區，其係分別形成於通道區的對立端面；以及閘極結構，其包括中心區，其形成於該第一半導體結構上方，以及基腳區，其係形成於該中心區的對側上且沿著該中心區相鄰於該第一半導體結構之處。
本申請案揭示內容的一些實施例係提供一種方法，其包括提供包括通道區的第一半導體結構；在該通道區上方，形成閘極電極層；在一或多壓力下，蝕刻該閘極電極層，形成非等向性中心區以及閘極電極的再沉積基腳區，其中在該中心區的對側上以及該中心區與該第一半導體結構相鄰之處，形成該基腳區；以及在該第一半導體結構中以及該通道區的對立端面上，形成源極區與汲極區。
本申請案揭示內容的一些實施例係提供一種半導體結構，其包括第一半導體結構；閘極結構，其包括中心區，其形成於該第一半導體結構上方；以及基腳區，其形成於該中心區的對側上且沿著該中心區與該第一半導體結構相鄰之處。
10‧‧‧FinFET結構
140‧‧‧閘極結構
140B‧‧‧基腳區
140A‧‧‧中心區
120‧‧‧類鰭半導體結構
122‧‧‧通道區
100‧‧‧基板
110‧‧‧介電隔離區
132‧‧‧界面層
800‧‧‧基板
100A‧‧‧頂部表面
110A‧‧‧頂部表面
122‧‧‧本體區
1244‧‧‧嵌入的源極
1264‧‧‧嵌入的汲極區
1222‧‧‧通道區
1242‧‧‧源極延伸
1262‧‧‧汲極延伸
142‧‧‧閘極介電質
143‧‧‧閘極電極
144‧‧‧功函數金屬層
200‧‧‧結構
200A‧‧‧頂部表面
220‧‧‧鰭結構
210‧‧‧介電隔離區
210A‧‧‧頂部表面
640‧‧‧犧牲閘極結構
332‧‧‧界面層
3402‧‧‧犧牲閘極電極層
3404‧‧‧硬遮罩層
4404‧‧‧硬遮罩
642‧‧‧犧牲閘極電極
642A‧‧‧中心區
5402‧‧‧上部
642B‧‧‧基腳區
752‧‧‧閘極隔板
754‧‧‧鰭隔板
111‧‧‧通道區
222‧‧‧通道區
1222‧‧‧通道區
9244、9264‧‧‧嵌入的應力區
10266‧‧‧嵌入的源極與汲極區
10244‧‧‧嵌入的源極區
10264‧‧‧嵌入的汲極區
1150‧‧‧ILD區
1240‧‧‧開口
1340‧‧‧閘極結構
146‧‧‧填充金屬
175‧‧‧閘極結構
17‧‧‧UTB SOI FET結構
175A‧‧‧中心區
175B‧‧‧基腳區
173‧‧‧半導體結構
170‧‧‧SOI基板
176‧‧‧隔板
1744‧‧‧升高的源極區
1746‧‧‧升高的汲極區
171‧‧‧處理基板
172‧‧‧絕緣體層
1742‧‧‧界面層
1732‧‧‧通道區
1744‧‧‧升高的源極區
1746‧‧‧升高的汲極區
由以下詳細說明與附隨圖式得以最佳了解本申請案揭示內容之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1A係根據本申請案揭示內容的一些實施例說明具有閘極結構140的FinFET結構10的結構透視圖，其中該閘極結構140包含基腳區140B。
圖1B與圖1C係根據本申請案揭示內容的一些實施例分別說明沿著圖1A的線A-A’與線B-B’之橫切面示意圖。
圖2至圖13為結構示意圖，其係圖式說明根據本申請案揭示內容 的一些實施例說明藉由形成圖1A至圖1C的FinFET結構10的方法之各個操作所形成的半導體結構，其中圖2至6、7A、8A與9至13係透視圖，以及圖8B與圖8C係分別說明沿著圖7A與圖8A的線A-A’與線B-B’之橫切面示意圖。
圖14至圖16係根據本申請案揭示內容的一些實施例說明在形成圖6的犧牲閘極結構之後的操作所形成之半導體結構，其中圖14A、15與16係透視圖，以及圖14B與圖14C係分別說明沿著圖14的線A-A’與線B-B’之橫切面示意圖。
圖17係根據本申請案揭示內容的一些實施例說明具有閘極結構之UTB SOI FET的橫切面圖式，其中該閘極結構包含基腳區。
以下揭示內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
再者，本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應語詞係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置或可被定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。可理解當一特徵係形成於另一特徵或基板上方時，可有 其他特徵存在於其間。
圖1A係根據本申請案揭示內容的一些實施例說明具有閘極結構140的FinFET結構10的結構透視圖，該閘極結構140包含基腳區140B。圖1B與圖1C係根據本申請案揭示內容的一些實施例分別說明沿著圖1A的線A-A’與線B-B’之橫切面示意圖。圖1A係說明閘極結構140包含中心區140A以及基腳區140B，基腳區140B係形成於中心區140A的相對側上，並且沿著中心區140A相鄰於類鰭半導體結構(fin-like semiconductor structure)120之處。圖1B與圖1C係分別說明與通道區1222的頂側相鄰之基腳區140B以及與通道區122的側向側相鄰之基腳區。參閱圖1A，FinFET結構10包含基板100、類鰭半導體結構120、介電隔離區110、界面層132以及閘極結構140。
在一些實施例中，基板100係由元素材料形成的大塊(bulk)半導體基板，該元素材料例如結晶結構的矽。在其他實施例中，基板100係由化合物材料形成，例如砷化鎵，或是由例如矽化鍺的合金材料所形成。由其他元素半導體材料、化合物半導體材料或是合金半導體材料所形成的基板800係屬於本申請案揭示內容的範圍。在一些實施例中，使用SOI基板取代大塊半導體基板。在一些實施例中，基板100具有頂部表面100A(標示於頂部表面的水平面)，介電隔離區110與類鰭半導體結構120係形成於其上。
在一些實施例中，在基板100的頂部表面100A上，形成介電隔離區110，例如淺溝槽隔離(shallow trench isolations，STIs)，環繞該類鰭半導體結構120。該介電隔離區110具有頂部表面110A(標示於頂部表面的水平面)。在一些實施例中，介電隔離區110包含氧化矽、氮化矽、氮氧化矽、摻氟的矽酸鹽(FSG)以及/或合適的低k介電材料。
在一些實施例中，該類鰭半導體結構120從基板100的頂部表面100A突出，以及類鰭半導體結構120的一部分係延伸超出介電隔離區 110的頂部表面110A。類鰭半導體結構120包含本體區122(如圖1A與圖1B所示)、嵌入的源極與汲極區1244與1264(如圖1A、1B與1C所示)以及源極與汲極延伸1242與1262(如圖1B所示)。本體區122包含通道區1222(如圖1B與1C所示)，其係形成於介電隔離區110的頂部表面110A(如圖1A所示)上方。通道區1222的頂側(如圖1B所示)與兩個側向側(如圖1C所示)係受到界面層132與閘極結構140包裹。所形成的通道區122之兩個側向側係越過通道區1222的寬度Wc(如圖1C所示)。嵌入的源極與汲極區1244與1264係分別形成於通道區1222越過閘極長度Lg(如圖1B所示)的對側上。在一些實施例中，嵌入的源極與汲極區1244與1264係升高超出通道區1222。源極與汲極延伸1242與1264係分別形成於通道區1222以及源極與汲極區1244與1264之間。
在一些實施例中，本體區122係由矽、其他合適的元素半導體、化合物半導體、或是與基板100類似的合金半導體所形成。在其他實施例中，本體區122與基板100包含多層，因而通道區1222上方或下方的通道區1222與應力層(未繪示)之間的晶格錯配造成通道區1222受到應力層的雙軸應力。在一些實施例中，嵌入的源極與汲極區1244與1264係由應力材料形成，因而通道區1222以及嵌入源極與汲極區1244與1264之間的晶格錯配造成單軸應力施加於通道區1222。在一些實施例中，關於p型FET，通道區1222係由矽形成，以及應力材料係矽鍺合金。在此方式中，嵌入的源極與汲極區1244與1264的晶格常數係大於通道區1222的晶格常數，因而誘發壓縮應力，增進通道區1222中的電洞遷移率。在一些實施例中，關於n型FET，通道區1222係由矽形成，以及應力材料係碳化矽合金。在此方式中，嵌入的源極與汲極區1244與1264的晶格常數係小於通道區1222的晶格常數，因而誘發拉伸應力，增進通道區1222中的電子遷移率。在一些實施例中，關於p型FET，嵌入的源極與汲極區1244與1264係摻雜p型雜質，例如硼，以 及關於n型FET，嵌入的源極與汲極區1244與1264係摻雜n型雜質，例如磷(P)或砷(As)。源極與汲極延伸1242與1264係輕摻雜的源極/汲極(lightly doped source/drain，LDD)區，其比源極與汲極區1244與1264之摻雜更為輕。
在如圖1A至圖1C所示的一些實施例中，FinFET結構10具有對稱的源極與汲極區1244與1264以及對稱的源極與汲極延伸1242與1262。具有不對稱源極與汲極區以及/或不對稱源極與汲極延伸的FinFET仍屬於本申請案揭示內容的範圍內。再者，源極與汲極區的材料與通道區相同亦屬於本申請案揭示內容的範圍。
在一些實施例中，界面層132係形成於介電隔離區110的頂部表面100A上，如圖1A所示，並且包裹部分的類鰭半導體結構120，類鰭半導體結構120包含如圖1B與1C所示的通道區1222。在一些實施例中，界面層132係由HfO、TiN、SiO2、Si3N4、SiON、或其組合而形成。
參閱圖1A，在一些實施例中，閘極結構140係形成於界面層132上，並且越過類鰭半導體結構120的寬度Wc(如圖1C所示)。在一些實施例中，閘極結構140包含中心區140A與基腳區140B。參閱圖1A、1B與1C，中心區140A跨立於類鰭半導體結構120，並且包裹共形形成於類鰭半導體結構120的通道區1222之三側上的界面層132。基腳區140B係形成於中心區140A的對側上，並且沿著中心區140A與通道區1222相鄰之處。中心區140A的對側係越過閘極長度Lg，如圖1B所示。在一些實施例中，各個基腳區140B係從接近類鰭半導體結構120的基腳區140B的一端140B1至遠離類鰭半導體結構120的基腳區140B之一端140B2而逐漸向中心區140A靠近。在一些實施例中，基腳區140B具有斜的輪廓。在一些實施例中，閘極結構140包含閘極介電質142與閘極電極143。閘極介電質142包含共形形成於界面層132上的一或多層。在一些實施例中，界面層132係用於在通道區1222與閘極介 電質142之間形成良好的界面，以抑制遷移率退化。在一些實施例中，該閘極介電質係進一步共形形成於閘極結構10的側壁上。例如，閘極介電質142的材料包含一或多高k介電材料，例如HfO2、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、SrTiO及其組合物。閘極電極143包含共形形成於閘極介電質142上的一或多功函數金屬層144，用於調節閘極電極143的功函數，以及填充閘極結構140之剩餘空間的填充金屬146，作為閘極電極143的主要傳導部分。該一或多功函數金屬層144的材料例如包含TaC、TaN、TiN、TaAlN、TaSiN、及其組合物。該填充金屬的材料例如包含W、Ál、Cu、及其組合物。
閘極結構140中的層為例示。例如，閘極結構132具有其他層、層的其他表面覆蓋、其他層數皆屬於本申請案揭示內容的範圍內。
在一些上述的實施例中，閘極結構140包含基腳區140B，其各自從接近類鰭半導體結構120的基腳區140B的一端140B1至遠離類鰭半導體結構120的基腳區140B的一端104B2逐漸向中心區140A靠近。例如，在形成源極與汲極延伸1242與1262的離子植入期間，界面層132受到基腳區140B之漸變輪廓的保護而免於受到破壞，將更詳細說明於圖8A至8C之內容中。簡言之，沿著通道區1222的頂側與側向側，界面層132受到基腳區140B中犧牲閘極電極保護。例如，受到保護的界面層132促使閘極介電質142之更均勻的沉積，如圖1B與1C所示，因而降低閘極功函數的變化影響例如是裝置的臨界電壓。再者，參閱圖1B，受到具有基腳區140B的閘極結構140包裹的通道區1222係大於受到不具基腳區的閘極結構包裹之通道區。因此，通道區1222與嵌入的源極或汲極區1244或1264之間的距離D1縮小，因而增加施加於通道區1222的機械應力，並且增進通道區1222的載子遷移率。
在前述實施例中，閘極結構140與界面層132包裹通道區1222的 三側。其他形式的非平面FET，例如具有閘極結構與界面層包裹通道區1222的環繞式閘極FET(gate-all-round FET)結構係屬本申請案揭示內容的範圍內。
圖2至圖13為結構示意圖，其係圖式說明根據本申請案揭示內容的一些實施例說明藉由形成圖1A至圖1C的FinFET結構10的方法之各個操作所形成的半導體結構。圖2至6、7A、8A與9至13係透視示意圖，圖7B、7C、8B與8C係橫切面示意圖。參閱圖2，形成從結構200的頂部表面200A突出的鰭結構220。在一些實施例中，在大塊半導體基板中蝕刻渠道，而形成鰭結構220。基板200的頂部表面200A係位於渠道之底部表面的水平面。從基板200的頂部表面200A延伸的鰭結構220係位於渠道之間。再者，用介電材料填充渠道，以形成介電隔離區210。介電材料係如圖1A至圖1C所示。在一些實施例中，進一步蝕刻介電隔離區210，因而暴露超出介電隔離區210的頂部表面210A之部分的鰭結構220。
圖3至6係根據本申請案揭示內容的一些實施例說明犧牲閘極結構640的形成。在如圖2至13所示的一些實施例中，以置換閘極製程，形成圖1A至圖1C所示的閘極結構140。參閱圖3，界面層332係共形形成於介電隔離區210的頂部表面上以及延伸超出頂部表面210A的鰭結構220上。例如，界面層332的材料已依據圖1A至圖1C所示描述。在一些實施例中，藉由化學氧化物技術、熱氧化物技術、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)或其他合適技術，形成界面層332。在一些實施例中，界面層332的高度係在5Å至50Å之間。
在一些實施例中，犧牲閘極電極層3402係成為界面層332的覆蓋層。在一些實施例中，犧牲閘極電極層3402包含多晶矽或Si3N4。在一些實施例中，使用物理氣相沉積(physical vapor deposition， PVD)、CVD、ALD或其他合適的沉積製程，沉積犧牲閘極電極層3402。在一些實施例中，犧牲閘極電極層3402的高度係在300Å至2000Å之間。
在一些實施例中，一或多硬遮罩層3404係全部(blanket)沉積在犧牲閘極電極層342上。該一或多硬遮罩層3404的材料使得在圖案化犧牲閘極電極層3402的過程中，一或多硬遮罩層3404形成的硬遮罩4404(如圖4所示)不會被明顯蝕刻或腐蝕。在一些實施例中，犧牲閘極電極層3402包含多晶矽，以及一或多硬遮罩層3404包含SiO2、Si3N4、SiON、或其組合。在其他實施例中，犧牲閘極電極層3402包含Si3N4，以及該一或多硬遮罩層包含SiO2、SiON、或其組合。在一些實施例中，使用物理氣相沉積(PVD)、CVD、ALD或其他合適的沉積製程，沉積該一或多硬遮罩層3404。在一些實施例中，該一或多硬遮罩層3404的高度係在300Å至1000Å之間。
參閱圖4，根據一些實施例，將一或多硬遮罩層3404(如圖3所示)圖案化成為硬遮罩4404。在一些實施例中，為了將一或多硬遮罩層3404圖案化成為硬遮罩4404，使用光微影蝕刻技術，在該一或多硬遮罩層3404上，形成光阻遮罩。光阻遮罩定義閘極結構140(如圖1A所示)所在之位置。接著，例如，使用反應性離子蝕刻(RIE)，將一或多硬遮罩層3404蝕刻對準光阻遮罩，以形成硬遮罩4404。
在一些實施例中，使用非等向性乾式蝕刻製程，例如在高密度電漿(high density plasma，HDP)反應器中進行的電漿蝕刻，蝕刻該犧牲閘極電極層3402。HDP反應器例如包含感應耦合電漿(inductively coupled plasma，ICP)反應器以及電子迴旋共振(electron cyclotron resonancem，ECR)電漿反應器。在一些實施例中，非等向性乾式蝕刻製程包含穿透(break through)步驟、第一主要蝕刻步驟、第二主要蝕刻步驟、以及過度蝕刻步驟。該穿透步驟與第一主要蝕刻步驟係如圖 5所示，以及第二主要蝕刻步驟與過度蝕刻步驟係如圖6所示。參閱圖5，當第一主要蝕刻步驟中的氣體化學包含氣體或氣體混合物，其對於犧牲閘極電極層3402的材料具有蝕刻選擇性而有別於形成於犧牲閘極電極層3402的表面上之天然氧化物時，該穿透步驟係用以移除該天然氧化物。在第一主要蝕刻步驟中，形成犧牲閘極電極642的中心區642A(如圖6所示)的上部5402，其係在該基腳區642B上方。在一些實施例中，在穿透步驟與第一主要蝕刻步驟中，例如，HDP蝕刻的製程條件包含壓力為1mTorr至50mTorr、功率為100W至1000W、氣體化學係選自於由HBr、Cl2、SF6、N2、CF4、CHF3、CH4、CH2F2、N2H2、O2、He與Ar所組成的群組，以及溫度為10℃至65℃。在一些實施例中，在第一主要蝕刻步驟中使用較高的壓力，其範圍係從15mTorr至50mTorr，因而在中心區642A的上部5402之側壁上形成鈍化層，其促進中心區642A的非等向性。
參閱圖6，在第二主要蝕刻步驟與過度蝕刻步驟中，形成剩餘的犧牲閘極電極642，其包含中心區642A的下部以及基腳區642B。在一些實施例中，當犧牲閘極電極層3402(如圖3所示)的蝕刻深度初始達到界面層332時，第二主要蝕刻步驟結束。在一些實施例中，在過度蝕刻步驟中，移除犧牲閘極電極層3402由於非均勻蝕刻速度所形成界面層332上的殘餘犧牲閘極電極層3402。在其他實施例中，進一步將界面層332對準犧牲閘極電極642蝕刻。在一些實施例中，在第二主要蝕刻步驟與過度蝕刻步驟中，例如，HDP蝕刻的製程條件包含壓力為1mTorr至80mTorr、功率為100W至1000W、氣體化學係選自於由HBr、Cl2、BCl3、N2、CH4、CF4、CHF3、CH2F2、N2H2、O2、He與Ar所組成的群組，以及溫度為10℃至65℃。在一些實施例中，第二主要蝕刻步驟使用的壓力高於第一主要蝕刻步驟使用的壓力，並且在過度蝕刻步驟中更進一步增加壓力，以促使聚合物的再次沉積，形成 中心區642A側壁上的鈍化層以及沿著中心區642A與包裹鰭結構220之界面層332交界處形成基腳區140B。
參閱圖7A，在犧牲閘極結構640的側壁上形成閘極隔板752，以及在包裹鰭結構220的界面層332之部分的側壁上形成鰭隔板754。如圖1B所示，形成的犧牲閘極結構640的側壁越過閘極長度Lg。如圖1C所示，形成的鰭結構220的側壁越過通道寬度Wc。犧牲閘極結構640包含如圖4所示的硬遮罩4404以及如圖6所示的犧牲閘極電極642。在一些實施例中，閘極隔板752與鰭隔板754包含Si3N4、SiON、SiOCN、SiCN、SiO2、或其組合。有形成閘極隔板752的一或多層，以及形成鰭隔板754的一或多層。在一些實施例中，藉由CVD或其他合適的沉積製程，閘極隔板752與鰭隔板754的一或多介電材料全部沈積在界面層332與犧牲閘極結構640上。接著，例如，使用非等向性蝕刻製程，蝕刻由該一或多介電材料形成的層，在犧牲閘極結構640的側壁以及受到界面層332包裹的鰭結構220上，形成閘極隔板752與鰭隔板754。
圖7B與7C係根據本申請案揭示內容的一些實施例分別說明沿著圖7A的線A-A’與B-B’之半導體結構的橫切面示意圖。參閱圖7B，與鰭結構220頂側上方的部分犧牲閘極結構640相鄰之閘極隔板752係意與基腳區642B的形狀相符。參閱圖7C，在犧牲閘極結構640與鰭結構220之間的每一個角落，閘極隔板752與鰭隔板754具有擁有削角的L形的橫切面，以與對應基腳區642B的形狀相符。關於犧牲閘極結構640與鰭結構220之間每一個不同角落，該L形橫切面具有不同的位向。
參閱圖8A，在受到閘極隔板752包裹的鰭結構中，形成如圖1B與圖1C所示的輕摻雜源極與汲極延伸1242與1262。在一些實施例中，為了形成源極與汲極延伸1242與1262，將側向延伸超出閘極隔板752之部分的鰭結構220與界面層332(如圖7A所示)移除。換言之，移除受 到鰭隔板754包夾的部分鰭結構220與界面層332。在一些實施例中，使用乾式蝕刻製程，移除部分的界面層332與鰭結構220。而後，藉由離子植入，在鰭結構220的剩餘部分中，形成輕摻雜的源極與汲極延伸，如圖8A中的虛線箭號所示。p型雜質與n型雜質的材料係如圖1A至圖1C所示。在一些實施例中，以相對於入射表面約50至90度的角度植入雜質離子，入射計量為約5E13至約2E15atoms/cm2，以及能量為約2至約5KeV。
圖8B與8C係根據本申請案揭示內容的一些實施例分別說明沿著圖8A的線A-A’與B-B’之半導體結構的橫切面圖式。在一些實施例中，入射表面包含分別在通道區222的對立端面上的表面。圖8B係說明基腳區642B在通道區222的頂側上所形成的保護界面層332，免於受到離子植入的破壞。當植入傾斜時，入射離子束相對於入射表面具有垂直與側向分量。沿著通道區222頂側之基腳區642B的漸變輪廓阻擋入射離子束的垂直分量與側向分量，使其不破壞與犧牲閘極結構640交界的界面層332。此外，在一些實施例中，入射表面進一步包含分別在通道區222側向側上的表面。圖8C係說明基腳區642B保護形成於通道區222側向側上的界面層332，免於受到離子植入的破壞。沿著通道區222側向側的基腳區642B之漸變輪廓阻擋在各個入射表面上入射的離子束之垂直分量與側向分裂，使其不破壞與犧牲閘極結構640交界的界面層332。
參閱圖9，根據一些實施例，在通道區1222(如圖1B所示)的對立端面上形成嵌入的應力區9244與9264。通道區1222的對立端面係越過閘極長度Lg形成。在一些實施例中，為了形成嵌入的應力區9244與9264，例如藉由乾式蝕刻製程，進一步將圖8所示的鰭結構220蝕刻，以形成源極與汲極凹槽。而後，使用選擇性磊晶沉積製程，在源極與汲極凹槽中，成長應力材料，以形成嵌入的應力區9244與9264。在一 些實施例中，嵌入的應力區9244與9264成長超出源極與汲極凹槽。該嵌入的應力區9244與9264升高於通道區1222上方，但受到沿著通道區1222之寬度Wc之鰭隔板754的限制，如圖1C所示。在一些實施例中，由於通道區1222上方之部分的嵌入應力區9244與9264係自由成長，因而最終形成刻面(facet)。
參閱圖10，在一些實施例中，藉由摻雜圖9所示的嵌入應力區9244與9264，而形成嵌入的源極與汲極區10266。p型雜質與n型雜質的材料例如圖1A至1C所示。在一些實施例中，以相對於入射表面約50至90度的角度植入雜質離子，入射計量為約1E14至約1E16atoms/cm2，以及能量為約5至20KeV。基腳區642B(如圖8所示)保護界面層332的方式類似於圖14A至14C所述之一些實施例，因而在此省略說明。在其他的實施例中，隨著成長應力材料以填充源極與汲極凹槽，嵌入的源極與汲極區10244與10264係原位(in-situ)摻雜。
參閱圖11，形成環繞犧牲閘極結構640的層間介電(inter-layer dielectric，ILD)區1150。在一些實施例中，為了形成ILD區1150，ILD層全部(blanket)沈積在基板200的頂部表面200A上。換言之，該ILD層係形成於界面層332、暴露的嵌入源極與汲極區(僅繪示10264)、鰭隔板754、暴露的犧牲閘極結構640與閘極隔板752上。而後，將該ILD層平面化直到ILD區1150的頂部表面與犧牲閘極結構640的頂部表面齊平。該ILD區1150係由一或多介電材料形成，因而可移除犧牲閘極結構640而不明顯影響ILD區1150。
參閱圖12，根據一些實施例，移除圖11所示的犧牲閘極結構640。在一些實施例中，依序移除圖11所示的硬遮罩4404與犧牲閘極電極642。犧牲閘極結構640的移除係暴露下方界面層332，並且形成開口1240，而圖1A至圖1C所圖式說明的閘極結構140將形成於開口1240中。。
參閱圖13，根據一些實施例，在圖12所示的開口1240中，形成閘極結構1340。閘極結構1340替換如圖11所示的犧牲閘極結構640。在一些實施例中，為了用閘極結構1340填充開口1240，共形沉積一或多閘極介電層在暴露的界面層332、閘極隔板752的側壁、以及ILD區1150的側壁與頂部表面上。由該一或多閘極介電層形成的閘極介電質142之材料係如圖1B與1C所示。在一些實施例中，係使用CVD或ALD，沉積一或多閘極介電層。而後，在該一或多閘極介電層上，共形沉積一或多功函數金屬層。在該一或多功函數金屬層形成的閘極電極143中的一或多功函數金屬層144之材料係如圖1B與1C所示。而後，填充金屬形成為覆蓋層，填充剩餘的開口1240，並且覆蓋ILD區1150的頂部表面上方之功函數金屬層。接著，例如，使用CMP，移除形成於ILD區1150頂部表面上的一或多功函數金屬層與一或多閘極介電層，以形成該填充金屬146、功函數金屬層144與閘極結構140中的閘極介電質142。
圖14至16係根據其他實施例說明在形成圖6所示的犧牲閘極結構640之後操作所形成的半導體結構之結構示意圖。圖14A、15與16係透視圖，以及圖14B與14C係橫切面示意圖。參閱圖14A，在越過閘極長度Lg的犧牲閘極結構640對側上的鰭結構220中，形成圖1B與1C所示的輕摻雜源極與汲極延伸1242與1262。相較於圖8A所示的實施例，未移除在犧牲閘極結構640對側上的界面層332及鰭結構220。。再者，相對於越過鰭結構220之寬度Wc(如圖1C所示)的鰭結構220之側壁，以0°至±80°的角度植入雜質離子。如圖14A所示，在一些實施例中，在犧牲閘極結構640對側上的鰭結構220植入雜質離子。
圖14B與14C係根據本申請案揭示內容的一些實施例分別說明沿著圖14A的線A-A’與B-B’之半導體結構的橫切面示意圖。圖14B係圖式說明基腳區6421B保護形成於通道區222頂側上的界面層332，免於 受到離子植入的破壞。在一些實施例中，由於離子束係相對於鰭結構220的側壁旋轉或傾斜，因此在圖14B的橫切面示意圖中，基腳區642B僅見離子束的垂直分量。再者，在圖14C所示的橫切面圖式中，基腳區642B僅見離子束的側向分量。在上述兩圖式中，基腳區642B漸變的輪廓阻擋入射離子束破壞與犧牲閘極結構640交界的界面層332。
參閱圖15，根據一些實施例，在犧牲閘極結構640的側壁上形成閘極隔板1552。相較於圖7A所示的實施例，尚未形成如圖7A所示的鰭隔板754。閘極隔板1552的示範性材料係如圖7A之圖式說明所載。
參閱圖16，根據一些實施例，在通道區1222(如圖1B所示)的對側上，形成嵌入的應力區16244與16264。相較於圖9所示的實施例，嵌入應力區16244與16264的成長不受限於鰭隔板754(如圖7A所示)。因此，嵌入應力區16244與16264不僅升高於通道區1222之上，亦延伸超出通道區1222的寬度Wc(如圖1C所示)。在一些實施例中，由於超出通道區1222之部分的嵌入應力區16244與16264係自由成長，因而最終形成刻面(facet)。圖16之後的操作係類似於圖11至13所述之內容，因而在此省略說明。
圖17係根據本申請案揭示內容的一些實施例說明具有閘極結構175的超薄本體(Ultrathin-body，UTB)SOI FET結構17之橫切面概示圖，該閘極結構175包含基腳區175B。圖17係說明閘極結構140包含中心區175A以及形成於中心區175A對側上且沿著中心區175A與半導體結構173相鄰之處的基腳區175B。半導體結構173係在SOI基板170的絕緣層上的半導體層。UTB SOI FET結構17包含SOI基板170、閘極結構175、隔板176、升高的源極與汲極區1744與1746。
在一些實施例中，SOI基板170包含處理基板171、絕緣體層172以及半導體結構173。在一些實施例中，處理基板171係大塊半導體基 板，例如大塊矽基板。絕緣體層172係形成於處理基板171上。在一些實施例中，絕緣體層172係包埋氧化物(buried oxide，BOX)層。半導體結構173係形成於絕緣體層172上。在一些實施例中，半導體結構173的厚度約3nm至30nm。半導體結構173的材料類似於圖1A至圖1C所述之類鰭半導體結構120之材料，因而在此省略說明。在一些實施例中，使用植入氧氣隔離(separation by implantation of oxygen，SIMOX)、晶圓接合以及/或其他合適技術，製造SOI基板170。
在一些實施例中，在半導體結構173的頂部表面上，形成界面層1742。界面層1742的材料係如圖1A至1C所示。
在一些實施例中，在界面層1742的頂部形成閘極結構175。在一些實施例中，蝕刻界面層1742以對準所形成的閘極結構175。在半導體結構132中，閘極結構175形成於其上的區域係定義為通道區1732。閘極結構包含中心區175A以及形成於中心區175A之對側上且沿著中心區175A與通道區1732相鄰之處的基腳區175B。相較於圖1A至1C所述的閘極結構140，閘極結構175係形成於通道區1732上方。在一些實施例中，隔板176係形成於閘極結構175的對側上並且具有緊鄰基腳區175B的削角部分。
在一些實施例中，半導體結構173包含通道區1732以及源極與汲極區1734與1736。源極與汲極區1734與1736係形成於通道區1732的對立端面上。相較於圖1A至1C所示的源極與汲極區1244與1264，源極與汲極區1734與1736延伸於隔板176下方。
在一些實施例中，UTB SOI FET結構17係MOSFET結構，以及源極與汲極區1734與1736摻雜p型雜質用於形成PMOS或是摻雜n型雜質用於形成NMOS。在一些實施例中，由於源極與汲極區1734與1736延伸於隔板176下方，因而雜質以傾斜方式植入。類似於圖8A至8C所示的實施例，離子束的垂直分量與側向分量皆受到基腳區175B的阻擋 而不破壞界面層1742。
再者，在一些實施例中，在源極與汲極區1734與1736頂部，形成升高的源極與汲極區1744與1746。在一些實施例中，使用選擇性磊晶沉積製程，形成升高的源極與汲極區1744與1746。在一些實施例中，升高的源極與汲極區1734與1736係原位摻雜。升高的源極與汲極區1744與1746的材料可與源極與汲極區1734與1736的材料相同或是不同。在一些實施例中，升高的源極與汲極區1744與1746係由應力材料形成，該應力材料具有不同於半導體結構173的晶格常數，因而產生機械應力施加於通道區1732。由於基腳區175B的關係，通道區1732與升高的源極與汲極區1744與1746之間的距離減小。因此，施加於通道區1732的機械應力增加。
在圖17所示的實施例中，UTB SOI FET結構17係實施為MOSFET。其他形式的FET，例如穿隧式(tunnel)場效電晶體FET，亦屬本申請案揭示內容的範圍內。
一些實施例具有以下特徵與/或優點之一或其組合。在一些實施例中，FinFET結構具有包裹通道區的閘極結構，以及在通道區與閘極結構之間的界面層。在一些實施例中，UTB SOI FET結構具有閘極結構於通道區的頂部，以及在通道區與閘極結構之間的界面層。關於FinFET結構與UTB SOI FET結構，閘極結構包含包裹通道區的中心區，以及位在中心區的對側上且沿著中心區相鄰於通道區之處的基腳區。該基腳區保護界面層在離子植入過程中免於受到破壞，因而可形成更均勻的閘極介電質。因此，閘極內功函數變化降低。再者，由於通道區受到基腳區的擴張，因而形成在通道區對側上的應力區具有較短距離。因此，由於施加在通道區的應力較大，因而可進一步增進通道區內的載體移動性。
在一些實施例中，FET結構包含第一半導體結構與閘極結構。該 第一半導體結構包含通道區以及源極與汲極區。該源極區與汲極區係分別形成於通道區的對立端面上。閘極結構包含中心區與基腳區。中心區係形成於第一半導體結構上方。在中心區的對側上並且沿著中心區與第一半導體結構相鄰之處而形成基腳區。
在一些實施例中，在一方法中，提供包含通道區的第一半導體結構。在該通道區上方形成閘極電極層。在一或多壓力下，蝕刻該閘極電極層，用於形成非等向性中心區以及閘極電極之再沉積的基腳區。在中心區的對側上並且沿著中心區與第一半導體結構相鄰之處而形成基腳區。在第一半導體結構中與通道區的對立端面上，形成源極區與汲極區。
在一些實施例中，半導體結構包含第一半導體結構與閘極結構。該閘極結構包含中心區與基腳區。在該第一半導體結構上方，形成該中心區。在中心區的對側上並且沿著中心區與第一半導體結構相鄰之處而形成基腳區。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
10‧‧‧FinFET結構
140‧‧‧閘極結構
140B‧‧‧基腳區
140A‧‧‧中心區
120‧‧‧類鰭半導體結構
122‧‧‧通道區
100‧‧‧基板
110‧‧‧介電隔離區
132‧‧‧界面層
100A‧‧‧頂部表面
110A‧‧‧頂部表面
1244‧‧‧嵌入的源極
1264‧‧‧嵌人的汲極區

Claims (10)

  1. 一種場效電晶體(field effect transistor，FET)結構，其包括：第一半導體結構，其包括：通道區，以及源極區與汲極區，其係分別形成於通道區的對立端面；以及閘極結構，其包括：中心區，其形成於該第一半導體結構上方，以及基腳區，其係形成於該中心區的對側上且沿著該中心區相鄰於該第一半導體結構之處。
  2. 如請求項1所述的FET結構，其中每一個基腳區係從該基腳區的第一端至該基腳區的第二端朝向該中心區靠近，以及該基腳區的該第一端比該基腳區的第二端更靠近該第一半導體結構。
  3. 如請求項1所述的FET結構，進一步包括：界面層，其係形成於該第一半導體結構與該閘極結構之間。
  4. 如請求項1所述的FET結構，其中該源極區與該汲極區各自包括應力材料或是與應力材料接觸，該應力材料的晶格常數係不同於該通道區的材料之晶格常數。
  5. 如請求項1所述的FET結構，進一步包括：基板，其包括表面，其中該第一半導體結構包括鰭結構，以及該鰭結構係從該基板的該表面突出；以及該閘極結構包裹該通道區的至少三側。
  6. 如請求項1所述的FET結構，進一步包括：閘極隔板，其形成於該閘極結構的側壁上方，其中該閘極結 構的側壁越過該第一半導體結構；以及鰭隔板，其形成於該閘極結構的一側上之該第一半導體結構的暴露部分之側壁上方，其中該閘極隔板與該鰭隔板形成L形橫切面，該L形橫切面係實質平行於該基板的該表面，以及該L形橫切面具有一削角緊鄰該基腳區之一。
  7. 一種方法，其包括：提供包括通道區的第一半導體結構；在該通道區上方，形成閘極電極層；在一或多壓力下，蝕刻該閘極電極層，形成非等向性中心區以及閘極電極的再沉積基腳區，其中在該中心區的對側上以及該中心區與該第一半導體結構相鄰之處，形成該基腳區；以及在該第一半導體結構中以及該通道區的對立端面上，形成源極區與汲極區。
  8. 如請求項7所述的方法，其中該提供該第一半導體結構係包括：形成從基板的表面突出的鰭結構，作為該第一半導體結構。
  9. 一種半導體結構，其包括：第一半導體結構；閘極結構，其包括：中心區，其形成於該第一半導體結構上方；以及基腳區，其形成於該中心區的對側上且沿著該中心區與該第一半導體結構相鄰之處。
  10. 如請求項9所述之半導體結構，其中每一個基腳區係從該基腳區的第一端至該基腳區的第二端朝向該中心區靠近，以及該基腳區的該第一端係比該基腳區的該第二端更接近該第一半導體結構。
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